JPH0729911A

JPH0729911A - 半導体基板とその製造方法

Info

Publication number: JPH0729911A
Application number: JP19285393A
Authority: JP
Inventors: Tsutomu Amai; 勉天井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-07-07
Filing date: 1993-07-07
Publication date: 1995-01-31

Abstract

(57)【要約】【目的】2枚のウェーハを接着して成る誘電体分離半導
体基板及びＥＧ法によるゲッタリング層を有する半導体
基板におけるそれぞれの問題点を改善し、プロセス誘起
の転位、ＯＳＦ等の結晶欠陥を抑制できる安定したゲッ
タリング能力を有し、基板の構造から生ずるデバイス特
性への悪影響を緩和し、基板の反りを防止し、デバイス
の製造歩留まりの向上と安定を図る。【構成】本発明の誘電体分離半導体基板は、台となる厚
い第１半導体層と、第１半導体層の両主面上に形成され
る第１及び第２ゲッタリング層と、このゲッタリング層
の外側両主面上に形成される第１及び第２絶縁層と、第
１絶縁層の外側主面に接着される活性層の第２半導体層
とから構成される。またＥＧ法による前記基板は、 2枚
のウェーハをゲッタリング層を間に挟み貼り合わせた基
板で、板厚が所定厚さに、ゲッタリング層が基板の厚さ
方向の中心部に位置するよう加工研磨された基板であ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板及びその製
造方法に関するもので、特にゲッタリング能力を有する
誘電体分離基板または貼り合わせ基板に係るものであ
る。

【０００２】

【従来の技術】

（Ａ）従来、誘電体分離構造を持つ半導体装置の一例と
して図２９に示すような構造のものが知られている。同
図において、シリコン単結晶層１及びシリコン単結晶層
３は絶縁層２を介し、互いに誘電体分離される。シリコ
ン単結晶層３には、この半導体装置を構成する複数の素
子が形成され、活性層と呼ばれる。この活性層は、トレ
ンチと呼ばれる溝により、複数の素子形成領域に分割さ
れる。図２９では、トレンチは、絶縁層４、ポリシリコ
ン層５により充填され、素子形成領域には、Ｎ^-型シリ
コン層（コレクタ領域）６、Ｎ型不純物拡散層（コレク
タコンタクト領域）７、Ｐ型不純物拡散層（ベース領
域）８、及びＮ型不純物拡散層（エミッタ領域）９が形
成されている。

【０００３】また前記誘電体分離構造を持つ半導体装置
の基板の製造方法としては図２６ないし図２８に示すよ
うなものが知られている。

【０００４】図２６は、溶融再結晶法による製造方法を
説明するための断面図である。すなわちシリコン単結晶
層（ウェーハ）１上に、酸化シリコン（Ｓi Ｏ₂₎層２を
設けた後、この酸化シリコン層２上にポリシリコン層５
（またはアモルファスシリコン層５ａ、）を堆積形成す
る。そしてレーザーまたは電子ビーム１０を照射し溶融
再結晶させることにより順次シリコン単結晶層（活性
層）を固層成長させる方法である。

【０００５】図２７は、ＳＩＭＯＸ（Separation by In
planted Oxygen）法による製造方法を説明するための断
面図である。シリコン単結晶ウェーハ１に酸素イオン(
¹⁶Ｏ⁺または³²Ｏ₂ ⁺) １１を注入することにより、酸
化シリコン層２を埋め込む。次にこのイオン注入時に誘
起される欠陥を除去するため、高温アニールを行なう。
この後、目的に合わせた活性層の厚さを確保するため、
エピタキシャル成長を行なう。

【０００６】図２８（ａ）は、ウェーハ接着による製造
方法を説明するための断面図である。すなわち 2枚のシ
リコン単結晶ウェーハ１及び３を使用し、その一方（ま
たは両方）のウェーハを熱酸化することにより、酸化シ
リコン層２を形成する。この後、 2枚のシリコン単結晶
ウェーハ１及び３を、酸化シリコン層２を挟んで互いに
接着する。そしてシリコン単結晶ウェーハ３の表面を、
必要な厚さまで加工研磨する。

【０００７】しかしながら、これら図２６より図２８
（ａ）に示す方法には、それぞれ以下に示すような問題
点がある。

【０００８】図２６に示す溶融再結晶法においては、こ
の方法により形成される活性層が、結晶性に劣るため高
集積デバイスに使用することができない。

【０００９】また図２７に示すＳＩＭＯＸ法において
は、イオン注入を行なうため、活性層がダメージ（dama
ge損傷）を受け、結晶性に劣る。またエピタキシャル成
長を行なう際に、そのダメージがエピタキシャル層に影
響し、高集積デバイスに使用するには不適当である。

【００１０】また図２８（ａ）に示すウェーハ接着によ
る製法においては、上述した 2つの製造方法のような欠
点がなく、活性層の結晶性の点では、通常のミラーウェ
ーハ（鏡面研磨されたウェーハ）と同等である。

【００１１】ところが素子を形成する活性層側のシリコ
ン単結晶ウェーハ３では、トレンチ工程、ＬＯＣＯＳ
（Local Oxidation of Silicon）工程等のプロセス誘起
の欠陥を生じやすい工程において、基板によるゲッタリ
ング能力が期待できず、転位、ＯＳＦ（Oxidation-indu
ced Stacking Fault）等の結晶欠陥が生じることがあ
る。

【００１２】この問題を解決するために、図２８（ｂ）
に示すように、酸化シリコン層２とデバイス活性層側の
シリコン単結晶ウェーハ３との間に、ポリシリコン層
（バッファ層またはゲッタリング層とも呼ぶ）５を設
け、プロセス誘起の欠陥を生じやすい工程における金属
不純物をゲッタリングすることにより、トレンチ工程、
ＬＯＣＯＳ工程等のプロセスにより誘起される転位、Ｏ
ＳＦ等の結晶欠陥を抑制することが行なわれている。

【００１３】しかしながら図２８（ｂ）に示すゲッタリ
ング能力を持つポリシリコン層を設けた誘電体分離基板
においては、また次のような問題がある。

【００１４】（ａ）活性層であるシリコン単結晶層（ウ
ェーハ）３の厚さは、通常20μｍ以下になるように加工
研磨される。これに対し台となるシリコン単結晶層１の
厚さは通常 500μｍ程度である。したがって熱膨脹係数
が単結晶シリコンよりも小さい酸化シリコン（Ｓi
Ｏ₂）層及びポリシリコン層が基板の上側に偏って存在
することになるために、活性層となるシリコン単結晶層
３側が凸になるような反りを生ずる。これにより露光工
程において支障をきたし、所望の素子パターン形成が難
しくなる。

【００１５】（ｂ）ポリシリコン層を有する基板は、熱
処理を行なうことによって、ポリシリコン層の周辺に、
ポリシリコン層を持たない基板よりも多くのＢＭＤ（Bu
lk Micro Defect ）を生ずることが知られているが、図
２８（ｂ）に示す構造では、活性層となるシリコン単結
晶層３とポリシリコン層５とが直接接しているため、Ｂ
ＭＤがデバイスの活性層内に多く発生し、デバイスの特
性、歩留まりに悪影響を及ぼすと考えられる。

【００１６】（ｃ）ポリシリコン層５がデバイス活性層
３と直接接しているため、その界面状態により、デバイ
スの電気的特性に悪影響を及ぼすと考えられる。

【００１７】（ｄ）上記の方法では、シリコン単結晶ウ
ェーハ１の上に酸化シリコン層２及びポリシリコン層５
を堆積し、そのポリシリコン層５の面とデバイス活性層
側のシリコン単結晶ウェーハ３を接着することになって
いるが、ポリシリコン層５の表面は、シリコン単結晶ウ
ェーハ３の鏡面加工面に比べて粗であって接着しにく
く、接着における歩留まりの低下を招くことがある。

【００１８】（Ｂ）次にゲッタリング能力を有する半導
体基板について、図３０を参照して説明する。

【００１９】図３０（ａ）は、ＥＧ（Extrinsic Getter
ing ）法により、ゲッタリング能力を与えた従来の半導
体基板の断面図である。すなわちシリコン単結晶基板１
の下面にゲッタリング能力を有するゲッタリング層１２
を形成したものである。ゲッタリング層１２は、サンド
ブラスト、レーザービーム、イオン打ち込み、ラッピン
グ（lapping ）、グラインディング（grinding）、スク
ラッチ（scratch ）等の方法により、基板１の下面に形
成されたダメージ層か、もしくはポリシリコン、アモル
ファスシリコン、窒化シリコン、リンガラス等の歪みま
たは結晶欠陥を発生させる層から構成され、単結晶基板
１内に発生した結晶欠陥などを抑制する。

【００２０】図３０（ｂ）は、ＩＧ（Intrinsic Getter
ing ）法によるものである。すなわちシリコン単結晶基
板１として、格子間酸素含有量（以下［Ｏ_i］とする）
の高い（14〜17×10¹⁷ atoms／cm³（ＯＬＤＡＳＴＭ
表示）程度）基板を用い、これを製造プロセスに入る前
に、高温（1000℃〜1200℃程度）及び低温（ 700℃〜90
0℃程度）の熱処理を行なうことにより、基板の内部に
は、結晶欠陥を多く発生させ（高密度欠陥層１３）、基
板の表面付近は、結晶欠陥の少ない領域（Denuded Zon
e，ＤＺ層１４）を形成する。この高密度欠陥層１３が
ゲッタリング能力を持ち、ＤＺ層１４を素子形成領域と
する。

【００２１】しかしながら図３０（ａ）に示すＥＧ法に
よる基板には、次の問題点がある。（ａ）裏面に形成し
たゲッタリング層１２は、デバイス製造工程中、膜形
成、膜剥離の工程を繰り返すうちに消滅してしまい、ゲ
ッタリング能力がなくなることがある。（ｂ）デバイス
製造工程中、膜形成、膜剥離、洗浄の工程で、ゲッタリ
ング層１２或いは、ダメージを受けたシリコン基板の裏
面の一部が剥がれ、これがパーティクル（particle、微
粒粉）となって、デバイス領域に付着する。（ｃ）ゲッ
タリング層１２が例えばポリシリコンなどの層から成る
場合、ゲッタリング層１２とシリコン基板１との熱膨脹
率の違いによりシリコン基板１に反りが生ずるなどの問
題がある。これらは、いずれもデバイスの製造歩留まり
の低下の原因となる。

【００２２】また図３０（ｂ）に示すＩＧ法による基板
では、（ａ）ＤＺ層１４内に結晶欠陥が残ってしまい、
これがデバイスの動作不良の原因となる。（ｂ）使用基
板の［Ｏ_i］及びその基板が作られる元のインゴットの
熱履歴の違いにより、発生する結晶欠陥の密度が大きく
異なるため、ゲッタリング能力に差が生ずる。これら
は、デバイスの製造歩留まりの低下及び不安定の原因と
なる。

【００２３】

【発明が解決しようとする課題】これまで述べたよう
に、誘電体分離基板について、従来の溶融再結晶法（図
２６）により製造された基板或いはＳＩＭＯＸ法による
基板（図２７）は、いずれもデバイスを形成する活性層
の結晶性が悪く、高集積化、微細化されたデバイスの基
板としては不適当である。

【００２４】一方、酸化シリコン層を挟んで接着したウ
ェーハ（図２８）の活性層の結晶性は通常のミラーウェ
ーハと同等である。またトレンチ工程、ＬＯＣＯＳ工程
等のプロセスにより誘起される転位、ＯＳＦ等の結晶欠
陥を抑制するために、ゲッタリング能力を有するゲッタ
リング層を内部に設けた基板（図２８（ｂ））もある。

【００２５】しかしながらこの方法による誘電体分離基
板は、次のような問題がある。すなわち（ａ）誘電体分
離基板は、熱膨張係数が互いに異なる層を積層して構成
されているので、基板主面に反りを生ずる。これにより
露光工程において支障をきたし、基板の大口径化に伴い
大きな問題となっている。（ｂ）ゲッタリング層と活性
層とは直接接触するので、熱処理に際し活性層内に多く
のＢＭＤが発生する。（ｃ）ゲッタリング層と活性層と
が直接接しているためデバイスの電気的特性に悪影響を
及ぼす。（ｄ）基板を構成する 2枚のウェーハは、ゲッ
タリング層を介して接着されるので、接着歩留まりが低
下する。

【００２６】次にゲッタリング能力を有する半導体基板
について、従来のＥＧ法によりゲッタリング能力を与え
た基板（図３０（ａ））では、（ａ）デバイス製造工程
中に裏面に形成したゲッタリング層のゲッタリング能力
が消滅してしまう、（ｂ）ゲッタリング層が破損してパ
ーティクルを発生する、（ｃ）基板に反りが発生する等
の問題がある。

【００２７】従来のＩＧ法による基板（図３０（ｂ））
では、（ａ）ＤＺ層に結晶欠陥が残る、（ｂ）基板のゲ
ッタリング能力がロットごとに差がある等の問題点があ
る。

【００２８】本発明の目的は、第１にウェーハ接着によ
る従来の誘電体分離基板の前記問題点を改善することで
あり、第２に従来のゲッタリング能力を有する半導体基
板の前記問題点を改善し、いずれの場合においても、プ
ロセスにより誘起される転位、ＯＳＦ等の結晶欠陥を抑
制できる安定したゲッタリング能力を有し、基板の構造
から生ずるデバイス特性への悪影響を緩和し、基板の反
りを防止し、これらにより基板及びデバイスの製造歩留
まりの向上と安定が得られる誘電体分離半導体基板とそ
の製造方法並びにゲッタリング能力を有する半導体基板
とその製造方法を提供することである。

【００２９】

【課題を解決するための手段】本発明の請求項１に係る
半導体基板は、図１及び図２に例示するように、第１半
導体単結晶層（ウェーハ）２１と、この第１半導体単結
晶層の第１主面２１ａ上及び第１主面と反対側の第２主
面２１ｂ上のそれぞれに形成されるゲッタリング能力を
有する第１ゲッタリング層２２ａ及び第２ゲッタリング
層２２ｂと、第１ゲッタリング層２２ａの外側主面上に
形成される第１絶縁層２３ａと、第２ゲッタリング層２
２ｂの外側主面上に形成される第２絶縁層２３ｂ（図
１）或いは保護層２５で覆われた第２絶縁層２３ｂ（図
２）と、第１絶縁層２３ａの外側主面上に形成される第
２半導体単結晶層（ウェーハ）２４とを、具備すること
を特徴とするものである。

【００３０】本発明の請求項２に係る発明は、図４、図
５或いは図６、図７、図８に例示するように、第１半導
体単結晶層２１の第１主面上及び第２主面上にそれぞれ
第１ゲッタリング層２２ａ及び第２ゲッタリング層２２
ｂを形成する工程と、第１ゲッタリング層２２ａの外側
主面上に第１絶縁層２３ａを形成する工程と、第２ゲッ
タリング層２２ｂの外側主面上に第２絶縁層２３ｂを形
成する工程（図４（ｃ））、或いは第２絶縁層２３ｂを
形成後さらに該層を保護層２５で覆う工程（図７
（ｅ））と、第１絶縁層２３ａの外側主面上に、ウェー
ハ接着技術により第２半導体単結晶層２４を形成する工
程とを、具備することを特徴とする請求項１記載の半導
体基板の製造方法である。

【００３１】前記請求項１及び請求項２に係る半導体基
板は、本明細書においては、便宜上、誘電体分離半導体
基板と呼ぶ。

【００３２】請求項１及び請求項２に係るゲッタリング
能力を有する第１及び第２ゲッタリング層の望ましい実
施態様は、サンドブラストによるダメージ層、レーザー
ビームによるダメージ層、イオン打ち込みによるダメー
ジ層、スクラッチによるダメージ層、ラッピングやグラ
インディングによるダメージ層、ポリシリコン（多結晶
シリコン）層、アモルファスシリコン（非晶質シリコ
ン）層、窒化シリコン層、酸化シリコン層、リンガラス
層、高濃度不純物ドープシリコン層、結晶欠陥を高密度
に含むシリコン層のうち、いずれか 1つの層または複数
層の積層から構成されることである。

【００３３】またゲッタリング能力を有する高密度不純
物ドープシリコン層の望ましい実施態様は、リン
（Ｐ）、ヒ素（Ａs ）、アンチモン（Ｓb ）、ボロン
（Ｂ）、酸素（Ｏ）、ゲルマニウム（Ｇe ）、炭素
（Ｃ）のうち、いずれか 1種または複数種の元素からな
る不純物を、合計して 1×10¹⁶ atoms／cm³以上含むシ
リコン層である。また上記結晶欠陥を高密度に含むシリ
コン層の望ましい実施態様は、積層欠陥、転位、析出、
微小欠陥のうち、いずれか 1種または複数種の欠陥を合
計して10⁶ケ／cm³以上含んでいるものである。

【００３４】前記請求項１及び請求項２に係る第１及び
第２絶縁層の望ましい実施態様は、酸化シリコン層、窒
化シリコン層、及びアルミナ層のうち、いずれか 1つの
層または複数層の積層から構成されることである。

【００３５】前記請求項１及び請求項２に係る保護層の
望ましい実施態様は、窒化シリコン層、シリサイド層及
びポリシリコン層のうち、いずれか 1つの層または複数
層の積層から構成されることである。また第１及び第２
絶縁層が、窒化シリコン層で構成される場合には、保護
層を省略しても差支えない。

【００３６】本発明の請求項３に係る発明は、図１８及
び図１９に例示するように、第１半導体単結晶層（ウェ
ーハ）３１の第１主面３１ａ上にゲッタリング能力を有
するゲッタリング層３２を形成する工程と、ゲッタリン
グ層３２の外側主面上にウェーハ接着技術により第２半
導体単結晶層（ウェーハ）３３を形成する工程と、第１
半導体単結晶層３１、ゲッタリング層３２及び第２半導
体単結晶層３３からなる積層基板の板厚を所定の厚さに
すると共に前記ゲッタリング層３２が積層基板の厚さ方
向の中心部に位置するように、第１半導体単結晶層３１
及び第２半導体単結晶層３３のいずれか一方或いは両方
を加工研磨する工程とを、有することを特徴とする半導
体基板の製造方法である。

【００３７】本発明の請求項４に係る発明は、図１６に
例示するように請求項３記載の製造方法により製造され
た半導体基板であって、第１半導体単結晶層３１と、こ
の第１半導体単結晶層３１の第１主面３１ａ上に形成さ
れたゲッタリング能力を有するゲッタリング層３２と、
このゲッタリング層３２の外側主面上に形成される第２
半導体単結晶層３３とを有し、この積層基板の板厚が所
定の厚さであると共にゲッタリング層３２が積層基板の
厚さ方向の中心部に位置することを特徴とする半導体基
板である。

【００３８】前記請求項３及び４に係る半導体基板は、
本発明の詳細な説明においては、便宜上、ゲッタリング
能力を有する貼り合わせ基板と呼ぶこともある。

【００３９】前記請求項１及び請求項２に係るゲッタリ
ング能力を有する第１及び第２ゲッタリング層の望まし
い実施態様並びに該実施態様中に記載されているゲッタ
リング能力を有する高濃度不純物ドープシリコン層及び
結晶欠陥を高密度に含むシリコン層に係る望ましい実施
態様は、前記請求項３及び請求項４に係るゲッタリング
能力を有するゲッタリング層の望ましい実施態様として
適用できる。

【００４０】また請求項３及び請求項４に係るゲッタリ
ング層の厚さは、試行結果によれば、（ 0.5ないし10)
μｍであることが望ましい実施態様であり、またこのゲ
ッタリング層の厚さ方向の中心からこの基板厚さの±10
％以内に位置することが望ましい。

【００４１】

【作用】前記請求項１ないし請求項２に係る誘電体分離
半導体基板の構成によれば、素子が形成される活性層と
なる第２半導体単結晶層２４の下面（図１）に第１絶縁
層２３ａを挟んでゲッタリング能力を有する第１ゲッタ
リング層２２ａが設けられている。このゲッタリング層
２２ａは、トレンチ工程、ＬＯＣＯＳ工程等のプロセス
誘起の欠陥を生じやすい工程において、活性層に存在す
る金属不純物等のゲッタリング能力が優れているため、
トレンチ工程、ＬＯＣＯＳ工程等のプロセスにより誘起
される転位、ＯＳＦ等の結晶欠陥を抑制することができ
る。

【００４２】またこのゲッタリング層２２ａは、第１絶
縁層２３ａを挟んで設けられているから、デバイス活性
層２４内にＢＭＤが多く発生するのを抑えることがで
き、またデバイスの電気的特性に悪影響を与えることが
ない。

【００４３】基台となる第１半導体単結晶層２１の厚さ
（例えば 500μm 程度）は、第２半導体単結晶層（デバ
イス活性層）２４の厚さ（例えば20μm 程度）に比べ極
めて厚く、また第１及び第２ゲッタリング層並びに第１
絶縁層及び第２絶縁層はこの厚い第１半導体単結晶層２
１の上側と下側とにそれぞれ同等の厚さで設けられてい
るから、基板の反りを抑制できる。

【００４４】さらに第２半導体単結晶層２４は、第１半
導体単結晶層２１に形成された第１絶縁層２３ａ上に密
着されるため、接着歩留まりの低下を招くおそれがれが
少ない。また第２絶縁層２３ｂが窒化シリコン以外の物
質で構成されている場合、その表面を保護するため保護
層２５が使用される。

【００４５】前記請求項３及び４に係るゲッタリング能
力を有する貼り合わせ基板の構成によれば、ゲッタリン
グ層３２は、第１半導体単結晶層３１と第２半導体単結
晶層３３に挟まれ保護されているので、従来技術のよう
にデバイス製造工程中にゲッタリング能力が消えてしま
うことはない。またゲッタリング層がダメージを受け、
パーティクルを発生することもない。

【００４６】さらに前記ゲッタリング層３２は、貼り合
わせ基板の厚さ方向の中心付近（±10％）に位置してい
るため、ゲッタリング層の種類によらず基板の反りの発
生を抑制することができる。

【００４７】またゲッタリング層３２の厚さは、 0.5μ
m 以下では十分なゲッタリング能力が得られない場合が
あり、10μm を越えるとデバイス活性層となる第１半導
体単結晶層領域に有害な影響を及ぼすおそれがあること
が確認されている。

【００４８】前記誘電体分離半導体基板及びゲッタリン
グ能力を有する貼り合わせ基板の構成により、それぞれ
の前記従来の問題点は改善され、いずれの場合において
も、プロセス誘起の結晶欠陥を抑制できる安定したゲッ
タリング能力を有し、基板の構造から生ずるデバイス特
性への悪影響を緩和し、反りを防止できる基板が得られ
る。

【００４９】

【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。

【００５０】図１は、本発明の請求項１に係る誘電体分
離半導体基板の構造の第１実施例を示す断面図である。
第１の半導体単結晶層（シリコン単結晶ウェーハ）２１
の第１主面２１ａ上及び第２主面２１ｂ上には、それぞ
れ第１ゲッタリング層２２ａ及び第２ゲッタリング層２
２ｂとしてアモルファスシリコン層が形成されている。
また、この両側の第１及び第２ゲッタリング層２２ａ及
び２２ｂの上には、それぞれ第１絶縁層２３ａ及び第２
絶縁層２３ｂとして窒化シリコン層が形成されている。
さらに第１絶縁層２３ａの上にはデバイス活性層となる
第２半導体単結晶層（所定の厚さに加工研磨された単結
晶シリコンウェーハ）２４が形成されている。

【００５１】この場合の前記ゲッタリング層としては、
ポリシリコン層、アモルファスシリコン層、窒化シリコ
ン層、高濃度不純物ドープシリコン層、欠陥を高密度に
含むシリコン層等、またはこれらの積層を使用すること
が可能である。

【００５２】また第１及び第２絶縁層２３ａ及び２３ｂ
としては、酸化シリコン層、窒化シリコン層、及びアル
ミナ層など、またはこれらの積層を使用することができ
る。

【００５３】図２は、本発明の請求項１に係る誘電体分
離半導体基板の構造の第２実施例を示す断面図である。
第１半導体単結晶層（シリコン単結晶ウェーハ）２１の
両主面上には第１及び第２のゲッタリング層２２ａ及び
２２ｂとして、それぞれポリシリコン層が形成されてい
る。またこの両側の第１及び第２ゲッタリング層２２ａ
及び２２ｂの上には、それぞれ第１絶縁層２３ａ及び第
２絶縁層２３ｂとして酸化シリコン層が形成されてい
る。さらに第１絶縁層２３ａ上には、デバイス活性層と
なる第２半導体単結晶層（所定の厚さに研磨されたシリ
コン単結晶ウェーハ）２４が形成され、第２絶縁層２３
ｂ上には保護層２５として窒化シリコン層が形成されて
いる。

【００５４】この場合、第１及び第２ゲッタリング層並
びに第１及び第２絶縁層としては、前記第１実施例で説
明したゲッタリング層及び絶縁層を使用することが可能
である。

【００５５】さらに保護層２５としては、窒化シリコン
層、シリサイド層及びポリシリコン層あるいはこれらの
積層を使用することが可能である。

【００５６】図３は、本発明の請求項１に係る誘電体分
離半導体基板の構造の応用例である第３実施例を示す断
面図である。第１半導体単結晶層（シリコン単結晶ウェ
ーハ）２１の両主面上には、ゲッタリング能力を有する
第１絶縁層２６ａ及び第２絶縁層２６ｂとして、窒化シ
リコン層が形成されている。この場合、窒化シリコン層
がゲッタリング層としての機能を有し、かつ保護層とし
ての機能も有するため、ゲッタリング層及び保護層を省
略することができる。そこで、第１絶縁層２６ａの上面
に、デバイス活性層となる第２半導体単結晶層（所定の
厚さに加工研磨されたシリコン単結晶ウェーハ）２４が
形成されている。

【００５７】次に上記第１ないし第３実施例の誘電体分
離半導体基板の製造方法について図面を参照して説明す
る。

【００５８】図４及び図５は、本発明の請求項２に係る
製造方法で、前記第１実施例に係る誘電体分離半導体基
板（図１）を、ウェーハ接着法により形成した場合につ
いて、その工程の一連の流れを示す各工程断面図であ
る。

【００５９】図４（ａ）において、まず結晶方位（１１
１）の鏡面研磨されたＰ型のシリコン単結晶ウェーハ２
１（第１半導体単結晶層）を用意する。同図（ｂ）にお
いて、このシリコン単結晶ウェーハ２１の両主面上に、
厚さ約 1μm のアモルファスシリコン層２２ａ（第１ゲ
ッタリング層）及び２２ｂ（第２ゲッタリング層）を、
公知のグロー放電分解法により形成する。同図（ｃ）に
おいて、アモルファスシリコン層２２ａ及び２２ｂの上
に、厚さ約1000オングストロームの窒化シリコン層２３
ａ（第１絶縁層）及び２３ｂ（第２絶縁層）をプラズマ
ＣＶＤ法により形成する。

【００６０】次に図５（ｄ）において、結晶方位（１１
１）の鏡面研磨されたＰ型のシリコン単結晶ウェーハ２
４（第２半導体単結晶層）と、アモルファスシリコン層
及び窒化シリコン層が形成されたＰ型シリコン単結晶ウ
ェーハ２１とを、鏡面同士が対向するようにして大気中
で密着する。この後、ガス雰囲気（Ｎ₂／Ｏ₂＝ 4／1
( 容積比））中、温度約1100℃の条件で、約 2時間の熱
処理を行ない、ウェーハ２１及びウェーハ２４の相互の
接着を強固なものとする。図５（ｅ）において、接着さ
れたシリコン単結晶ウェーハ２４をグラインダーにて所
望の厚さ（例えば約10μm ）に加工研磨し、本発明の図
１に示す第１実施例の誘電体分離半導体基板を完成す
る。

【００６１】なお前記Ｐ型シリコン単結晶ウェーハの比
抵抗、結晶方位、導電型、酸素濃度等は、あらかじめデ
バイス設計で決定されたものであれば特に制限はない。
またアモルファスシリコン層２２ａ、２２ｂ及び窒化シ
リコン層２３ａ、２３ｂの形成方法や層の厚さは、記し
た内容に限定されないことは勿論である。

【００６２】図６ないし図８は、本発明の請求項２に係
る製造方法で、前記第２実施例に係る誘電体分離半導体
基板（図２）をウェーハ接着法により形成した場合につ
いて、その工程の一連の流れを示す各工程断面図であ
る。以下第１実施例と異なる点を主にして説明する。

【００６３】まず図６（ａ）において、結晶方位（１０
０）の鏡面研磨されたＮ型シリコン単結晶ウェーハ（第
１半導体単結晶層）２１を用意する。この際、シリコン
単結晶ウェーハ２１上の自然酸化膜は残しておくものと
する。次に図６（ｂ）において、このシリコン単結晶ウ
ェーハ２１の両主面上に厚さ約 1μm のポリシリコン層
２２ａ（第１ゲッタリング層）及び２２ｂ（第２ゲッタ
リング層）をＣＶＤ法により形成する。次に図６（ｃ）
において、両側のポリシリコン層上に、厚さ約1000オン
グストロームの酸化シリコン層２３ａ（第１絶縁層）及
び２３ｂ（第２絶縁層）を、熱酸化により形成する。

【００６４】次に図７（ｄ）において、結晶方位（１０
０）の鏡面研磨されたＮ型シリコン単結晶ウェーハ２４
（第２半導体単結晶層）と、ポリシリコン層及び酸化シ
リコン層が形成されたシリコン単結晶ウェーハ２１と
を、鏡面同士が対向するようにして大気中で接着し、熱
処理を行なう。次に図７（ｅ）において、厚さ約 100オ
ングストロームの窒化シリコン層２５（保護層）をプラ
ズマＣＶＤ法により形成する。次に図８（ｆ）におい
て、接着されたデバイス活性層となるシリコン単結晶ウ
ェーハ２４を、所望の例えば約10μm の厚さに加工研磨
し、本発明の図２に示す第２実施例の誘電体分離半導体
基板を完成する。

【００６５】なお前記図６において、シリコン単結晶ウ
ェーハ２１上に残した自然酸化膜は、次のポリシリコン
層形成工程で、ウェーハ２１上に堆積したシリコンがエ
ピタキシャル成長するのを防止する作用をするもので、
特に自然酸化膜でなくとも良く、例えば適当な厚さの熱
酸化膜であっても良い。またポリシリコン層２２ａ、２
２ｂ、酸化シリコン層２３ａ、２３ｂ及び窒化シリコン
層２５の形成方法、厚さは記した方法に限定されるもの
ではない。

【００６６】なお、保護層２５の形成温度は活性層とな
るシリコン単結晶層２４中におけるＢＭＤの発生をなる
べく避けるため、 800℃前後の温度を避けて形成するこ
とが望ましい。

【００６７】図９及び図１０は、本発明の請求項１の応
用例に係る前記第３実施例の誘電体分離半導体基板（図
３）をウェーハ接着法により形成した場合について、そ
の工程の一連の流れを示す各工程断面図である。この例
は窒化シリコン層が、ゲッタリング層、絶縁層及び保護
層としての機能を兼ね備えるため、前記図４及び図５に
示す工程からアモルファスシリコン層２２ａ、２２ｂ
（第１及び第２ゲッタリング層）を形成する工程を省略
したものである．すなわち図９（ａ）において、まず結
晶方位（１１１）の鏡面研磨されたＰ型シリコン単結晶
ウェーハ２１を用意する。同図（ｂ）においてこの単結
晶ウェーハ２１の両主面上に、厚さ約 1μm のゲッタリ
ング能力を有する窒化シリコン層２６ａ（第１絶縁層）
及び２６ｂ（第２絶縁層）を、プラズマＣＶＤ法により
形成する。次に図１０（ｃ）において、結晶方位（１１
１）の鏡面研磨されたＰ型シリコン単結晶ウェーハ２４
と前記シリコン単結晶ウェーハ２１とを、接着熱処理し
た後、図１０（ｄ）に示すようにシリコン単結晶ウェー
ハ２４を加工研磨して所望の層厚とし、本発明の図３に
示す第３実施例の誘電体分離半導体基板を完成する。

【００６８】次に上記本発明の誘電体分離半導体基板と
従来の接着による半導体基板とを比較した試行結果につ
いて、図１１ないし図１５を参照して説明する。

【００６９】図１１は、本発明の第２実施例の誘電体分
離半導体基板（図２）と、従来の接着によるゲッタリン
グ層を具備した半導体基板（図２８（ｂ））とにおける
基板の反り（μm ）を測定したものである。すなわち従
来の基板では、50μm 以上の反りが発生しているのに対
し、本発明の基板では、10μm 前後の反りに止まってい
ることがわかる。これにより、デバイス製造の露光工程
での安定した高歩留まりを得ることが可能となった。

【００７０】図１２は、本発明の第２実施例の誘電体分
離半導体基板（図２）と、従来の接着による半導体基板
（図２８（ｂ）、ゲッタリング層有）とを用いて、酸素
雰囲気中で800 ℃、 3時間の熱処理と、1000℃、16時間
の熱処理とを続けて行ない、活性層側のシリコン単結晶
層２４（本発明）及び３（従来品）内のＢＭＤ密度（ケ
／cm²）を、ライトエッチング（Wright Etching）後、
光学顕微鏡により測定したものである。なお基板の作製
に用いたウェーハの素性（インゴット、酸素濃度
［Ｏ_i］等）は全く同一である。

【００７１】同図より、従来の基板では10⁴（ケ／c
m²）前後のＢＭＤが発生していたのに対し、本発明で
は、すべて検出限界の 1×10³（ケ／cm²）以下となっ
ていることがわかる。これにより、デバイス動作不良の
少ない安定した高歩留まりを得ることが可能となった。

【００７２】図１３は、本発明の第２実施例の誘電体分
離半導体基板（図２）並びに従来の接着による基板でゲ
ッタリング層を有するもの（図２８（ｂ））及びゲッタ
リング層を設けないもの（図２８（ａ））の 3種類の基
板を使用し、同一プロセスにより作成したＣＭＯＳデバ
イス（発明品、従来品Ｉ及び従来品IIと略記）につい
て、それぞれのトレンチ部における欠陥密度（ケ／c
m²) を調べたものである。

【００７３】同図より明らかなように従来の基板（図２
８（ａ）、ゲッタリング層無）を用いて作製したデバイ
ス（従来品II）は、トレンチ部で多数の欠陥が発生して
いるのに対して、本発明の基板を用いて作成したデバイ
ス（発明品）及び従来の基板（図２８（ｂ）、ゲッタリ
ング層有）を用いて作成したデバイス（従来品Ｉ）で
は、欠陥発生が抑制されていることがわかる。

【００７４】さらに本発明品と従来品Ｉにおけけるデバ
イスのトレンチ部の欠陥密度を比較すると、本発明の基
板を用いて作成したデバイスの方が最もトレンチ部での
欠陥発生が抑制されていることがわかる。これにより安
定した高歩留まりのデバイスを得ることが可能になっ
た。

【００７５】図１４は本発明の第２実施例の誘電体分離
半導体基板（図２）と従来の接着による半導体基板（図
２８（ｂ）ゲッタリング層有）とを用い、それぞれ同一
のプロセスにより作成したＣＭＯＳデバイスについての
最終歩留まり（相対比）を比較したものである。歩留ま
りの悪い方の平均歩留まりを 1としている。なお図中の
●印は平均値、●印を通る縦線分は、バラツキを示す。

【００７６】同図から、従来の基板を用いて作成したデ
バイス（従来品）に対し、本発明の基板を用いて作成し
たデバイス（発明品）の方が歩留まりが良いことがわか
る。なお、この最終歩留まりは、、デバイス（ＣＭＯ
Ｓ）の電気的特性の良否を含んでいるので、デバイス活
性層内のＢＭＤの多少、或いは活性層下側のポリシリコ
ン層のデバイスに対する悪影響の有無も含まれた結果と
なっている。

【００７７】図１５は、本発明の第２実施例の誘電体分
離半導体基板（図２）と、従来の半導体基板（図２８
（ｂ）、ゲッタリング層有）との製造工程におけるウェ
ーハ接着歩留まり（相対比）を比較したもので、歩留ま
りの悪い方の平均歩留まりを 1としている。

【００７８】同図より明らかなように、酸化シリコン層
２３ａを介してシリコン単結晶ウェーハ２４を接着した
本発明の基板の方が、ポリシリコン層を介して接着した
従来の基板の製造方法より、歩留まりの高いことがわか
る。これにより本発明の基板の方が従来の基板よりも製
造コストを低くできる可能性のあることを示している。

【００７９】これまで詳述したように、実施例１及び実
施例２に示す誘電体分離半導体基板においては、活性層
となるシリコン単結晶層２４の下に第１絶縁層２３ａを
挟んで、ゲッタリング能力を有する第１ゲッタリング層
２２ａが設けられている。この第１ゲッタリング層２２
ａは、トレンチ工程、ＬＯＣＯＳ工程等のプロセス誘起
の欠陥を生じやすい工程において、金属不純物等のゲッ
タリング能力が優れているため、プロセスにより誘起さ
れる転位、ＯＳＦ等の結晶欠陥を抑制することができ
る。またこのゲッタリング層２２ａは、第１絶縁層２３
ａを挟んで設けられているので、デバイス活性層２４内
にＢＭＤが多く発生するのを抑えることができ、またデ
バイスの電気的特性に悪影響を与えることがない。また
絶縁層及びゲッタリング層は、基台となる厚い第１シリ
コン単結晶層２１の上側と下側とに同等の厚さで設けら
れているので、反りを抑制できる。さらに第２シリコン
単結晶層２４は、第１シリコン単結晶層２１上に形成さ
れた第１絶縁層と接着されるので、接着歩留まりの低下
を招くおそれが少ない。

【００８０】図３に示す第３実施例の誘電体分離半導体
基板では、第１及び第２窒化シリコン層２６ａ及び２６
ｂが、第１実施例及び第２実施例における第１ゲッタリ
ング層２２ａ及び第２ゲッタリング層２２ｂの役割を兼
ねるので、上記と同等の効果が得られる。

【００８１】以上説明したように、請求項１ないし請求
項２に係る誘電体分離半導体基板によれば前記従来技術
の問題点は改善される。

【００８２】図１６は、本発明の請求項４に係るゲッタ
リング能力を有する貼り合わせ基板の構造の第１実施例
を示す断面図である。

【００８３】この貼り合わせ基板は、後述の請求項３に
係る製造方法により製造された基板であって、第１シリ
コン単結晶層（第１半導体単結晶層）３１と、この層の
第１主面３１ａ上に形成されたゲッタリング層３２の外
側主面上に形成される第２シリコン単結晶層（第２半導
体単結晶層）３３とから成り、第１及び第２シリコン単
結晶層３１及び３３は、それぞれ約 310μm の等しい厚
さに加工研磨され、ゲッタリング層３２は、この貼り合
わせ基板の中心部に位置する。

【００８４】この場合のゲッタリング層３２としては、
サンドブラスト、レーザービーム、イオン打ち込み、ス
クラッチ等によるダメージ層、またはポリシリコン層、
アモルファスシリコン層、窒化シリコン層、酸化シリコ
ン層、高濃度不純物ドープシリコン層及びリンガラス層
のうちのいずれか 1層、またはこれらの積層を使用する
ことが可能である。

【００８５】図１７は、本発明の請求項４に係るゲッタ
リング能力を有する貼り合わせ基板の第２実施例であっ
て、前記第１実施例（図１６）の一応用例である。第１
シリコン単結晶層（第１半導体単結晶層）３１の下面に
は、第１のゲッタリング層３２として酸化シリコン層が
形成されている。またこの第１ゲッタリング層３２の外
側主面（下面）には、第２のゲッタリング層３４とし
て、ポリシリコン層が形成され、その外側主面（下面）
に第２シリコン単結晶層３３が形成されている。

【００８６】この第２実施例におけるように、ゲッタリ
ング層としては、種類の異なる層の積層が可能である。
またさらに 3層以上の積層も可能である。

【００８７】図１８及び図１９は、本発明の請求項３に
係るゲッタリング能力を有する貼り合わせ基板の製造方
法の実施例のうち、ゲッタリング層３２が、サンドブラ
スト、レーザービーム、イオン打ち込み、スクラッチの
いずれかによるダメージ層、またはこれらの積層の場合
についての工程の一連の流れを示す断面図である。

【００８８】図１８（ａ）において、まず結晶方位（１
００）の片面（第１主面３１ａ）が鏡面研磨されたＰ型
の第１シリコン単結晶ウェーハ３１を用意する。図１８
（ｂ）において、このウェーハ３１の鏡面研磨された第
１主面３１ａにサンドブラスト法によりダメージ層（ゲ
ッタリング層）３２を形成する。次に結晶方位（１０
０）の片面が鏡面研磨されたＰ型の第２シリコン単結晶
ウェーハ３３を用意する（鏡面を第１主面３３ａとす
る）。次に図１９（ｃ）において、第１シリコン単結晶
ウェーハ３１と、第２シリコン単結晶ウェーハ３３の鏡
面研磨面３３ａとを、ゲッタリング層３２を間に挟むよ
うにして大気中で密着する。この後、ガス雰囲気（Ｎ₂
／Ｏ₂＝ 4／ 1（容積比））中、温度約1100℃の条件で
約 2時間の熱処理を行ない、第１シリコン単結晶ウェー
ハ３１と第２シリコン単結晶ウェーハ３３との相互の接
着を強固なものにする。

【００８９】次に図１９（ｄ）において、接着された第
１及び第２のシリコン単結晶ウェーハ３１及び３３をグ
ラインダーにて所望の厚さ（例えばそれぞれ約 310μm
）に削り、さらにウェーハ３１の表面（第２主面３１
ｂ）を鏡面研磨し、請求項４記載の貼り合わせ半導体基
板が得られる。

【００９０】なお使用したウェーハ３１及び３３の導電
型、結晶方位は記した内容に限定されるものではない。
またウェーハの口径、比抵抗、結晶方位、導電型、酸素
濃度［Ｏ_i］等については、デバイス設計で決定された
ものであれば、特に限定されない。

【００９１】また図１９（ｄ）に示す加工研磨は、ウェ
ーハ３１及び３３の厚さが互いに等しくデバイス設計で
定められた所定値に、またゲッタリング層３２が貼り合
わせ基板の厚さ方向の中心部に位置するように、また基
板の表面状態により、それぞれ調整を必要とする場合に
行なうもので、多くの場合行なわれるが、常に行なうと
いうものではない。

【００９２】図２０及び図２１は、本発明の請求項３に
係るゲッタリング能力を有する貼り合わせ基板の製造方
法の実施例のうち、ゲッタリング層３２が、酸化シリコ
ン層、窒化シリコン層、高濃度不純物ドープシリコン層
のうちいずれか 1層またはこれらの積層の場合について
の工程の一連の流れを示す断面図である。図１８及び図
１９に示す製造方法と異なる点について、主として説明
する。

【００９３】図２０（ａ）に示す第１シリコン単結晶ウ
ェーハ３１を用意し同図（ｂ）に示すように両面にゲッ
タリング層３２として例えば酸化シリコン層を形成す
る。図１８の実施例では、ゲッタリング層３２の形成が
ウェーハ３１の片面に行なわれるのに対し、本実施例で
は両面に行なわれる点が異なる。

【００９４】このため、図２１（ｃ）に示す両ウェーハ
を接着熱処理した後、図２１（ｄ）に示す加工研磨工程
において、少なくともシリコン単結晶ウェーハ３１の一
方の主面の上に形成されたゲッタリング層３２を除去す
るため、加工研磨もしくはエッチングが必須である。そ
の他の部分は前記図１８及び１９における説明と同様で
ある。

【００９５】図２２及び図２３は、本発明の請求項４に
係るゲッタリング能力を有する貼り合わせ基板の第２実
施例（図１７）を、ウェーハ接着法を用いて作成する工
程の一連の流れを示す工程断面図である。図１８及び図
１９に示す製造方法と異なる点について、主として説明
する。

【００９６】まず図２２（ａ）において、第１シリコン
単結晶ウェーハ３１を用意し、図２２（ｂ）において、
この両面上に第１のゲッタリング層３２として約1000オ
ングストロームの酸化シリコン層３２を熱酸化処理によ
り形成する。次に図２２（ｃ）において、この酸化シリ
コン層３２のどちらか一方の面に、第２のゲッタリング
層３４として、約 1μm の厚さのポリシリコン層をＣＶ
Ｄ法により形成する。

【００９７】次に図２３（ｄ）において、第１シリコン
単結晶ウェーハ３１と、第２シリコン単結晶ウェーハ３
３とを、第１及び第２のゲッタリング層３２及び３４を
間に挟むようにして大気中で接着した後、熱処理を行な
う。次に図２３（ｅ）において、接着されたウェーハ３
１及び３３を、グラインダーにて所望の厚さ（例えば、
それぞれ約 310μm ）に削り、さらにウェーハ３１の表
面を鏡面研磨し、本発明のゲッタリング能力を有する貼
り合わせ基板の第２実施例（図１７）を完成する。この
場合、第１ゲッタリング層３２の形成が、第１シリコン
単結晶層３１の両面に行なわれるため、接着熱処理後、
少なくとも第１シリコン単結晶層３１の一方の主面の加
工研磨もしくはエッチングが必須となる。

【００９８】本実施例では、第１のゲッタリング層３２
が酸化シリコン層で、かつ第２のゲッタリング層がポリ
シリコン層の場合について示したが、他のゲッタリング
層を組み合わせることも可能である。また、ウェーハの
口径、比抵抗、面の結晶方位、導電型、酸素濃度
［Ｏ_i］等は、デバイス設計に抵触しない限り、制限は
ない。また本実施例で形成した酸化シリコン層（第１ゲ
ッタリング層）３２及びポリシリコン層（第２ゲッタリ
ング層）３４の厚さは、記した厚さに限定されるもので
はなく、第１及び第２のゲッタリング層の厚さを変える
ことにより、ゲッタリング能力の強さを変えることがで
きる。

【００９９】図２４は、ゲッタリング能力を有する貼り
合わせ基板について、本発明品と従来品との反り（μm
）を測定し、比較したものである。本発明品として
は、前記第２実施例（図１７に示すもの）の酸化シリコ
ン層３２とポリシリコン層３４からなる積層ゲッタリン
グ層を有する貼り合わせ基板とする。また従来品として
は、図３０（ａ）に示す構成の基板で、シリコン単結晶
基板１の裏面に、ゲッタリング層１２として約 1μm の
厚さのポリシリコン層を形成した基板とする。

【０１００】図２４からわかるように、従来品では、大
きいのは50μm 以上の反りが発生しているのに対し、本
発明品では、10μm 前後の反りにとどまっていることが
わかる。これによりデバイス製造中の露光工程での安定
した高歩留まりを得ることが可能となった。

【０１０１】図２５は、図２４の試行に係る発明品と従
来品との基板を用いて、それぞれ同一プロセスにより作
成したＣＭＯＳデバイスについての最終歩留まり（相対
比）を比較したものである。歩留まりの悪い方（従来
品）の平均歩留まりを 1としている。

【０１０２】図２５より、従来品に対し、本発明品の基
板を用いて作成したデバイスの方が歩留まりが良く、そ
のバラツキの幅も狭く安定していることがわかる。これ
は、図２４で示した反りの違いによるデバイス製造の露
光工程での歩留まりによる影響の差のほか、パーティク
ル発生量の差、及びゲッタリング能力の持続性のデバイ
ス製造工程への影響の差も含まれていると考えられる。

【０１０３】以上説明したように、請求項３及び４に係
るゲッタリング能力を有する貼り合わせ基板によれば、
ゲッタリング層が第１及び第２の半導体単結晶層に挟ま
れ、保護されているため、従来例のように、デバイス製
造工程中にゲッタリング能力が消えてしまうことがな
く、またゲッタリング層によるパーティクルの発生もな
い。さらにこのゲッタリング層は基板の厚さ方向の中心
付近に位置しているため、ゲッタリング層の種類によら
ず反りの発生を抑えることができる。

【０１０４】以上の実施例からもわかるように、本発明
の貼り合わせ基板によれば、従来技術の問題点は改善さ
れ、デバイスの製造歩留まりの向上及び安定を図ること
ができた。

【０１０５】

【発明の効果】これまで詳述したように、本発明の請求
項１及び２に係る発明により、ウェーハ接着による従来
の誘電体分離半導体基板の前記問題点を改善することが
でき、また本発明の請求項３及び４に係る発明により、
従来のゲッタリング能力を有する半導体基板の前記問題
点を改善することができ、いずれの場合においても、プ
ロセスにより誘起される転位、ＯＳＦ等の結晶欠陥を抑
制できる安定したゲッタリング能力を有し、基板の構造
から生ずるデバイス特性への悪影響を緩和し、基板の反
りを防止し、これらにより基板及びデバイスの製造歩留
まりの向上と安定が得られる誘電体分離半導体基板とそ
の製造方法、並びにゲッタリング能力を有する貼り合わ
せ半導体基板とその製造方法を提供することができた。

【図面の簡単な説明】

【図１】本発明の請求項１に係る誘電体分離半導体基板
の構造の第１実施例を示す断面図である。

【図２】本発明の請求項１に係る誘電体分離半導体基板
の構造の第２実施例を示す断面図である。

【図３】本発明の請求項１に係る誘電体分離半導体基板
の構造の第３実施例を示す断面図である。

【図４】同図（ａ），（ｂ）及び（ｃ）は、本発明の請
求項２に係る製造方法の第１実施例で、その一連の流れ
を示す製造工程の断面図である。

【図５】同図（ｄ）及び（ｅ）は、図４（ｃ）に示す工
程に続く製造工程の断面図である。

【図６】同図（ａ），（ｂ）及び（ｃ）は、本発明の請
求項２に係る製造方法の第２実施例で、その一連の流れ
を示す製造工程の断面図である。

【図７】同図（ｄ）及び（ｅ）は、図６（ｃ）に示す工
程に続く製造工程の断面図である。

【図８】同図（ｆ）は、図７（ｅ）に示す工程に続く製
造工程の断面図である。

【図９】同図（ａ）及び（ｂ）は、本発明の請求項１に
係る前記第３実施例の誘電体分離半導体基板の製造方法
の一連の流れを示す製造工程の断面図である。

【図１０】同図（ｃ）及び（ｄ）は、図９（ｂ）に示す
工程に続く製造工程の断面図である。

【図１１】本発明の第２実施例の誘電体分離半導体基板
（図２、発明品と略記）と従来の半導体基板（図２８
（ｂ）、従来品と略記）における反りの測定結果を示す
図である。

【図１２】発明品と従来品とにおけるＢＭＤ密度の測定
結果を示す図である。

【図１３】発明品、従来品、及び他の従来品（図２８
（ａ））のそれぞれの基板を用いたＣＭＯＳデバイスに
おけるトレンチ部の欠陥密度の測定結果を示す図であ
る。

【図１４】発明品及び従来品のそれぞれの基板を用いた
ＣＭＯＳデバイスにおけるデバイス歩留まりを示す図で
ある。

【図１５】発明品及び従来品の製造工程におけるウェー
ハ接着歩留まりを示す図である。

【図１６】本発明の請求項４に係る貼り合わせ基板の構
造の第１実施例を示す断面図である。

【図１７】本発明の請求項４に係る貼り合わせ基板の構
造の第２実施例を示す断面図である。

【図１８】同図（ａ）及び（ｂ）は、本発明の請求項３
に係り、かつ図１６に示す貼り合わせ基板の製造方法の
実施例で、その一連の流れを示す製造工程の断面図であ
る。

【図１９】同図（ｃ）及び（ｄ）は、図１８（ｂ）に示
す工程に続く製造工程の断面図である。

【図２０】同図（ａ）及び（ｂ）は、本発明の請求項３
に係り、かつ図１６に示す貼り合わせ基板の製造方法の
その他の実施例で、その一連の流れを示す製造工程の断
面図である。

【図２１】同図（ｃ）及び（ｄ）は、図２０（ｂ）に示
す工程に続く製造工程の断面図である。

【図２２】同図（ａ），（ｂ）及び（ｃ）は、本発明の
請求項３に係り、かつ図１７に示す貼り合わせ基板の製
造方法の実施例で、その一連の流れを示す製造工程の断
面図である。

【図２３】同図（ｄ）及び（ｅ）は、図２２（ｃ）に続
く製造工程を示す断面図である。

【図２４】図１７に示すゲッタリング能力を有する貼り
合わせ基板の第２実施例（発明品）と、図３０（ａ）に
示す従来のゲッタリング能力を有する基板（従来品）と
における反りの測定結果を示す図である。

【図２５】図２４に係る発明品及び従来品のそれぞれを
用いたＣＭＯＳデバイスにおけるデバイス歩留まりを示
す図である。

【図２６】従来の溶融再結晶法による誘電体分離半導体
基板の製造方法を説明するための断面図である。

【図２７】従来のＳＩＭＯＸ法による誘電体分離半導体
基板の製造方法を説明するための断面図である。

【図２８】従来のウェ−ハ接着による誘電体分離半導体
基板の製造方法を説明するための断面図で、同図（ａ）
は絶縁層を挟んで接着したもの、同図（ｂ）は絶縁層と
ゲッタリング層とを挟んで接着したものである。

【図２９】誘電体分離構造を持つ半導体装置の構成の一
例を示す断面図である。

【図３０】ゲッタリング能力を有する半導体基板の従来
例を示す断面図であって、同図（ａ）はＥＧ法により、
同図（ｂ）はＩＧ法により、それぞれゲッタリング能力
を与えたものである。

【符号の説明】

２１第１半導体単結晶層（第１シリコン単結
晶層）２１ａ第１主面２１ｂ第２主面２２ａ第１ゲッタリング層２２ｂ第２ゲッタリング層２３ａ第１絶縁層２３ｂ第２絶縁層２４第２半導体単結晶層（第２シリコン単結
晶層）２５保護層２６ａゲッタリング能力を有する第１絶縁層２６ｂゲッタリング能力を有する第２絶縁層３１第１半導体単結晶層（第１シリコン単結
晶層）３１ａ第１主面３２，３４ゲッタリング層３３第２半導体単結晶層（第２シリコン単結
晶層）

Claims

【特許請求の範囲】

【請求項１】第１半導体単結晶層と、この第１半導体単
結晶層の第１主面上及び第１主面と反対側の第２主面上
のそれぞれに形成されるゲッタリング能力を有する第１
ゲッタリング層及び第２ゲッタリング層と、第１ゲッタ
リング層の外側主面上に形成される第１絶縁層と、第２
ゲッタリング層の外側主面上に形成される第２絶縁層或
いは保護層で覆われた第２絶縁層と、第１絶縁層の外側
主面上に形成される第２半導体単結晶層とを、具備する
ことを特徴とする半導体基板。
【請求項２】第１半導体単結晶層の第１主面上及び第２
主面上にそれぞれ第１ゲッタリング層及び第２ゲッタリ
ング層を形成する工程と、第１ゲッタリング層の外側主
面上に第１絶縁層を形成する工程と、第２ゲッタリング
層の外側主面上に第２絶縁層を形成する工程或いは第２
絶縁層を形成後さらに該層を保護層で覆う工程と、第１
絶縁層の外側主面上に、ウェーハ接着技術により第２半
導体単結晶層を形成する工程とを、具備することを特徴
とする請求項１記載の半導体基板の製造方法。
【請求項３】第１半導体単結晶層の第１主面上にゲッタ
リング能力を有するゲッタリング層を形成する工程と、
該ゲッタリング層の外側主面上にウェーハ接着技術によ
り第２半導体単結晶層を形成する工程と、第１半導体単
結晶層、ゲッタリング層及び第２半導体単結晶層からな
る積層基板の板厚を所定の厚さにすると共に前記ゲッタ
リング層が積層基板の厚さ方向の中心部に位置するよう
に、第１半導体単結晶層及び第２半導体単結晶層のいず
れか一方或いは両方を加工研磨する工程とを、有するこ
とを特徴とする半導体基板の製造方法。
【請求項４】第１半導体単結晶層と、この第１半導体単
結晶層の第１主面上に形成されたゲッタリング能力を有
するゲッタリング層と、このゲッタリング層の外側主面
上に形成される第２半導体単結晶層とを有し、この積層
基板の板厚が所定の厚さであると共にゲッタリング層が
積層基板の厚さ方向の中心部に位置することを特徴とす
る半導体基板。