JPH08116038A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH08116038A JPH08116038A JP6273132A JP27313294A JPH08116038A JP H08116038 A JPH08116038 A JP H08116038A JP 6273132 A JP6273132 A JP 6273132A JP 27313294 A JP27313294 A JP 27313294A JP H08116038 A JPH08116038 A JP H08116038A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon
- phosphorus
- substrate
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 161
- 239000000758 substrate Substances 0.000 claims abstract description 147
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 145
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 145
- 239000010703 silicon Substances 0.000 claims abstract description 145
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 79
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 77
- 239000011574 phosphorus Substances 0.000 claims abstract description 77
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 59
- 239000012535 impurity Substances 0.000 claims description 39
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 11
- 229910052785 arsenic Inorganic materials 0.000 claims description 11
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 11
- 229910052796 boron Inorganic materials 0.000 claims description 11
- 238000005498 polishing Methods 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 51
- 239000000377 silicon dioxide Substances 0.000 abstract description 51
- 230000000694 effects Effects 0.000 abstract description 31
- 238000005247 gettering Methods 0.000 abstract description 30
- 238000009792 diffusion process Methods 0.000 abstract description 29
- 229910001385 heavy metal Inorganic materials 0.000 abstract description 14
- 239000010408 film Substances 0.000 description 102
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 29
- 238000000034 method Methods 0.000 description 20
- 238000010438 heat treatment Methods 0.000 description 15
- 238000005530 etching Methods 0.000 description 9
- 239000011521 glass Substances 0.000 description 8
- 239000007789 gas Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005587 bubbling Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 重金属に対する有効なゲッタリング効果を確
保する一方で、活性層に形成されるデバイスへの影響を
抑制したＳＯＩ基板を含む半導体装置とその製造方法を
得る。 【構成】 活性層（シリコン層）１３の直下に埋め込み
酸化シリコン膜１２を有し、かつその下層にリンを含有
する層１４を有する。リンを含有する層１４がゲッター
層として機能することで、低温から高温域まで有効に重
金属をゲッタリングすることができる。また、活性層１
３とゲッター層１４の間に酸化シリコン膜１２が存在し
ているため、ゲッター層１４から活性層１３へのリンの
拡散が抑制され、リンが活性層に形成したデバイスに影
響を与えることを抑制する。
保する一方で、活性層に形成されるデバイスへの影響を
抑制したＳＯＩ基板を含む半導体装置とその製造方法を
得る。 【構成】 活性層（シリコン層）１３の直下に埋め込み
酸化シリコン膜１２を有し、かつその下層にリンを含有
する層１４を有する。リンを含有する層１４がゲッター
層として機能することで、低温から高温域まで有効に重
金属をゲッタリングすることができる。また、活性層１
３とゲッター層１４の間に酸化シリコン膜１２が存在し
ているため、ゲッター層１４から活性層１３へのリンの
拡散が抑制され、リンが活性層に形成したデバイスに影
響を与えることを抑制する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
重金属のゲッタリング効果を有するＳＯＩ（シリコン
オン インシュレータ）基板に形成される半導体装置と
その製造方法に関する。
重金属のゲッタリング効果を有するＳＯＩ（シリコン
オン インシュレータ）基板に形成される半導体装置と
その製造方法に関する。
【０００２】
【従来の技術】ＳＯＩ基板は、高α線耐性、ラッチアッ
プフリー、寄生容量低減等が可能なことから高特性の各
種半導体デバイスを製造する際の基板として利用されて
いる。ＳＯＩ基板をデバイスに適用する場合の一つの課
題として、重金属汚染に対するゲッタリングが挙げられ
る。通常のシリコン基板と異なり、ＳＯＩ基板は素子領
域の直下に埋め込みの二酸化シリコン膜が存在してお
り、この二酸化シリコン膜中の重金属の拡散速度はシリ
コン中の拡散速度よりも遅いため、素子形成領域の重金
属をゲッタリングサイト領域に拡散させて捕獲すること
が困難となる。このため、従来ではゲッタリング効果を
有する各種のＳＯＩ基板が提案されている。
プフリー、寄生容量低減等が可能なことから高特性の各
種半導体デバイスを製造する際の基板として利用されて
いる。ＳＯＩ基板をデバイスに適用する場合の一つの課
題として、重金属汚染に対するゲッタリングが挙げられ
る。通常のシリコン基板と異なり、ＳＯＩ基板は素子領
域の直下に埋め込みの二酸化シリコン膜が存在してお
り、この二酸化シリコン膜中の重金属の拡散速度はシリ
コン中の拡散速度よりも遅いため、素子形成領域の重金
属をゲッタリングサイト領域に拡散させて捕獲すること
が困難となる。このため、従来ではゲッタリング効果を
有する各種のＳＯＩ基板が提案されている。
【０００３】図１１は特開平２−３７７７１号公報に記
載されているものであり、シリコン基板５４に対してＩ
Ｇ（イントリンシック ゲッタリング）処理、例えば、
４５０℃で５時間、及び１１００℃で１時間の熱処理を
行うことで、ＳｉＯ2 からなるＢＭＤ（バルク マイク
ロ デフェクト）５６をゲッタリングサイトとして析出
させる。そして、このシリコン基板５４の裏面に０．２
μｍ程度の厚さの二酸化シリコン膜５２を形成し、かつ
その裏面を別のシリコン基板５１に形成した二酸化シリ
コン膜５５に対して貼り合わせる。また、シリコン基板
５４の表面を研磨してシリコン基板を３μｍ程度にまて
薄膜化し、その上にエピタキシャルシリコン５３を１μ
ｍ程度の厚さに成長させたものである。
載されているものであり、シリコン基板５４に対してＩ
Ｇ（イントリンシック ゲッタリング）処理、例えば、
４５０℃で５時間、及び１１００℃で１時間の熱処理を
行うことで、ＳｉＯ2 からなるＢＭＤ（バルク マイク
ロ デフェクト）５６をゲッタリングサイトとして析出
させる。そして、このシリコン基板５４の裏面に０．２
μｍ程度の厚さの二酸化シリコン膜５２を形成し、かつ
その裏面を別のシリコン基板５１に形成した二酸化シリ
コン膜５５に対して貼り合わせる。また、シリコン基板
５４の表面を研磨してシリコン基板を３μｍ程度にまて
薄膜化し、その上にエピタキシャルシリコン５３を１μ
ｍ程度の厚さに成長させたものである。
【０００４】このＳＯＩ基板では、シリコン基板５４が
ゲッター層として機能されるが、このシリコン基板５４
は約３μｍの薄膜に形成されているため、ＩＧのゲッタ
リング効果が低いという問題がある。また、ゲッター層
５４が素子領域となるエピタキシャルシリコン５３に近
接されているため、ゲッター領域５４に捕獲された重金
属がデバイス製造のための熱処理工程中に再放出され、
素子領域５３に再混入してデバイス特性を劣化させてし
まうという問題が生じる。更に、ＩＧ処理、シリコンエ
ピタキシャル成長を行う必要があるために、コスト高な
ものとなる。
ゲッター層として機能されるが、このシリコン基板５４
は約３μｍの薄膜に形成されているため、ＩＧのゲッタ
リング効果が低いという問題がある。また、ゲッター層
５４が素子領域となるエピタキシャルシリコン５３に近
接されているため、ゲッター領域５４に捕獲された重金
属がデバイス製造のための熱処理工程中に再放出され、
素子領域５３に再混入してデバイス特性を劣化させてし
まうという問題が生じる。更に、ＩＧ処理、シリコンエ
ピタキシャル成長を行う必要があるために、コスト高な
ものとなる。
【０００５】また、図１２は特開平２−２３７１２１号
公報に記載されているものであり、シリコン基板６１に
選択酸化法により部分的に二酸化シリコン膜６２を形成
し、このシリコン基板６１に対して二酸化シリコン膜と
同じエッチング速度のレジストを利用して二酸化シリコ
ン膜をエッチングすることでその表面を平坦化する。そ
の上で、シリコン基板６３をシリコン基板６１の表面に
貼り合わせ、熱処理して強固に接着し、かつシリコン基
板６３の表面を研磨して３０〜５０μｍの厚さに形成す
る。そして、ＩＧ処理を行うことでシリコン基板６１の
内部にＢＭＤ６４が析出されゲッター層が形成される。
公報に記載されているものであり、シリコン基板６１に
選択酸化法により部分的に二酸化シリコン膜６２を形成
し、このシリコン基板６１に対して二酸化シリコン膜と
同じエッチング速度のレジストを利用して二酸化シリコ
ン膜をエッチングすることでその表面を平坦化する。そ
の上で、シリコン基板６３をシリコン基板６１の表面に
貼り合わせ、熱処理して強固に接着し、かつシリコン基
板６３の表面を研磨して３０〜５０μｍの厚さに形成す
る。そして、ＩＧ処理を行うことでシリコン基板６１の
内部にＢＭＤ６４が析出されゲッター層が形成される。
【０００６】このＳＯＩ基板は二酸化シリコン膜６２を
エッチングして基板の表面を平坦化する技術が困難であ
り、特に段差を５００Å以下にすることは極めて困難と
なる。このため、この表面にシリコン基板６３を貼り合
わせる際に段差部にボイド（空隙）が発生し易く、この
ボイドはその後の熱処理工程において形成した素子の特
性の変動を生じる原因となり易い。また、素子間を絶縁
分離して素子を形成した場合、素子分離領域と二酸化シ
リコン膜６２との位置関係によっては、素子領域に混入
した重金属をゲッタリングする効果が低減されてしまう
という問題もある。
エッチングして基板の表面を平坦化する技術が困難であ
り、特に段差を５００Å以下にすることは極めて困難と
なる。このため、この表面にシリコン基板６３を貼り合
わせる際に段差部にボイド（空隙）が発生し易く、この
ボイドはその後の熱処理工程において形成した素子の特
性の変動を生じる原因となり易い。また、素子間を絶縁
分離して素子を形成した場合、素子分離領域と二酸化シ
リコン膜６２との位置関係によっては、素子領域に混入
した重金属をゲッタリングする効果が低減されてしまう
という問題もある。
【０００７】更に、図１３は特開平４−１９９６３２号
公報に記載されているものであり、シリコン基板７１に
２０μｍの厚さの二酸化シリコン膜７５を形成し、その
表面に多結晶シリコン膜７４を５００ｎｍ程度形成す
る。更に、その上に１μｍ程度の二酸化シリコン膜７２
を形成し、その上に別のシリコン基板７３を貼り合わ
せ、熱処理を行う。その後、シリコン基板７３を研磨し
て厚さ１μｍのシリコン活性層として形成する。
公報に記載されているものであり、シリコン基板７１に
２０μｍの厚さの二酸化シリコン膜７５を形成し、その
表面に多結晶シリコン膜７４を５００ｎｍ程度形成す
る。更に、その上に１μｍ程度の二酸化シリコン膜７２
を形成し、その上に別のシリコン基板７３を貼り合わ
せ、熱処理を行う。その後、シリコン基板７３を研磨し
て厚さ１μｍのシリコン活性層として形成する。
【０００８】このＳＯＩ基板は、ゲッターサイトとして
多結晶シリコン膜７４を用いているが、多結晶シリコン
によるゲッタリング効果は温度の影響を受け易く、多く
の熱処理工程が必要とされるデバイスに適用する際に
は、ゲッタリング効果が低下されてしまう。特に、多結
晶シリコンのゲッタリング効果は８００℃程度の温度で
ゲッタリング効果が著しく低下されるため、デバイス製
造のプロセス条件が規制されてしまうという問題もあ
る。
多結晶シリコン膜７４を用いているが、多結晶シリコン
によるゲッタリング効果は温度の影響を受け易く、多く
の熱処理工程が必要とされるデバイスに適用する際に
は、ゲッタリング効果が低下されてしまう。特に、多結
晶シリコンのゲッタリング効果は８００℃程度の温度で
ゲッタリング効果が著しく低下されるため、デバイス製
造のプロセス条件が規制されてしまうという問題もあ
る。
【０００９】このように前記した従来の各ＳＯＩ基板で
は、実際にデバイスを製造する際の工程に対する制約が
多く、かつゲッタリング効果が低減され易いという問題
が生じている。そこで、本発明者が種々の検討を行った
結果、リンを含む層がゲッター層として有効に機能する
ものであることを見い出した。そこで、先に特願平４−
３１８９８３号（平成４年１１月２７日出願）におい
て、高濃度リン拡散層をゲッター層としたＳＯＩ基板を
提案している。
は、実際にデバイスを製造する際の工程に対する制約が
多く、かつゲッタリング効果が低減され易いという問題
が生じている。そこで、本発明者が種々の検討を行った
結果、リンを含む層がゲッター層として有効に機能する
ものであることを見い出した。そこで、先に特願平４−
３１８９８３号（平成４年１１月２７日出願）におい
て、高濃度リン拡散層をゲッター層としたＳＯＩ基板を
提案している。
【００１０】このＳＯＩ基板は、図１４に示すように、
シリコン基板８３の表面に高濃度リン拡散層８４をイオ
ン注入または固相拡散により形成する。ついで、別のシ
リコン基板８１の表面に二酸化シリコン膜８２を形成
し、この二酸化シリコン膜８２の表面と前記高濃度リン
拡散層８４を向かい合わせた上で両シリコン基板８１，
８３を貼り合わせ、熱処理により強固に接着させる。そ
して、シリコン基板８３を所要の厚さにまで研磨するこ
とで素子領域として構成する。
シリコン基板８３の表面に高濃度リン拡散層８４をイオ
ン注入または固相拡散により形成する。ついで、別のシ
リコン基板８１の表面に二酸化シリコン膜８２を形成
し、この二酸化シリコン膜８２の表面と前記高濃度リン
拡散層８４を向かい合わせた上で両シリコン基板８１，
８３を貼り合わせ、熱処理により強固に接着させる。そ
して、シリコン基板８３を所要の厚さにまで研磨するこ
とで素子領域として構成する。
【００１１】
【発明が解決しようとする課題】このＳＯＩ基板によれ
ば、高濃度リン拡散層８４が重金属に対してゲッター層
として有効に機能することが確認されている。しかしな
がら、本発明者が更に検討を加えたところ、このＳＯＩ
基板では、デバイスを形成した素子領域としてのシリコ
ン層８３の直下にこれと接してゲッター層８４が存在さ
れるため、シリコン基板の貼り合わせ時の熱処理や、そ
の後のデバイス製造工程等における熱処理によってリン
が素子領域にまで拡散することがあり、そのリン拡散濃
度のプロファイルを素子特性に影響を与えることがない
ように制御する必要があり、素子製造の工程に制約を与
えるおそれがあることが判明した。
ば、高濃度リン拡散層８４が重金属に対してゲッター層
として有効に機能することが確認されている。しかしな
がら、本発明者が更に検討を加えたところ、このＳＯＩ
基板では、デバイスを形成した素子領域としてのシリコ
ン層８３の直下にこれと接してゲッター層８４が存在さ
れるため、シリコン基板の貼り合わせ時の熱処理や、そ
の後のデバイス製造工程等における熱処理によってリン
が素子領域にまで拡散することがあり、そのリン拡散濃
度のプロファイルを素子特性に影響を与えることがない
ように制御する必要があり、素子製造の工程に制約を与
えるおそれがあることが判明した。
【００１２】
【発明の目的】本発明の目的は、有効なゲッタリング効
果を確保する一方で、ゲッター層を構成するリン等の不
純物の拡散による素子への影響を抑制することが可能な
ＳＯＩ基板を含む半導体装置とその製造方法を提供する
ことにある。
果を確保する一方で、ゲッター層を構成するリン等の不
純物の拡散による素子への影響を抑制することが可能な
ＳＯＩ基板を含む半導体装置とその製造方法を提供する
ことにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
活性層としてのシリコン層の直下に埋め込み酸化シリコ
ン膜を有するＳＯＩ基板で構成される半導体装置におい
て、前記埋め込み酸化シリコン膜の下層にリン、ボロ
ン、砒素等の不純物を高濃度に含有する層を有すること
を特徴とする。
活性層としてのシリコン層の直下に埋め込み酸化シリコ
ン膜を有するＳＯＩ基板で構成される半導体装置におい
て、前記埋め込み酸化シリコン膜の下層にリン、ボロ
ン、砒素等の不純物を高濃度に含有する層を有すること
を特徴とする。
【００１４】即ち、本発明にかかる第１のＳＯＩ基板と
して、基板としてのシリコン層の表面に酸化シリコン膜
を有し、この酸化シリコン膜の表面上に活性層としての
シリコン層を有し、前記基板としてのシリコン層の裏面
に不純物を高濃度に含有する層を有している。
して、基板としてのシリコン層の表面に酸化シリコン膜
を有し、この酸化シリコン膜の表面上に活性層としての
シリコン層を有し、前記基板としてのシリコン層の裏面
に不純物を高濃度に含有する層を有している。
【００１５】また、本発明にかかる第２のＳＯＩ基板と
して、基板としてのシリコン層の表面に不純物を高濃度
に含有する層を有し、この不純物を含有する層の表面に
酸化シリコン膜を有し、この酸化シリコン膜の表面上に
活性層としてのシリコン層を有している。
して、基板としてのシリコン層の表面に不純物を高濃度
に含有する層を有し、この不純物を含有する層の表面に
酸化シリコン膜を有し、この酸化シリコン膜の表面上に
活性層としてのシリコン層を有している。
【００１６】本発明にかかる第３のＳＯＩ基板として、
不純物を含むシリコン層の表面に酸化シリコン膜を有
し、この酸化シリコン膜の表面上に活性層としてのシリ
コン層を有している。
不純物を含むシリコン層の表面に酸化シリコン膜を有
し、この酸化シリコン膜の表面上に活性層としてのシリ
コン層を有している。
【００１７】更に、本発明にかかる第４のＳＯＩ基板と
して、基板としてのシリコン層の表面に不純物を含有す
る層を有し、この不純物を含有する層の表面に島状の凹
部が形成され、この凹部を含む表面に酸化シリコン膜を
有し、この酸化シリコン膜の表面上の前記凹部内に活性
層としてのシリコン層を有している。
して、基板としてのシリコン層の表面に不純物を含有す
る層を有し、この不純物を含有する層の表面に島状の凹
部が形成され、この凹部を含む表面に酸化シリコン膜を
有し、この酸化シリコン膜の表面上の前記凹部内に活性
層としてのシリコン層を有している。
【００１８】また、本発明にかかる第１または第２のＳ
ＯＩ基板の製造に際しては、基板としてのシリコン層の
表面または裏面に不純物を含有する層を形成する工程
と、前記シリコン層の表面に酸化シリコン膜を形成する
工程と、前記酸化シリコン膜の表面に活性層を構成する
シリコン層を貼り合わせる工程とを含んでＳＯＩ基板を
製造することを特徴とする。
ＯＩ基板の製造に際しては、基板としてのシリコン層の
表面または裏面に不純物を含有する層を形成する工程
と、前記シリコン層の表面に酸化シリコン膜を形成する
工程と、前記酸化シリコン膜の表面に活性層を構成する
シリコン層を貼り合わせる工程とを含んでＳＯＩ基板を
製造することを特徴とする。
【００１９】更に、本発明にかかる第３のＳＯＩ基板の
製造に際しては、基板としての不純物を含有するシリコ
ン層の表面に酸化シリコン膜を形成する工程と、前記酸
化シリコン膜の表面に活性層を構成するシリコン層を貼
り合わせる工程とを含んでＳＯＩ基板を製造することを
特徴とする。
製造に際しては、基板としての不純物を含有するシリコ
ン層の表面に酸化シリコン膜を形成する工程と、前記酸
化シリコン膜の表面に活性層を構成するシリコン層を貼
り合わせる工程とを含んでＳＯＩ基板を製造することを
特徴とする。
【００２０】本発明にかかる第４のＳＯＩ基板の製造に
際しては、活性層としてのシリコン層の表面に溝を形成
する工程と、この溝を含む前記シリコン層の表面に酸化
シリコン膜を形成する工程と、この酸化膜の表面上に不
純物を高濃度に含有する層を形成する工程と、この不純
物を含有する層の表面を平坦化する工程と、この平坦化
される面に基板としてのシリコン層を貼り合わせる工程
と、前記活性層としてのシリコン層の裏面を前記酸化シ
リコン膜が露呈されるまで研磨する工程とを含んでＳＯ
Ｉ基板を製造することを特徴とする。
際しては、活性層としてのシリコン層の表面に溝を形成
する工程と、この溝を含む前記シリコン層の表面に酸化
シリコン膜を形成する工程と、この酸化膜の表面上に不
純物を高濃度に含有する層を形成する工程と、この不純
物を含有する層の表面を平坦化する工程と、この平坦化
される面に基板としてのシリコン層を貼り合わせる工程
と、前記活性層としてのシリコン層の裏面を前記酸化シ
リコン膜が露呈されるまで研磨する工程とを含んでＳＯ
Ｉ基板を製造することを特徴とする。
【００２１】
【作用】活性層としてのシリコン層の直下に埋め込み酸
化シリコン膜を有し、かつこの埋め込み酸化シリコン膜
の下層に不純物を高濃度に含有する層を有することで、
不純物を含有する層がゲッター層として機能し、低温か
ら高温域まで有効に重金属をゲッタリングする。また、
活性層に対しては酸化シリコン膜を介して不純物を含有
する層が存在しているため、酸化シリコン膜によって不
純物が活性層にまで拡散することが抑制でき、活性層に
形成されるデバイスに対する影響を抑制する。
化シリコン膜を有し、かつこの埋め込み酸化シリコン膜
の下層に不純物を高濃度に含有する層を有することで、
不純物を含有する層がゲッター層として機能し、低温か
ら高温域まで有効に重金属をゲッタリングする。また、
活性層に対しては酸化シリコン膜を介して不純物を含有
する層が存在しているため、酸化シリコン膜によって不
純物が活性層にまで拡散することが抑制でき、活性層に
形成されるデバイスに対する影響を抑制する。
【００２２】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明の第１実施例のＳＯＩ基板の断面図
である。支持基板としてのシリコン層１１の表面に二酸
化シリコン膜１２が形成され、この二酸化シリコン膜１
２の上に活性層としてのシリコン層１３が形成される。
また、前記支持基板としてのシリコン層１１の裏面側の
領域には高濃度リン拡散層１４が形成され、この高濃度
リン拡散層がゲッター層として構成される。
する。図１は本発明の第１実施例のＳＯＩ基板の断面図
である。支持基板としてのシリコン層１１の表面に二酸
化シリコン膜１２が形成され、この二酸化シリコン膜１
２の上に活性層としてのシリコン層１３が形成される。
また、前記支持基板としてのシリコン層１１の裏面側の
領域には高濃度リン拡散層１４が形成され、この高濃度
リン拡散層がゲッター層として構成される。
【００２３】ここで、前記活性層としてのシリコン層１
３と二酸化シリコン膜１２の厚さは、形成されるデバイ
スにより設定される。パワーデバイス系では、シリコン
層１３は数１０μｍ、二酸化シリコン膜１２は数μｍで
ある。バイポーラやＢｉＣＭＯＳ系ではシリコン層１３
は数μｍ、二酸化シリコン膜１２は０．１〜１μｍであ
る。ＣＭＯＳ系ではシリコン層１３は０．０５〜０．５
μｍ、二酸化シリコン膜１２は０．０５〜０．５μｍ程
度である。また、高濃度リン拡散層１４は、例えば、本
発明者の前記した先願のＳＯＩ基板の製造において行わ
れているドーズ量１×１０15ｃｍ-2でリンをイオン注入
した高濃度リン拡散層に略等しいリン濃度の層として形
成される。
３と二酸化シリコン膜１２の厚さは、形成されるデバイ
スにより設定される。パワーデバイス系では、シリコン
層１３は数１０μｍ、二酸化シリコン膜１２は数μｍで
ある。バイポーラやＢｉＣＭＯＳ系ではシリコン層１３
は数μｍ、二酸化シリコン膜１２は０．１〜１μｍであ
る。ＣＭＯＳ系ではシリコン層１３は０．０５〜０．５
μｍ、二酸化シリコン膜１２は０．０５〜０．５μｍ程
度である。また、高濃度リン拡散層１４は、例えば、本
発明者の前記した先願のＳＯＩ基板の製造において行わ
れているドーズ量１×１０15ｃｍ-2でリンをイオン注入
した高濃度リン拡散層に略等しいリン濃度の層として形
成される。
【００２４】図２は前記した本発明の第１実施例のＳＯ
Ｉ基板の製造方法を工程順に示す断面図である。先ず、
図２（ａ）のように、シリコン層１１に対し貼り合わせ
法、或いはＳＩＭＯＸ（セパレーション バイ インプ
ランテッド オキシジェン）法により、埋め込み二酸化
シリコン膜１２を有するシリコン基板を製造する。例え
ば、貼り合わせ法では、シリコン層１１の表面を熱酸化
して二酸化シリコン膜１２を形成したシリコン基板に、
シリコン層１３を構成するシリコン基板を貼り合わせ
る。また、ＳＩＭＯＸ法では、シリコン基板１１の表面
からイオン注入を行い、埋め込み二酸化シリコン膜１２
を形成する。
Ｉ基板の製造方法を工程順に示す断面図である。先ず、
図２（ａ）のように、シリコン層１１に対し貼り合わせ
法、或いはＳＩＭＯＸ（セパレーション バイ インプ
ランテッド オキシジェン）法により、埋め込み二酸化
シリコン膜１２を有するシリコン基板を製造する。例え
ば、貼り合わせ法では、シリコン層１１の表面を熱酸化
して二酸化シリコン膜１２を形成したシリコン基板に、
シリコン層１３を構成するシリコン基板を貼り合わせ
る。また、ＳＩＭＯＸ法では、シリコン基板１１の表面
からイオン注入を行い、埋め込み二酸化シリコン膜１２
を形成する。
【００２５】次いで、図２（ｂ）のように、前記シリコ
ン基板の表裏面を熱酸化し、それぞれに５００Å程度の
厚さの二酸化シリコン膜１５を形成する。次いで、図２
（ｃ）のように、表裏面の各二酸化シリコン膜１５の上
にＣＶＤ法により０．１μｍ程度の窒化シリコン膜１６
を形成する。そして、表面側の窒化シリコン膜１６上に
図外のレジストを塗布し、これをマスクにしてエッチン
グを行うことで、裏面側の窒化シリコン膜１６と二酸化
シリコン膜１５をそれぞれ除去する。
ン基板の表裏面を熱酸化し、それぞれに５００Å程度の
厚さの二酸化シリコン膜１５を形成する。次いで、図２
（ｃ）のように、表裏面の各二酸化シリコン膜１５の上
にＣＶＤ法により０．１μｍ程度の窒化シリコン膜１６
を形成する。そして、表面側の窒化シリコン膜１６上に
図外のレジストを塗布し、これをマスクにしてエッチン
グを行うことで、裏面側の窒化シリコン膜１６と二酸化
シリコン膜１５をそれぞれ除去する。
【００２６】次いで、図２（ｄ）のように、シリコン層
１１の裏面側にリンを拡散して高濃度リン拡散層１４を
形成する。ここでは、ＰＯＣｌ3 をＮ2 ガス（２０ｌ／
ｍｉｎ）でバブリングし、そのガスとＯ2 ガス（２ｌ／
ｍｉｎ）とを約９００℃の炉内へ供給し、シリコン層１
１の裏面にリンガラス１７を形成し、このリンガラス１
７からリンをシリコン層１１に拡散して形成する。しか
る上で、リンガラス１７を除去し、かつシリコン層１３
の表面の窒化シリコン膜１６と二酸化シリコン膜１５を
除去することで図１のＳＯＩ基板が製造される。
１１の裏面側にリンを拡散して高濃度リン拡散層１４を
形成する。ここでは、ＰＯＣｌ3 をＮ2 ガス（２０ｌ／
ｍｉｎ）でバブリングし、そのガスとＯ2 ガス（２ｌ／
ｍｉｎ）とを約９００℃の炉内へ供給し、シリコン層１
１の裏面にリンガラス１７を形成し、このリンガラス１
７からリンをシリコン層１１に拡散して形成する。しか
る上で、リンガラス１７を除去し、かつシリコン層１３
の表面の窒化シリコン膜１６と二酸化シリコン膜１５を
除去することで図１のＳＯＩ基板が製造される。
【００２７】このＳＯＩ基板によれば、シリコン層１１
に形成した高濃度リン拡散層１４がゲッター層として機
能することで、低温から高温域（８００℃以上）まで有
効に重金属をゲッタリングすることができる。因に、Ｃ
ｕ含有溶液をスピンコート法にて約１０14ｃｍ-2で汚染
したＳＯＩ基板を２段階熱処理（１１５０℃，２時間，
Ｎ2 処理及び１０００℃，４時間，Ｏ2 処理）したの
ち、Ｓｅｃｃｏエッチングし、表面の欠陥（エッチピッ
ト）観察を行ったところ、これまでのＳＯＩ基板に比較
してエッチピッチ密度が約１桁低減され、１０3 個／ｃ
ｍ2 以下になったことが確認できた。
に形成した高濃度リン拡散層１４がゲッター層として機
能することで、低温から高温域（８００℃以上）まで有
効に重金属をゲッタリングすることができる。因に、Ｃ
ｕ含有溶液をスピンコート法にて約１０14ｃｍ-2で汚染
したＳＯＩ基板を２段階熱処理（１１５０℃，２時間，
Ｎ2 処理及び１０００℃，４時間，Ｏ2 処理）したの
ち、Ｓｅｃｃｏエッチングし、表面の欠陥（エッチピッ
ト）観察を行ったところ、これまでのＳＯＩ基板に比較
してエッチピッチ密度が約１桁低減され、１０3 個／ｃ
ｍ2 以下になったことが確認できた。
【００２８】また、このＳＯＩ基板では、活性層として
のシリコン層の直下に二酸化シリコン膜が存在し、この
二酸化シリコン膜を介して高濃度リン拡散層が存在して
いるため、活性層へのリンの拡散が抑制される。即ち、
二酸化シリコン膜でのリンの拡散速度は８００℃で１０
-15 ｃｍ2 ／ｓｅｃ、１０００℃で１０-13 ｃｍ2 ／ｓ
ｅｃであるため、０．５μｍの二酸化シリコン膜をリン
が透過するためには８００℃で約３４０時間、１０００
℃で約２００分かかるため、８００℃程度のプロセスで
はリンが活性層にまで拡散して製造するデバイスに影響
を与えることは殆どない。
のシリコン層の直下に二酸化シリコン膜が存在し、この
二酸化シリコン膜を介して高濃度リン拡散層が存在して
いるため、活性層へのリンの拡散が抑制される。即ち、
二酸化シリコン膜でのリンの拡散速度は８００℃で１０
-15 ｃｍ2 ／ｓｅｃ、１０００℃で１０-13 ｃｍ2 ／ｓ
ｅｃであるため、０．５μｍの二酸化シリコン膜をリン
が透過するためには８００℃で約３４０時間、１０００
℃で約２００分かかるため、８００℃程度のプロセスで
はリンが活性層にまで拡散して製造するデバイスに影響
を与えることは殆どない。
【００２９】更に、このＳＯＩ基板では、高濃度リン拡
散層１４を形成するために、リンガラス１７を形成する
工程と、このリンガラス１７からリンをシリコン層１１
に拡散する工程を備えればよいため、一般的なＳＯＩ基
板の製造工程をそのまま利用し、その工程の途中に前記
した工程を加えることで簡単にＳＯＩ基板を製造するこ
とができる。これにより、製造コストを抑制し、ＳＯＩ
基板の低価格化が実現できる。
散層１４を形成するために、リンガラス１７を形成する
工程と、このリンガラス１７からリンをシリコン層１１
に拡散する工程を備えればよいため、一般的なＳＯＩ基
板の製造工程をそのまま利用し、その工程の途中に前記
した工程を加えることで簡単にＳＯＩ基板を製造するこ
とができる。これにより、製造コストを抑制し、ＳＯＩ
基板の低価格化が実現できる。
【００３０】ここで、本発明の第１実施例においては、
図３に示すように、高濃度リン拡散層に代えて高濃度に
リンを含有する多結晶シリコン層１４Ａで構成してもよ
い。この場合には、図２（ｄ）の工程において、リンガ
ラス１７を製造する工程に代えて、ＬＰＣＶＤ法により
６４５℃、ＳｉＨ4 （６００ｃｃ／ｍｉｎ）＋ＰＨ
3（１％）（１００ｃｃ／ｍｉｎ）、１００ｔｏｒｒの
条件でリンを含有する多結晶シリコンをシリコン層の裏
面に１μｍ程度の厚さに形成すればよい。
図３に示すように、高濃度リン拡散層に代えて高濃度に
リンを含有する多結晶シリコン層１４Ａで構成してもよ
い。この場合には、図２（ｄ）の工程において、リンガ
ラス１７を製造する工程に代えて、ＬＰＣＶＤ法により
６４５℃、ＳｉＨ4 （６００ｃｃ／ｍｉｎ）＋ＰＨ
3（１％）（１００ｃｃ／ｍｉｎ）、１００ｔｏｒｒの
条件でリンを含有する多結晶シリコンをシリコン層の裏
面に１μｍ程度の厚さに形成すればよい。
【００３１】この図３の構成では、リンを含む多結晶シ
リコン層１４Ａを形成するだけでよいので、リンガラス
からリンを拡散するための工程が不要となり、工程数を
更に削減することができる。また、多結晶シリコン層を
ゲッター層とすることで、リンによるゲッタタング効果
に加えて多結晶シリコンによるゲッタリング効果を得る
ことができ、全体としてのゲッタリング効果を大きくす
ることができる。
リコン層１４Ａを形成するだけでよいので、リンガラス
からリンを拡散するための工程が不要となり、工程数を
更に削減することができる。また、多結晶シリコン層を
ゲッター層とすることで、リンによるゲッタタング効果
に加えて多結晶シリコンによるゲッタリング効果を得る
ことができ、全体としてのゲッタリング効果を大きくす
ることができる。
【００３２】図４は本発明の第２実施例のＳＯＩ基板の
断面図である。シリコン層２１の上に１μｍ程度の厚さ
のリンを含有した多結晶シリコン層２４を有し、その上
に０．１〜１μｍ程度の二酸化シリコン膜２２を有し、
更にその上に０．１〜３μｍ程度のシリコン層２３を有
している。そして、前記シリコン層２３が活性層として
構成され、かつリンを含有した多結晶シリコン層２４が
ゲッター層として構成される。
断面図である。シリコン層２１の上に１μｍ程度の厚さ
のリンを含有した多結晶シリコン層２４を有し、その上
に０．１〜１μｍ程度の二酸化シリコン膜２２を有し、
更にその上に０．１〜３μｍ程度のシリコン層２３を有
している。そして、前記シリコン層２３が活性層として
構成され、かつリンを含有した多結晶シリコン層２４が
ゲッター層として構成される。
【００３３】図５は図４のＳＯＩ基板の製造方法を工程
順に示す断面図である。先ず、図５（ａ）のように、シ
リコン基板で構成されるシリコン層２１の表面にリンを
含有する多結晶シリコン層２４を形成する。この多結晶
シリコン層２４の形成方法としては、図３の実施例で示
した多結晶シリコン層の形成方法がそのまま利用でき
る。次いで、図５（ｂ）のように、別のシリコン基板で
構成されるシリコン層２３を用意し、そのシリコン基板
の裏面に熱酸化法等により二酸化シリコン膜２２を０．
１〜１μｍの厚さに形成する。
順に示す断面図である。先ず、図５（ａ）のように、シ
リコン基板で構成されるシリコン層２１の表面にリンを
含有する多結晶シリコン層２４を形成する。この多結晶
シリコン層２４の形成方法としては、図３の実施例で示
した多結晶シリコン層の形成方法がそのまま利用でき
る。次いで、図５（ｂ）のように、別のシリコン基板で
構成されるシリコン層２３を用意し、そのシリコン基板
の裏面に熱酸化法等により二酸化シリコン膜２２を０．
１〜１μｍの厚さに形成する。
【００３４】そして、前記多結晶シリコン層２４と二酸
化シリコン膜２２が合わさるようにして両シリコン基板
（シリコン層２１，２３）を貼り合わせ、８００〜１１
００℃、１〜３時間の熱処理を行い、両者を強固に接着
する。その後、図５（ｃ）のようにシリコン層２３の表
面を研磨し、厚さ０．１〜３μｍにし、活性層を形成
し、ＳＯＩ基板が製造される。
化シリコン膜２２が合わさるようにして両シリコン基板
（シリコン層２１，２３）を貼り合わせ、８００〜１１
００℃、１〜３時間の熱処理を行い、両者を強固に接着
する。その後、図５（ｃ）のようにシリコン層２３の表
面を研磨し、厚さ０．１〜３μｍにし、活性層を形成
し、ＳＯＩ基板が製造される。
【００３５】この実施例のＳＯＩ基板においても、活性
層となるシリコン層２３の直下に二酸化シリコン膜２２
が存在し、その下にリンを含む多結晶シリコン層２４が
存在するために、多結晶シリコン層２４のゲッタリング
効果が機能される。また、二酸化シリコン膜２２によっ
てリンが活性層２３に拡散されることが抑制される。更
に、このＳＯＩ基板では、デバイスを形成する活性層２
３に近い領域にゲッター層２４が配置されるため、より
低温でのゲッタリング効果が期待できる。
層となるシリコン層２３の直下に二酸化シリコン膜２２
が存在し、その下にリンを含む多結晶シリコン層２４が
存在するために、多結晶シリコン層２４のゲッタリング
効果が機能される。また、二酸化シリコン膜２２によっ
てリンが活性層２３に拡散されることが抑制される。更
に、このＳＯＩ基板では、デバイスを形成する活性層２
３に近い領域にゲッター層２４が配置されるため、より
低温でのゲッタリング効果が期待できる。
【００３６】ここで、前記図４のＳＯＩ基板の多結晶シ
リコン層に代えて、図６（ａ）に示すように、シリコン
層２１の表面にリンを高濃度に含有させたリン拡散層２
４Ａで構成してもよい。或いは、図６（ｂ）のように、
リンを含有する酸化シリコン膜２４Ｂで構成してもよ
い。この場合には、図５（ａ）の工程の多結晶シリコン
層２４を形成する工程に代えてリンの拡散またはイオン
注入工程と、その後の熱酸化工程とに変更し、あるいは
リンを含む酸化シリコン膜をＣＶＤ法により形成する工
程に変更すればよい。このように構成すれば、図４のＳ
ＯＩ基板と同様に有効なゲッタリング効果が得られると
ともに、貼り合わせに際しては酸化シリコン膜どうしの
接着であるため、貼り合わせの熱処理を低温度で行うこ
とができ、シリコン基板におけるスリップや反りの低減
が可能となる。
リコン層に代えて、図６（ａ）に示すように、シリコン
層２１の表面にリンを高濃度に含有させたリン拡散層２
４Ａで構成してもよい。或いは、図６（ｂ）のように、
リンを含有する酸化シリコン膜２４Ｂで構成してもよ
い。この場合には、図５（ａ）の工程の多結晶シリコン
層２４を形成する工程に代えてリンの拡散またはイオン
注入工程と、その後の熱酸化工程とに変更し、あるいは
リンを含む酸化シリコン膜をＣＶＤ法により形成する工
程に変更すればよい。このように構成すれば、図４のＳ
ＯＩ基板と同様に有効なゲッタリング効果が得られると
ともに、貼り合わせに際しては酸化シリコン膜どうしの
接着であるため、貼り合わせの熱処理を低温度で行うこ
とができ、シリコン基板におけるスリップや反りの低減
が可能となる。
【００３７】図７は本発明の第３実施例のＳＯＩ基板の
断面図である。リンを含むＮ型シリコン基板で構成され
るシリコン層３１の表面に０．１〜１μｍ程度の二酸化
シリコン膜３２を有し、その上に０．１〜３μｍ程度の
シリコン層３３を有している。この構成のＳＯＩ基板の
製造方法の図示は省略するが、例えばシリコン層３１の
表面を熱酸化して二酸化シリコン膜３２を形成し、また
別のシリコン基板を用意してこれを二酸化シリコン膜３
２に対して貼り合わせ、熱処理して接着する。その上
で、このシリコン基板のシリコン層３３を表面側から所
定の厚さになるまで研磨することで製造できる。
断面図である。リンを含むＮ型シリコン基板で構成され
るシリコン層３１の表面に０．１〜１μｍ程度の二酸化
シリコン膜３２を有し、その上に０．１〜３μｍ程度の
シリコン層３３を有している。この構成のＳＯＩ基板の
製造方法の図示は省略するが、例えばシリコン層３１の
表面を熱酸化して二酸化シリコン膜３２を形成し、また
別のシリコン基板を用意してこれを二酸化シリコン膜３
２に対して貼り合わせ、熱処理して接着する。その上
で、このシリコン基板のシリコン層３３を表面側から所
定の厚さになるまで研磨することで製造できる。
【００３８】この実施例のＳＯＩ基板では、厚いＮ型の
シリコン層３１全体がゲッター層として機能されるた
め、多くのデバイスに対する熱処理工程に対しても持続
的なゲッタリング効果を得ることができる。また、その
一方でゲッター層を形成するためのリンを含有する層を
シリコン基板に形成する工程が不要なため、製造コスト
が低減できる。
シリコン層３１全体がゲッター層として機能されるた
め、多くのデバイスに対する熱処理工程に対しても持続
的なゲッタリング効果を得ることができる。また、その
一方でゲッター層を形成するためのリンを含有する層を
シリコン基板に形成する工程が不要なため、製造コスト
が低減できる。
【００３９】図８は本発明の第４実施例のＳＯＩ基板の
断面図である。シリコン層４１の上に二酸化シリコン膜
４５を有し、その上にリンを含有する多結晶シリコン層
４４を有する。また、この多結晶シリコン層４４の表面
には複数の凹部が島状に形成され、この島状領域を含む
表面に二酸化シリコン膜４２を有する。そして、この二
酸化シリコン膜４２で区画される各島状領域にそれぞれ
絶縁されたシリコン層４３を有している。ここで、下側
の二酸化シリコン膜４５は１〜２μｍの膜厚とされ、上
側の二酸化シリコン膜４２は０．１〜１μｍ程度の膜厚
とされる。
断面図である。シリコン層４１の上に二酸化シリコン膜
４５を有し、その上にリンを含有する多結晶シリコン層
４４を有する。また、この多結晶シリコン層４４の表面
には複数の凹部が島状に形成され、この島状領域を含む
表面に二酸化シリコン膜４２を有する。そして、この二
酸化シリコン膜４２で区画される各島状領域にそれぞれ
絶縁されたシリコン層４３を有している。ここで、下側
の二酸化シリコン膜４５は１〜２μｍの膜厚とされ、上
側の二酸化シリコン膜４２は０．１〜１μｍ程度の膜厚
とされる。
【００４０】図９は図８のＳＯＩ基板の製造方法を工程
順に示す断面図である。図９（ａ）のように、シリコン
層４３を構成するシリコン基板の裏面をエッチングして
Ｖ溝またはＵ溝４６を形成する。このエッチングはＫＯ
Ｈ系溶液による異方性エッチングや反応性エッチングに
よる等方性エッチングにより行う。そして、シリコン層
４３の裏面に１〜２μｍの二酸化シリコン膜４２を形成
する。
順に示す断面図である。図９（ａ）のように、シリコン
層４３を構成するシリコン基板の裏面をエッチングして
Ｖ溝またはＵ溝４６を形成する。このエッチングはＫＯ
Ｈ系溶液による異方性エッチングや反応性エッチングに
よる等方性エッチングにより行う。そして、シリコン層
４３の裏面に１〜２μｍの二酸化シリコン膜４２を形成
する。
【００４１】次いで、図９（ｂ）のように、リンを含有
する多結晶シリコン層４４を１〜２μｍの厚さに成長
し、その表面を平坦に研磨する。そして、この多結晶シ
リコン層４４の表面に二酸化シリコン膜４５を０．１〜
１μｍの厚さに形成する。更に、図９（ｃ）のように、
この二酸化シリコン膜４５の表面に別のシリコン層４１
を構成するシリコン基板を貼り合わせ、熱処理により強
固に接着する。しかる後、図９（ｄ）のように、シリコ
ン層４３の表面を研磨し、二酸化シリコン膜４２が露呈
されたところで研磨を終了することで、図８のＳＯＩ基
板が製造される。
する多結晶シリコン層４４を１〜２μｍの厚さに成長
し、その表面を平坦に研磨する。そして、この多結晶シ
リコン層４４の表面に二酸化シリコン膜４５を０．１〜
１μｍの厚さに形成する。更に、図９（ｃ）のように、
この二酸化シリコン膜４５の表面に別のシリコン層４１
を構成するシリコン基板を貼り合わせ、熱処理により強
固に接着する。しかる後、図９（ｄ）のように、シリコ
ン層４３の表面を研磨し、二酸化シリコン膜４２が露呈
されたところで研磨を終了することで、図８のＳＯＩ基
板が製造される。
【００４２】この図８のＳＯＩ基板では、二酸化シリコ
ン膜４２がシリコン層４３の島状領域の下面から側面に
わたって形成されており、かつその下面から側面にわた
ってゲッター層としての多結晶シリコン層４４が存在し
ているため、横方向へ拡散する重金属に対してもゲッタ
リング効果を得ることができる。
ン膜４２がシリコン層４３の島状領域の下面から側面に
わたって形成されており、かつその下面から側面にわた
ってゲッター層としての多結晶シリコン層４４が存在し
ているため、横方向へ拡散する重金属に対してもゲッタ
リング効果を得ることができる。
【００４３】ここで、図１０に示すように、リンを含有
する多結晶シリコン層に代えてリンを含有する酸化シリ
コン膜４４Ａで構成し、この酸化シリコン膜４４Ａに対
して基板となるシリコン層４１を貼り合わせる構成とし
てもよい。この場合には、図９に示した製造工程のう
ち、多結晶シリコン層４４を形成する工程の代えてリン
を含有する酸化シリコン膜４４Ａを形成し、この酸化シ
リコン膜４４Ａに対してシリコン層４１を貼り合わせれ
ばよい。酸化シリコン膜４４Ａの製造では、例えばＳｉ
Ｈ4 （６０ｓｃｃｍ）ガス＋Ｎ2 Ｏ（１０００ｓｃｃ
ｍ）ガス＋ＰＨ3 （１５０ｓｃｃｍ）ガスを原料とした
４００℃のプラズマＣＶＤ法により形成できる。
する多結晶シリコン層に代えてリンを含有する酸化シリ
コン膜４４Ａで構成し、この酸化シリコン膜４４Ａに対
して基板となるシリコン層４１を貼り合わせる構成とし
てもよい。この場合には、図９に示した製造工程のう
ち、多結晶シリコン層４４を形成する工程の代えてリン
を含有する酸化シリコン膜４４Ａを形成し、この酸化シ
リコン膜４４Ａに対してシリコン層４１を貼り合わせれ
ばよい。酸化シリコン膜４４Ａの製造では、例えばＳｉ
Ｈ4 （６０ｓｃｃｍ）ガス＋Ｎ2 Ｏ（１０００ｓｃｃ
ｍ）ガス＋ＰＨ3 （１５０ｓｃｃｍ）ガスを原料とした
４００℃のプラズマＣＶＤ法により形成できる。
【００４４】この図１０のＳＯＩ基板では、図８のＳＯ
Ｉ基板と同様なゲッタリング効果が得られるとともに、
貼り合わせに際しての熱処理の低温化が可能となり、製
造の容易化、及び製造時におけるリンの拡散が抑制でき
る効果が得られる。
Ｉ基板と同様なゲッタリング効果が得られるとともに、
貼り合わせに際しての熱処理の低温化が可能となり、製
造の容易化、及び製造時におけるリンの拡散が抑制でき
る効果が得られる。
【００４５】なお、前記各実施例は全てリンによりゲッ
ター層を構成した例を説明しているが、ボロン、砒素等
の不純物を用いても同様のゲッター層が構成できる。こ
のように、ボロンや砒素を用いてゲッター層を形成した
場合でも、本発明の効果が得られることは本発明者によ
って確認されている。
ター層を構成した例を説明しているが、ボロン、砒素等
の不純物を用いても同様のゲッター層が構成できる。こ
のように、ボロンや砒素を用いてゲッター層を形成した
場合でも、本発明の効果が得られることは本発明者によ
って確認されている。
【００４６】
【発明の効果】以上説明したように本発明は、活性層と
してのシリコン層の直下に埋め込み酸化シリコン膜を有
し、かつこの埋め込み酸化シリコン膜の下層にリン、ボ
ロン、砒素層の不純物を高濃度に含有する層を有するＳ
ＯＩ基板を備えているので、シリコン層に形成したリン
を含有する層がゲッター層として機能することで、低温
から高温域まで有効に重金属をゲッタリングすることが
できる。また、活性層としてのシリコン層の直下に酸化
シリコン膜が存在し、この酸化シリコン膜を介して不純
物を含有する層が存在しているため、活性層への不純物
の拡散が抑制され、不純物が活性層にまで拡散して製造
するデバイスに影響を与えることは殆どない。
してのシリコン層の直下に埋め込み酸化シリコン膜を有
し、かつこの埋め込み酸化シリコン膜の下層にリン、ボ
ロン、砒素層の不純物を高濃度に含有する層を有するＳ
ＯＩ基板を備えているので、シリコン層に形成したリン
を含有する層がゲッター層として機能することで、低温
から高温域まで有効に重金属をゲッタリングすることが
できる。また、活性層としてのシリコン層の直下に酸化
シリコン膜が存在し、この酸化シリコン膜を介して不純
物を含有する層が存在しているため、活性層への不純物
の拡散が抑制され、不純物が活性層にまで拡散して製造
するデバイスに影響を与えることは殆どない。
【００４７】また、本発明にかかる第１のＳＯＩ基板で
は、基板としてのシリコン層の表面に酸化シリコン膜を
有し、この酸化シリコン膜の表面上に活性層としてのシ
リコン層を有し、前記基板としてのシリコン層の裏面に
不純物を含む層を有しているので、不純物を含む層を形
成するためには、例えばリンガラスを形成してリンをシ
リコン層に拡散し、或いはリンを含む多結晶シリコンを
形成すればよい。このため、リン拡散層を形成する場合
には従来のＳＯＩ基板の製造工程をそのまま利用するこ
とができ、ＳＯＩ基板の製造を簡略化することができ
る。また、多結晶シリコン層を形成することにより、多
結晶シリコン層によるゲッタリング効果が付加されて全
体のゲッタリング効果が向上される。
は、基板としてのシリコン層の表面に酸化シリコン膜を
有し、この酸化シリコン膜の表面上に活性層としてのシ
リコン層を有し、前記基板としてのシリコン層の裏面に
不純物を含む層を有しているので、不純物を含む層を形
成するためには、例えばリンガラスを形成してリンをシ
リコン層に拡散し、或いはリンを含む多結晶シリコンを
形成すればよい。このため、リン拡散層を形成する場合
には従来のＳＯＩ基板の製造工程をそのまま利用するこ
とができ、ＳＯＩ基板の製造を簡略化することができ
る。また、多結晶シリコン層を形成することにより、多
結晶シリコン層によるゲッタリング効果が付加されて全
体のゲッタリング効果が向上される。
【００４８】また、本発明にかかる第２のＳＯＩ基板で
は、基板としてのシリコン層の表面に不純物を含有する
層を有し、この不純物を含有する層の表面に酸化シリコ
ン膜を有し、この酸化シリコン膜の表面上に活性層とし
てのシリコン層を有しているので、ゲッタリング効果が
向上され、かつ製造を容易に行うことができるととも
に、デバイスを形成する活性層に近い領域にゲッター層
が配置されるため、より低温でのゲッタリング効果が期
待できる。また、不純物を含有する層を酸化シリコン膜
で構成することにより、貼り合わせの熱処理を低温度で
行うことができ、シリコン基板におけるスリップや反り
の低減が可能となる。
は、基板としてのシリコン層の表面に不純物を含有する
層を有し、この不純物を含有する層の表面に酸化シリコ
ン膜を有し、この酸化シリコン膜の表面上に活性層とし
てのシリコン層を有しているので、ゲッタリング効果が
向上され、かつ製造を容易に行うことができるととも
に、デバイスを形成する活性層に近い領域にゲッター層
が配置されるため、より低温でのゲッタリング効果が期
待できる。また、不純物を含有する層を酸化シリコン膜
で構成することにより、貼り合わせの熱処理を低温度で
行うことができ、シリコン基板におけるスリップや反り
の低減が可能となる。
【００４９】本発明にかかる第３のＳＯＩ基板では、リ
ンを含むシリコン層の表面に酸化シリコン膜を有し、こ
の酸化シリコン膜の表面上に活性層としてのシリコン層
を有しているので、厚いＮ型のシリコン層全体がゲッタ
ー層として機能されるため、多くのデバイスに対する熱
処理工程に対しても持続的なゲッタリング効果を得るこ
とができ、かつその一方でゲッター層を形成するための
リンを含有する層をシリコン基板に形成する工程が不要
なため、製造コストが低減できる。
ンを含むシリコン層の表面に酸化シリコン膜を有し、こ
の酸化シリコン膜の表面上に活性層としてのシリコン層
を有しているので、厚いＮ型のシリコン層全体がゲッタ
ー層として機能されるため、多くのデバイスに対する熱
処理工程に対しても持続的なゲッタリング効果を得るこ
とができ、かつその一方でゲッター層を形成するための
リンを含有する層をシリコン基板に形成する工程が不要
なため、製造コストが低減できる。
【００５０】更に、本発明にかかる第４のＳＯＩ基板で
は、基板としてのシリコン層の表面に不純物を含有する
層を有し、この不純物を含有する層の表面に島状の凹部
が形成され、この凹部を含む表面に酸化シリコン膜を有
し、この酸化シリコン膜の表面上の前記凹部内に活性層
としてのシリコン層を有しているので、二酸化シリコン
膜が島状領域の活性層の下面から側面にわたって形成さ
れており、かつその下面から側面にわたってゲッター層
としての多結晶シリコン層が存在しているため、横方向
へ拡散する重金属に対してもゲッタリング効果を得るこ
とができる。また、不純物を含有する層を酸化シリコン
膜で構成することで、貼り合わせに際しての熱処理の低
温化が可能となり、製造の容易化、及び製造時における
不純物の拡散が抑制できる効果が得られる。
は、基板としてのシリコン層の表面に不純物を含有する
層を有し、この不純物を含有する層の表面に島状の凹部
が形成され、この凹部を含む表面に酸化シリコン膜を有
し、この酸化シリコン膜の表面上の前記凹部内に活性層
としてのシリコン層を有しているので、二酸化シリコン
膜が島状領域の活性層の下面から側面にわたって形成さ
れており、かつその下面から側面にわたってゲッター層
としての多結晶シリコン層が存在しているため、横方向
へ拡散する重金属に対してもゲッタリング効果を得るこ
とができる。また、不純物を含有する層を酸化シリコン
膜で構成することで、貼り合わせに際しての熱処理の低
温化が可能となり、製造の容易化、及び製造時における
不純物の拡散が抑制できる効果が得られる。
【００５１】更に、本発明の第１ないし第４の各ＳＯＩ
基板を製造するための製造方法により、前記した第１な
いし第４のＳＯＩ基板を少ない工程数で低コストに製造
でき、しかもゲッタリング効果の高いＳＯＩ基板を製造
することができる。
基板を製造するための製造方法により、前記した第１な
いし第４のＳＯＩ基板を少ない工程数で低コストに製造
でき、しかもゲッタリング効果の高いＳＯＩ基板を製造
することができる。
【図１】本発明にかかるＳＯＩ基板の第１実施例の断面
図である。
図である。
【図２】図１のＳＯＩ基板の製造方法を工程順に示す断
面図である。
面図である。
【図３】本発明の第１実施例の変形例の断面図である。
【図４】本発明にかかるＳＯＩ基板の第２実施例の断面
図である。
図である。
【図５】図４のＳＯＩ基板の製造方法を工程順に示す断
面図である。
面図である。
【図６】本発明の第２実施例の変形例の断面図である。
【図７】本発明にかかるＳＯＩ基板の第３実施例の断面
図である。
図である。
【図８】本発明にかかるＳＯＩ基板の第４実施例の断面
図である。
図である。
【図９】図８のＳＯＩ基板の製造方法を工程順に示す断
面図である。
面図である。
【図１０】本発明の第４実施例の変形例の断面図であ
る。
る。
【図１１】従来のＳＯＩ基板の一例を示す断面図であ
る。
る。
【図１２】従来のＳＯＩ基板の他の例を示す断面図であ
る。
る。
【図１３】従来のＳＯＩ基板の更に他の例を示す断面図
である。
である。
【図１４】先に本発明者が提案しているＳＯＩ基板の一
例の断面図である。
例の断面図である。
１１，２１，３１，４１ シリコン層（支持基板） １２，２２，３２ 二酸化シリコン膜 １３，２３，３３，４３ シリコン層（活性層） １４，２４，４４ リンを含む層（ゲッター層）
Claims (8)
- 【請求項１】 活性層としてのシリコン層の直下に埋め
込み酸化シリコン膜を有するＳＯＩ基板で構成される半
導体装置において、前記埋め込み酸化シリコン膜の下層
に不純物を高濃度に含有する層を有することを特徴とす
る半導体装置。 - 【請求項２】 基板としてのシリコン層の表面に酸化シ
リコン膜を有し、この酸化シリコン膜の表面上に活性層
としてのシリコン層を有し、前記基板としてのシリコン
層の裏面にリン、ボロン、砒素等の不純物を高濃度に含
有する層を有するＳＯＩ基板で構成される半導体装置。 - 【請求項３】 基板としてのシリコン層の表面にリン、
ボロン、砒素等の不純物を高濃度に含有する層を有し、
このリンを含有する層の表面に酸化シリコン膜を有し、
この酸化シリコン膜の表面上に活性層としてのシリコン
層を有するＳＯＩ基板で構成される半導体装置。 - 【請求項４】 リン、ボロン、砒素等の不純物を高濃度
に含むシリコン層の表面に酸化シリコン膜を有し、この
酸化シリコン膜の表面上に活性層としてのシリコン層を
有するＳＯＩ基板で構成される半導体装置。 - 【請求項５】 基板としてのシリコン層の表面にリン、
ボロン、砒素等の不純物を高濃度に含有する層を有し、
この不純物を含有する層の表面に島状の凹部が形成さ
れ、この凹部を含む表面に酸化シリコン膜を有し、この
酸化シリコン膜の表面上の前記凹部内に活性層としての
シリコン層を有するＳＯＩ基板で構成される半導体装
置。 - 【請求項６】 基板としてのシリコン層の表面または裏
面にリン、ボロン、砒素等の不純物を高濃度に含有する
層を形成する工程と、前記シリコン層の表面に酸化シリ
コン膜を形成する工程と、前記酸化シリコン膜の表面に
活性層を構成するシリコン層を貼り合わせる工程とを含
んでＳＯＩ基板を製造することを特徴とする半導体装置
の製造方法。 - 【請求項７】 基板としてのリン、ボロン、砒素等の不
純物を高濃度に含有するシリコン層の表面に酸化シリコ
ン膜を形成する工程と、前記酸化シリコン膜の表面に活
性層を構成するシリコン層を貼り合わせる工程とを含ん
でＳＯＩ基板を製造することを特徴とする半導体装置の
製造方法。 - 【請求項８】 活性層としてのシリコン層の表面に溝を
形成する工程と、この溝を含む前記シリコン層の表面に
酸化シリコン膜を形成する工程と、この酸化膜の表面上
にリン、ボロン、砒素等の不純物を高濃度に含有する層
を形成する工程と、このリンを含有する層の表面を平坦
化する工程と、この平坦化される面に基板としてのシリ
コン層を貼り合わせる工程と、前記活性層としてのシリ
コン層の裏面を前記酸化シリコン膜が露呈されるまで研
磨する工程とを含んでＳＯＩ基板を製造することを特徴
とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6273132A JP2806277B2 (ja) | 1994-10-13 | 1994-10-13 | 半導体装置及びその製造方法 |
| US08/543,068 US5773152A (en) | 1994-10-13 | 1995-10-13 | SOI substrate having a high heavy metal gettering effect for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6273132A JP2806277B2 (ja) | 1994-10-13 | 1994-10-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08116038A true JPH08116038A (ja) | 1996-05-07 |
| JP2806277B2 JP2806277B2 (ja) | 1998-09-30 |
Family
ID=17523574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6273132A Expired - Fee Related JP2806277B2 (ja) | 1994-10-13 | 1994-10-13 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5773152A (ja) |
| JP (1) | JP2806277B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2794897A1 (fr) * | 1999-06-11 | 2000-12-15 | Mitsubishi Electric Corp | Plaquette a semi-conducteur et dispositif a semi-conducteur fabrique a partir d'une telle plaquette |
| US6252294B1 (en) | 1999-05-07 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor storage device |
| JP2002164512A (ja) * | 2000-11-28 | 2002-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2002231725A (ja) * | 2001-01-30 | 2002-08-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US6639327B2 (en) | 2000-07-10 | 2003-10-28 | Canon Kabushiki Kaisha | Semiconductor member, semiconductor device and manufacturing methods thereof |
| KR100499189B1 (ko) * | 2001-09-04 | 2005-07-01 | 샤프 가부시키가이샤 | 초박형 ｓｏｉ ｍｏｓ 트랜지스터 문턱 전압을 조절하는방법 |
| JP2007134616A (ja) * | 2005-11-14 | 2007-05-31 | Nec Electronics Corp | Ｓｏｉ基板およびその製造方法 |
| JP2010040638A (ja) * | 2008-08-01 | 2010-02-18 | Sumco Corp | Ｓｏｉ基板の製造方法 |
| WO2011148434A1 (ja) * | 2010-05-24 | 2011-12-01 | パナソニック株式会社 | 半導体基板及びこれを用いた固体撮像装置の製造方法 |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354695A (en) | 1992-04-08 | 1994-10-11 | Leedy Glenn J | Membrane dielectric isolation IC fabrication |
| US6714625B1 (en) * | 1992-04-08 | 2004-03-30 | Elm Technology Corporation | Lithography device for semiconductor circuit pattern generation |
| US6383849B1 (en) * | 1996-06-29 | 2002-05-07 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2856157B2 (ja) * | 1996-07-16 | 1999-02-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5691230A (en) | 1996-09-04 | 1997-11-25 | Micron Technology, Inc. | Technique for producing small islands of silicon on insulator |
| US6211039B1 (en) | 1996-11-12 | 2001-04-03 | Micron Technology, Inc. | Silicon-on-insulator islands and method for their formation |
| KR100218347B1 (ko) * | 1996-12-24 | 1999-09-01 | 구본준 | 반도체기판 및 그 제조방법 |
| US6551857B2 (en) | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
| US6424011B1 (en) | 1997-04-14 | 2002-07-23 | International Business Machines Corporation | Mixed memory integration with NVRAM, dram and sram cell structures on same substrate |
| JP3211747B2 (ja) * | 1997-09-30 | 2001-09-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| TW444266B (en) * | 1998-07-23 | 2001-07-01 | Canon Kk | Semiconductor substrate and method of producing same |
| US6093623A (en) | 1998-08-04 | 2000-07-25 | Micron Technology, Inc. | Methods for making silicon-on-insulator structures |
| US6890827B1 (en) * | 1999-01-13 | 2005-05-10 | Agere Systems Inc. | Method of fabricating a silicon on insulator transistor structure for imbedded DRAM |
| US6250973B1 (en) * | 1999-02-25 | 2001-06-26 | Multicraft International | Two conductor split ring battery post connector |
| JP2001111056A (ja) * | 1999-10-06 | 2001-04-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6383924B1 (en) * | 2000-12-13 | 2002-05-07 | Micron Technology, Inc. | Method of forming buried conductor patterns by surface transformation of empty spaces in solid state materials |
| US6444534B1 (en) | 2001-01-30 | 2002-09-03 | Advanced Micro Devices, Inc. | SOI semiconductor device opening implantation gettering method |
| US6376336B1 (en) | 2001-02-01 | 2002-04-23 | Advanced Micro Devices, Inc. | Frontside SOI gettering with phosphorus doping |
| US6670259B1 (en) | 2001-02-21 | 2003-12-30 | Advanced Micro Devices, Inc. | Inert atom implantation method for SOI gettering |
| US6958264B1 (en) * | 2001-04-03 | 2005-10-25 | Advanced Micro Devices, Inc. | Scribe lane for gettering of contaminants on SOI wafers and gettering method |
| US6748994B2 (en) * | 2001-04-11 | 2004-06-15 | Avery Dennison Corporation | Label applicator, method and label therefor |
| US7142577B2 (en) * | 2001-05-16 | 2006-11-28 | Micron Technology, Inc. | Method of forming mirrors by surface transformation of empty spaces in solid state materials and structures thereon |
| US6898362B2 (en) * | 2002-01-17 | 2005-05-24 | Micron Technology Inc. | Three-dimensional photonic crystal waveguide structure and method |
| EP1710830A3 (en) * | 2001-06-22 | 2007-11-28 | MEMC Electronic Materials, Inc. | Silicon on insulator structure having intrinsic gettering |
| TW583049B (en) * | 2001-07-20 | 2004-04-11 | Getters Spa | Support with integrated deposit of gas absorbing material for manufacturing microelectronic, microoptoelectronic or micromechanical devices |
| WO2004015764A2 (en) | 2002-08-08 | 2004-02-19 | Leedy Glenn J | Vertical system integration |
| US6987037B2 (en) * | 2003-05-07 | 2006-01-17 | Micron Technology, Inc. | Strained Si/SiGe structures by ion implantation |
| US7501329B2 (en) * | 2003-05-21 | 2009-03-10 | Micron Technology, Inc. | Wafer gettering using relaxed silicon germanium epitaxial proximity layers |
| US7662701B2 (en) | 2003-05-21 | 2010-02-16 | Micron Technology, Inc. | Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers |
| US7008854B2 (en) * | 2003-05-21 | 2006-03-07 | Micron Technology, Inc. | Silicon oxycarbide substrates for bonded silicon on insulator |
| US7273788B2 (en) * | 2003-05-21 | 2007-09-25 | Micron Technology, Inc. | Ultra-thin semiconductors bonded on glass substrates |
| US6929984B2 (en) * | 2003-07-21 | 2005-08-16 | Micron Technology Inc. | Gettering using voids formed by surface transformation |
| US7153753B2 (en) * | 2003-08-05 | 2006-12-26 | Micron Technology, Inc. | Strained Si/SiGe/SOI islands and processes of making same |
| US20070032040A1 (en) * | 2003-09-26 | 2007-02-08 | Dimitri Lederer | Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses |
| FR2860341B1 (fr) * | 2003-09-26 | 2005-12-30 | Soitec Silicon On Insulator | Procede de fabrication de structure multicouche a pertes diminuees |
| JP2005311199A (ja) * | 2004-04-23 | 2005-11-04 | Canon Inc | 基板の製造方法 |
| US7095095B2 (en) * | 2004-06-28 | 2006-08-22 | Micron Technology, Inc. | Semiconductor constructions |
| US20060115958A1 (en) * | 2004-11-22 | 2006-06-01 | Weigold Jason W | Method and apparatus for forming buried oxygen precipitate layers in multi-layer wafers |
| CN100437899C (zh) * | 2006-01-27 | 2008-11-26 | 台湾积体电路制造股份有限公司 | 减少制程环境内的杂质的装置及其方法 |
| TWI355046B (en) * | 2007-07-10 | 2011-12-21 | Nanya Technology Corp | Two bit memory structure and method of making the |
| JP2010114409A (ja) * | 2008-10-10 | 2010-05-20 | Sony Corp | Ｓｏｉ基板とその製造方法、固体撮像装置とその製造方法、および撮像装置 |
| KR20150134543A (ko) * | 2014-05-22 | 2015-12-02 | 삼성전자주식회사 | 소자 제조용 기판 및 반도체 소자 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302837A (ja) * | 1988-05-31 | 1989-12-06 | Sony Corp | 半導体基板の製造方法 |
| JPH0395912A (ja) * | 1989-09-07 | 1991-04-22 | Sony Corp | 半導体基板の製造方法 |
| JPH05275429A (ja) * | 1992-02-03 | 1993-10-22 | Motorola Inc | 接合された基板中に真性ゲッタリング・サイトを作る方法およびシリコン半導体基板中の可動性イオンを捕捉する方法 |
| JPH06296003A (ja) * | 1993-04-07 | 1994-10-21 | Nippon Steel Corp | 半導体基板の製造方法 |
| JPH0729911A (ja) * | 1993-07-07 | 1995-01-31 | Toshiba Corp | 半導体基板とその製造方法 |
| JPH0837286A (ja) * | 1994-07-21 | 1996-02-06 | Toshiba Microelectron Corp | 半導体基板および半導体基板の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6089975A (ja) * | 1983-10-24 | 1985-05-20 | Toshiba Corp | 半導体装置 |
| US4754314A (en) * | 1984-01-24 | 1988-06-28 | Texas Instruments Incorporated | Split-level CMOS |
| JPH0237771A (ja) * | 1988-07-28 | 1990-02-07 | Fujitsu Ltd | Ｓｏｉ基板 |
| JPH02237121A (ja) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04199632A (ja) * | 1990-11-29 | 1992-07-20 | Fujitsu Ltd | Ｓｏｉウエハ及びその製造方法 |
| JP2908150B2 (ja) * | 1992-11-27 | 1999-06-21 | 日本電気株式会社 | Ｓｏｉ基板構造及びその製造方法 |
-
1994
- 1994-10-13 JP JP6273132A patent/JP2806277B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-13 US US08/543,068 patent/US5773152A/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302837A (ja) * | 1988-05-31 | 1989-12-06 | Sony Corp | 半導体基板の製造方法 |
| JPH0395912A (ja) * | 1989-09-07 | 1991-04-22 | Sony Corp | 半導体基板の製造方法 |
| JPH05275429A (ja) * | 1992-02-03 | 1993-10-22 | Motorola Inc | 接合された基板中に真性ゲッタリング・サイトを作る方法およびシリコン半導体基板中の可動性イオンを捕捉する方法 |
| JPH06296003A (ja) * | 1993-04-07 | 1994-10-21 | Nippon Steel Corp | 半導体基板の製造方法 |
| JPH0729911A (ja) * | 1993-07-07 | 1995-01-31 | Toshiba Corp | 半導体基板とその製造方法 |
| JPH0837286A (ja) * | 1994-07-21 | 1996-02-06 | Toshiba Microelectron Corp | 半導体基板および半導体基板の製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6252294B1 (en) | 1999-05-07 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor storage device |
| FR2794897A1 (fr) * | 1999-06-11 | 2000-12-15 | Mitsubishi Electric Corp | Plaquette a semi-conducteur et dispositif a semi-conducteur fabrique a partir d'une telle plaquette |
| US6774435B1 (en) | 1999-06-11 | 2004-08-10 | Renesas Technology Corp. | Semiconductor wafer and semiconductor device comprising gettering layer |
| US6639327B2 (en) | 2000-07-10 | 2003-10-28 | Canon Kabushiki Kaisha | Semiconductor member, semiconductor device and manufacturing methods thereof |
| JP2002164512A (ja) * | 2000-11-28 | 2002-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2002231725A (ja) * | 2001-01-30 | 2002-08-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| KR100499189B1 (ko) * | 2001-09-04 | 2005-07-01 | 샤프 가부시키가이샤 | 초박형 ｓｏｉ ｍｏｓ 트랜지스터 문턱 전압을 조절하는방법 |
| JP2007134616A (ja) * | 2005-11-14 | 2007-05-31 | Nec Electronics Corp | Ｓｏｉ基板およびその製造方法 |
| JP2010040638A (ja) * | 2008-08-01 | 2010-02-18 | Sumco Corp | Ｓｏｉ基板の製造方法 |
| WO2011148434A1 (ja) * | 2010-05-24 | 2011-12-01 | パナソニック株式会社 | 半導体基板及びこれを用いた固体撮像装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5773152A (en) | 1998-06-30 |
| JP2806277B2 (ja) | 1998-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2806277B2 (ja) | 半導体装置及びその製造方法 | |
| US7521334B2 (en) | Method for producing direct bonded wafer and direct bonded wafer | |
| US5773355A (en) | Method for manufacturing semiconductor substrate | |
| JPH0719839B2 (ja) | 半導体基板の製造方法 | |
| JPH0671043B2 (ja) | シリコン結晶体構造の製造方法 | |
| JPH01106466A (ja) | 半導体装置の製造方法 | |
| US5897362A (en) | Bonding silicon wafers | |
| JP3217089B2 (ja) | Ｓｏｉウェハおよびその製造方法 | |
| JP3528880B2 (ja) | Ｓｏｉ基板の製造方法 | |
| JPH10189609A (ja) | 半導体装置及びその製造方法 | |
| JPH11330437A (ja) | Ｓｏｉ基板とその製造方法 | |
| JPH1022289A (ja) | 半導体装置およびその製造方法 | |
| EP0706203A1 (en) | Method of manufacturing SOI substrate | |
| JPH04199632A (ja) | Ｓｏｉウエハ及びその製造方法 | |
| JP2674533B2 (ja) | Ｓｏｉ基板及びこれを用いた半導体装置とその製造方法 | |
| JPH05152306A (ja) | 半導体基板及びその製造方法 | |
| JP2808701B2 (ja) | 半導体装置の製造方法 | |
| JP3465765B2 (ja) | Ｉｇｂｔ用半導体基板の作製方法 | |
| JPH0472631A (ja) | 半導体基板およびその製造方法 | |
| JP2001144273A (ja) | 半導体装置の製造方法 | |
| JPH1050820A (ja) | 半導体装置およびその製造方法 | |
| JPH06338604A (ja) | 半導体基板の製造方法 | |
| JP2022067962A (ja) | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ | |
| JPH07249634A (ja) | ゲッタリング方法およびそれを用いた半導体集積回路装置 | |
| JPH02126650A (ja) | 誘電体分離半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971007 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980623 |
|
| LAPS | Cancellation because of no payment of annual fees |