JPH05152306A - 半導体基板及びその製造方法 - Google Patents
半導体基板及びその製造方法Info
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- JPH05152306A JPH05152306A JP31425891A JP31425891A JPH05152306A JP H05152306 A JPH05152306 A JP H05152306A JP 31425891 A JP31425891 A JP 31425891A JP 31425891 A JP31425891 A JP 31425891A JP H05152306 A JPH05152306 A JP H05152306A
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Abstract
(57)【要約】
【目的】 ゲッタリング層を素子形成表面からの深さを
制御性よく形成でき、プロセス中及び半導体装置組立後
のゲッタリング効果を高める半導体基板を得んとするも
のである。 【構成】 第１シリコンウエハ１１の表面に、ゲッタリ
ング層としてポリシリコン層１２を堆積させる。次に、
ポリシリコン層１２のゲッタリング効果を高めるため
に、リン（Ｐ）を熱拡散させ、その後、第１シリコンウ
エハ１１と第２シリコンウエハ１３とを、ポリシリコン
層１２が中間になるように貼り合せ、９００℃以上数時
間以上の熱処理を施す。次いで、一方のシリコンウエハ
の表面から研削・研磨を行ない、ポリシリコン層１２が
表面から所定の深さとなるように、設定する。基板の素
子形成領域に近い位置（深さ）にゲッタリング層を形成
できるため、ゲッタリング効果が高まる。
制御性よく形成でき、プロセス中及び半導体装置組立後
のゲッタリング効果を高める半導体基板を得んとするも
のである。 【構成】 第１シリコンウエハ１１の表面に、ゲッタリ
ング層としてポリシリコン層１２を堆積させる。次に、
ポリシリコン層１２のゲッタリング効果を高めるため
に、リン（Ｐ）を熱拡散させ、その後、第１シリコンウ
エハ１１と第２シリコンウエハ１３とを、ポリシリコン
層１２が中間になるように貼り合せ、９００℃以上数時
間以上の熱処理を施す。次いで、一方のシリコンウエハ
の表面から研削・研磨を行ない、ポリシリコン層１２が
表面から所定の深さとなるように、設定する。基板の素
子形成領域に近い位置（深さ）にゲッタリング層を形成
できるため、ゲッタリング効果が高まる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板及びその製
造方法に関し、更に詳しくは、ゲッタリング層を適切な
位置に配設するゲッタリング技術に係わる。
造方法に関し、更に詳しくは、ゲッタリング層を適切な
位置に配設するゲッタリング技術に係わる。
【０００２】
【従来の技術及び発明が解決しようとする課題】ゲッタ
リングは、半導体装置の製造工程途中、あるいは出発材
料の状態で、シリコンウエハにある種の処理を行ない、
半導体基板の欠陥あるいは有害な不純物を不活性化させ
る能力を半導体基板にもたせる技術である。従来、この
種の半導体基板のゲッタリング法としては、図２（Ａ）
に示すように、シリコンウエハ１の背面に、ポリシリコ
ン膜又はリン拡散した領域等のゲッタリング層２を、プ
ロセスの比較的はじめの工程で形成しておき、半導体素
子を作製していくときに、レジスト，イオン注入，拡散
炉などからの金属不純物汚染を、この背面に形成したゲ
ッタリング層２で捕獲（ゲッタ）し、ウエハにおける表
面素子能動領域に結晶欠陥や、金属が溜まり素子特性の
劣化を誘発するのを防ごうとするエクストリンシックゲ
ッタリング（ＥＧ）がある。しかし、このようなゲッタ
リング層２が形成されたシリコンウエハ１の表面素子能
動領域に、例えば図２（Ｂ）に示すような固体撮像装置
の素子３を作製した場合、素子能動領域に生じた結晶欠
陥や金属不純物等は、背面側のゲッタリング層２から距
離が離れているため、十分なゲッタリング効果が得られ
ないのが現状である。また、組立てを行なう前にシリコ
ンウエハ１の背面研削をした場合、このゲッタリング層
２が無くなるため、パッケージング後のゲッタリング効
果は全く期待できないという問題を有している。なお、
図２（Ｂ）中、４は不純物拡散層，５及び７は各電極、
６はＳｉＯ2絶縁膜を示している。
リングは、半導体装置の製造工程途中、あるいは出発材
料の状態で、シリコンウエハにある種の処理を行ない、
半導体基板の欠陥あるいは有害な不純物を不活性化させ
る能力を半導体基板にもたせる技術である。従来、この
種の半導体基板のゲッタリング法としては、図２（Ａ）
に示すように、シリコンウエハ１の背面に、ポリシリコ
ン膜又はリン拡散した領域等のゲッタリング層２を、プ
ロセスの比較的はじめの工程で形成しておき、半導体素
子を作製していくときに、レジスト，イオン注入，拡散
炉などからの金属不純物汚染を、この背面に形成したゲ
ッタリング層２で捕獲（ゲッタ）し、ウエハにおける表
面素子能動領域に結晶欠陥や、金属が溜まり素子特性の
劣化を誘発するのを防ごうとするエクストリンシックゲ
ッタリング（ＥＧ）がある。しかし、このようなゲッタ
リング層２が形成されたシリコンウエハ１の表面素子能
動領域に、例えば図２（Ｂ）に示すような固体撮像装置
の素子３を作製した場合、素子能動領域に生じた結晶欠
陥や金属不純物等は、背面側のゲッタリング層２から距
離が離れているため、十分なゲッタリング効果が得られ
ないのが現状である。また、組立てを行なう前にシリコ
ンウエハ１の背面研削をした場合、このゲッタリング層
２が無くなるため、パッケージング後のゲッタリング効
果は全く期待できないという問題を有している。なお、
図２（Ｂ）中、４は不純物拡散層，５及び７は各電極、
６はＳｉＯ2絶縁膜を示している。
【０００３】一方、ウエハ内部にゲッタリング層を形成
する技術として、イントリンシックゲッタリング（Ｉ
Ｇ）が知られている。このゲッタリング技術は、シリコ
ンウエハ中に含有されている酸素の濃度が関連するもの
であり、結晶成長時にるつぼや雰囲気から混入したシリ
コン中に溶解している過剰の酸素は、熱処理によって結
晶内部に析出し、その周囲に欠陥を形成し、その欠陥に
より結晶格子に歪が生じ、ゲッタリング中心として作用
するようにしたものである。図３（Ａ）は、このような
イントリンシックゲッタリングを行なったシリコンウエ
ハ１を示しており、中間部に熱処理によって生じた結晶
欠陥を有するゲッタリング層１Ａが形成されている。シ
リコンウエハ１の表面近くの素子形成領域１Ｂは、無欠
陥層となるが、シリコンウエハの個体差（酸素濃度，潜
在核の大きさ量等が制御できない）やプロセス条件の変
動によりゲッタリング層１Ａの形成は不安定であり、且
つそのゲッタ能力が低いなどの問題を有している。な
お、図３（Ｂ）は、図２（Ｂ）と同様の素子３を形成し
た状態を示している。
する技術として、イントリンシックゲッタリング（Ｉ
Ｇ）が知られている。このゲッタリング技術は、シリコ
ンウエハ中に含有されている酸素の濃度が関連するもの
であり、結晶成長時にるつぼや雰囲気から混入したシリ
コン中に溶解している過剰の酸素は、熱処理によって結
晶内部に析出し、その周囲に欠陥を形成し、その欠陥に
より結晶格子に歪が生じ、ゲッタリング中心として作用
するようにしたものである。図３（Ａ）は、このような
イントリンシックゲッタリングを行なったシリコンウエ
ハ１を示しており、中間部に熱処理によって生じた結晶
欠陥を有するゲッタリング層１Ａが形成されている。シ
リコンウエハ１の表面近くの素子形成領域１Ｂは、無欠
陥層となるが、シリコンウエハの個体差（酸素濃度，潜
在核の大きさ量等が制御できない）やプロセス条件の変
動によりゲッタリング層１Ａの形成は不安定であり、且
つそのゲッタ能力が低いなどの問題を有している。な
お、図３（Ｂ）は、図２（Ｂ）と同様の素子３を形成し
た状態を示している。
【０００４】このように、従来のゲッタリングの問題
は、ＭＯＳデバイス，バイポーラデバイスにおいて、そ
れらの特性に大きな影響を与えるものであり、例えば、
バイポーラＬＳＩではコレクタ（Ｃ）−エミッタ（Ｅ）
間のリークないしショートが問題となり、特に高密度バ
イポーラメモリデバイスにおいては、その保持電流が微
小なため、わずかのＣＥリーク電流も歩留り上問題であ
った。また、ＭＯＳＬＳＩにおいては、メモリの特性や
歩留りに影響し、特にＣＣＤイメージデバイスにおいて
は直接画像上に欠陥となって現われる問題点を有してい
る。
は、ＭＯＳデバイス，バイポーラデバイスにおいて、そ
れらの特性に大きな影響を与えるものであり、例えば、
バイポーラＬＳＩではコレクタ（Ｃ）−エミッタ（Ｅ）
間のリークないしショートが問題となり、特に高密度バ
イポーラメモリデバイスにおいては、その保持電流が微
小なため、わずかのＣＥリーク電流も歩留り上問題であ
った。また、ＭＯＳＬＳＩにおいては、メモリの特性や
歩留りに影響し、特にＣＣＤイメージデバイスにおいて
は直接画像上に欠陥となって現われる問題点を有してい
る。
【０００５】この発明は、このような従来の問題点に着
目して創案されたものであって、ゲッタリング層と素子
形成領域との距離を制御性良く設定でき、ゲッタリング
効果の高い半導体基板及びその製造方法を得んとするも
のである。
目して創案されたものであって、ゲッタリング層と素子
形成領域との距離を制御性良く設定でき、ゲッタリング
効果の高い半導体基板及びその製造方法を得んとするも
のである。
【０００６】
【課題を解決するための手段】そこで、請求項１記載の
発明は、２枚の半導体ウエハを貼り合わせて成り、これ
ら半導体ウエハの貼合せ境界部にゲッタリング層を有す
ることを、その解決手段としている。
発明は、２枚の半導体ウエハを貼り合わせて成り、これ
ら半導体ウエハの貼合せ境界部にゲッタリング層を有す
ることを、その解決手段としている。
【０００７】また、請求項２記載の発明は、２枚の半導
体ウエハの少なくとも一方のウエハの一側面にゲッタリ
ング層を形成する工程と、上記２枚の半導体ウエハを前
記ゲッタリング層を挟むように貼り合せて接合板を形成
する工程と、上記接合板の素子形成面側の半導体ウエハ
を研削・研磨する工程を備えることを、その解決方法と
している。
体ウエハの少なくとも一方のウエハの一側面にゲッタリ
ング層を形成する工程と、上記２枚の半導体ウエハを前
記ゲッタリング層を挟むように貼り合せて接合板を形成
する工程と、上記接合板の素子形成面側の半導体ウエハ
を研削・研磨する工程を備えることを、その解決方法と
している。
【０００８】
【作用】半導体ウエハの一側面にゲッタリング層を形成
する工程においては、ゲッタリング層の厚さ，特性等を
制御性よく形成することが可能であり、このゲッタリン
グ層を挾むように２枚の半導体ウエハを貼り合わせて接
合板を形成することにより、内部に寸法精度の明確なゲ
ッタリング層を配置することができる。そして、接合板
の素子形成面側の半導体ウエハを研削・研磨することに
より、半導体ウエハの素子形成領域とゲッタリング層と
の距離を短かい距離に設定することが可能となる。素子
形成領域に近い位置にゲッタリング層を位置させること
により、結晶格子欠陥や金属汚染等をゲッタリングする
作用を高めることが可能となる。
する工程においては、ゲッタリング層の厚さ，特性等を
制御性よく形成することが可能であり、このゲッタリン
グ層を挾むように２枚の半導体ウエハを貼り合わせて接
合板を形成することにより、内部に寸法精度の明確なゲ
ッタリング層を配置することができる。そして、接合板
の素子形成面側の半導体ウエハを研削・研磨することに
より、半導体ウエハの素子形成領域とゲッタリング層と
の距離を短かい距離に設定することが可能となる。素子
形成領域に近い位置にゲッタリング層を位置させること
により、結晶格子欠陥や金属汚染等をゲッタリングする
作用を高めることが可能となる。
【０００９】
【実施例】以下、本発明に係る半導体基板及びその製造
方法の詳細を図面に示す実施例に基づいて説明する。
方法の詳細を図面に示す実施例に基づいて説明する。
【００１０】先ず、本実施例は、図１（Ａ）に示すよう
に、第１シリコンウエハ１１の一側表面に、ゲッタリン
グ層としてのポリシリコン層１２をＣＶＤ法を用いて１
μｍ以上の膜厚となるように堆積させる。このとき、第
１シリコンウエハ１１の裏面に及び周面にポリシリコン
が堆積されてもよい。
に、第１シリコンウエハ１１の一側表面に、ゲッタリン
グ層としてのポリシリコン層１２をＣＶＤ法を用いて１
μｍ以上の膜厚となるように堆積させる。このとき、第
１シリコンウエハ１１の裏面に及び周面にポリシリコン
が堆積されてもよい。
【００１１】次に、ポリシリコン層１２のゲッタリング
効果を更に高めるために、図１（Ｂ）に示すように、ポ
リシリコン層１２中にＰＯＣｌ3を９００℃以上の温度
で熱拡散することで、リン（Ｐ）を固溶度以上にドープ
（１×１０10／ｃｍ2以上）する。
効果を更に高めるために、図１（Ｂ）に示すように、ポ
リシリコン層１２中にＰＯＣｌ3を９００℃以上の温度
で熱拡散することで、リン（Ｐ）を固溶度以上にドープ
（１×１０10／ｃｍ2以上）する。
【００１２】そして、図１（Ｃ）に示すように、第１シ
リコンウエハ１１表面に形成したポリシリコン層１２の
表面に第２シリコンウエハ１３を純水中で貼り合わせ
る。なお、ポリシリコン層１２の表面の凹凸により密着
性が悪いときは、第１シリコンウエハ１１のミラー面上
にポリシリコンを堆積させ、第２シリコンウエハ１３の
ミラー面側とを貼り合わせればよい。また、第１，第２
シリコンウエハ１１，１３は、水中で圧着させるなどし
て、２枚のシリコンウエハの隙間の気泡を十分抜く必要
がある。
リコンウエハ１１表面に形成したポリシリコン層１２の
表面に第２シリコンウエハ１３を純水中で貼り合わせ
る。なお、ポリシリコン層１２の表面の凹凸により密着
性が悪いときは、第１シリコンウエハ１１のミラー面上
にポリシリコンを堆積させ、第２シリコンウエハ１３の
ミラー面側とを貼り合わせればよい。また、第１，第２
シリコンウエハ１１，１３は、水中で圧着させるなどし
て、２枚のシリコンウエハの隙間の気泡を十分抜く必要
がある。
【００１３】次に、貼合せが終った第１，第２シリコン
ウエハ１１，１３を９００℃以上の温度で数時間以上熱
処理を施し、２枚のウエハの界面を殆ど完全に化学的に
結合させる。
ウエハ１１，１３を９００℃以上の温度で数時間以上熱
処理を施し、２枚のウエハの界面を殆ど完全に化学的に
結合させる。
【００１４】最後に、図１（Ｄ）に示すように、実際の
半導体素子を形成するため、第１シリコンウエハ１１を
研削・研磨する。このとき、半導体素子を形成する側の
表面からポリシリコン層１２までの深さを決めるのは、
ゲッタリング効果の高さの点では、できるだけ浅くした
ほうがよいが、表面素子形成領域へのｎ+ポリシリコン
（ポリシリコン層１２）からのリン（Ｐ）の上方拡散，
結晶欠陥の悪影響を考慮して適宜設定すればよい。本実
施例のように、研削・研磨すれば、表面からポリシリコ
ン層１２までの深さを制御性よく設定することができ
る。
半導体素子を形成するため、第１シリコンウエハ１１を
研削・研磨する。このとき、半導体素子を形成する側の
表面からポリシリコン層１２までの深さを決めるのは、
ゲッタリング効果の高さの点では、できるだけ浅くした
ほうがよいが、表面素子形成領域へのｎ+ポリシリコン
（ポリシリコン層１２）からのリン（Ｐ）の上方拡散，
結晶欠陥の悪影響を考慮して適宜設定すればよい。本実
施例のように、研削・研磨すれば、表面からポリシリコ
ン層１２までの深さを制御性よく設定することができ
る。
【００１５】本実施例によって形成された半導体基板
は、内部にゲッタリング層を有する基板として、表面に
通常の半導体プロセスで半導体素子を作製すればよい。
本実施例の半導体基板を用いれば、プロセス中に表面側
受ける金属汚染は、従来に比べてずっと近い位置にある
ゲッタリング層で有効に捕獲することができ、素子能動
領域のクリーニング効果が非常に高くなる。また、ゲッ
タリング層が半導体基板中にあるため、このゲッタリン
グ層がプロセス中に酸化されたり、エッチングされたり
することなく、プロセスの最後までゲッタリング効果を
維持することができる。さらに、素子が作製された半導
体基板を加工しパッケージに組み立てる際の裏面の密着
性を高めたり、オーミック接触をとるためや、裏面を安
定化するなどのために通常裏面を削るが、本構造では、
ゲッタリング層がパッケージ組立後もチップ内に存在す
る。このため、組立後の金属汚染，放射線によるＳｉ格
子欠陥などを、作製プロセス中と同様にゲッタリングす
る効果を奏する。
は、内部にゲッタリング層を有する基板として、表面に
通常の半導体プロセスで半導体素子を作製すればよい。
本実施例の半導体基板を用いれば、プロセス中に表面側
受ける金属汚染は、従来に比べてずっと近い位置にある
ゲッタリング層で有効に捕獲することができ、素子能動
領域のクリーニング効果が非常に高くなる。また、ゲッ
タリング層が半導体基板中にあるため、このゲッタリン
グ層がプロセス中に酸化されたり、エッチングされたり
することなく、プロセスの最後までゲッタリング効果を
維持することができる。さらに、素子が作製された半導
体基板を加工しパッケージに組み立てる際の裏面の密着
性を高めたり、オーミック接触をとるためや、裏面を安
定化するなどのために通常裏面を削るが、本構造では、
ゲッタリング層がパッケージ組立後もチップ内に存在す
る。このため、組立後の金属汚染，放射線によるＳｉ格
子欠陥などを、作製プロセス中と同様にゲッタリングす
る効果を奏する。
【００１６】以上、実施例について説明したが、本発明
は、これに限定されるものではなく、構成の要旨に付随
する各種の設計変更が可能である。
は、これに限定されるものではなく、構成の要旨に付随
する各種の設計変更が可能である。
【００１７】例えば、上記実施例においては、ゲッタリ
ング層として、リンをドープしたポリシリコンを用いた
が、シリコンウエハの一側面にリン（Ｐ）を拡散させて
ゲッタリング層としてもよく、その他、ポリシリコンの
堆積のみ，炭素のイオン注入，酸化膜の形成等によって
ゲッタリング層を形成してもよい。
ング層として、リンをドープしたポリシリコンを用いた
が、シリコンウエハの一側面にリン（Ｐ）を拡散させて
ゲッタリング層としてもよく、その他、ポリシリコンの
堆積のみ，炭素のイオン注入，酸化膜の形成等によって
ゲッタリング層を形成してもよい。
【００１８】また２枚のシリコンウエハのうち、どちら
のウエハを研削・研磨してもよく、さらには、両ウエハ
の合せ面側夫々にゲッタリング層を形成してもよい。
のウエハを研削・研磨してもよく、さらには、両ウエハ
の合せ面側夫々にゲッタリング層を形成してもよい。
【００１９】
【発明の効果】以上の説明から明らかなように、半導体
基板の表面に近い内部にゲッタリング層を制御性よく形
成することができるため、プロセス中に半導体基板が受
ける金属汚染等をゲッタリングする効果が大きくなり、
例えば接合リーク，ＣＣＤイメージャの白傷の発生を低
減する効果がある。
基板の表面に近い内部にゲッタリング層を制御性よく形
成することができるため、プロセス中に半導体基板が受
ける金属汚染等をゲッタリングする効果が大きくなり、
例えば接合リーク，ＣＣＤイメージャの白傷の発生を低
減する効果がある。
【００２０】また、裏面研削しても、ゲッタリング層が
基板内部に存続し続けるため、組立後も金属不純物汚
染，放射線による結晶格子欠陥等を有効にゲッタリング
する効果がある。
基板内部に存続し続けるため、組立後も金属不純物汚
染，放射線による結晶格子欠陥等を有効にゲッタリング
する効果がある。
【００２１】さらに、本発明に係る半導体基板を用いれ
ば、プロセス中で新たに必要とする工程はなく、従来の
製造プロセスに適用が容易である。
ば、プロセス中で新たに必要とする工程はなく、従来の
製造プロセスに適用が容易である。
【図１】（Ａ）〜（Ｄ）は本発明の実施例の各工程を示
す断面説明図。
す断面説明図。
【図２】（Ａ），（Ｂ）は従来例の断面説明図。
【図３】（Ａ），（Ｂ）は他の従来例の断面説明図。
１１…第１シリコンウエハ、１２…ポリシリコン層（ゲ
ッタリング層）、１３…第２シリコンウエハ。
ッタリング層）、１３…第２シリコンウエハ。
Claims (2)
- 【請求項１】 ２枚の半導体ウエハを貼り合わせて成
り、これら半導体ウエハの貼合せ境界部にゲッタリング
層を有することを特徴とする半導体基板。 - 【請求項２】 ２枚の半導体ウエハの少なくとも一方の
ウエハの一側面にゲッタリング層を形成する工程と、 上記２枚の半導体ウエハを前記ゲッタリング層を挟むよ
うに貼り合せて接合板を形成する工程と、 上記接合板の素子形成面側の半導体ウエハを研削・研磨
する工程を備えることを特徴とする半導体基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31425891A JPH05152306A (ja) | 1991-11-28 | 1991-11-28 | 半導体基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31425891A JPH05152306A (ja) | 1991-11-28 | 1991-11-28 | 半導体基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152306A true JPH05152306A (ja) | 1993-06-18 |
Family
ID=18051188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31425891A Pending JPH05152306A (ja) | 1991-11-28 | 1991-11-28 | 半導体基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152306A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2731841A1 (fr) * | 1995-03-07 | 1996-09-20 | Nippon Denso Co | Transistors a effet de champ du type a grille isolee et son procede de fabrication |
| US7666761B2 (en) | 2004-03-25 | 2010-02-23 | Elpida Memory, Inc. | Semiconductor device and manufacturing method thereof |
| US8728921B2 (en) * | 2009-04-16 | 2014-05-20 | Micron Technology, Inc. | Method for fabricating semiconductor components having lasered features containing dopants |
| JP2015216281A (ja) * | 2014-05-13 | 2015-12-03 | 株式会社岡本工作機械製作所 | 半導体基板の平坦化加工方法 |
-
1991
- 1991-11-28 JP JP31425891A patent/JPH05152306A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2731841A1 (fr) * | 1995-03-07 | 1996-09-20 | Nippon Denso Co | Transistors a effet de champ du type a grille isolee et son procede de fabrication |
| US7666761B2 (en) | 2004-03-25 | 2010-02-23 | Elpida Memory, Inc. | Semiconductor device and manufacturing method thereof |
| US8728921B2 (en) * | 2009-04-16 | 2014-05-20 | Micron Technology, Inc. | Method for fabricating semiconductor components having lasered features containing dopants |
| JP2015216281A (ja) * | 2014-05-13 | 2015-12-03 | 株式会社岡本工作機械製作所 | 半導体基板の平坦化加工方法 |
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