JPH10189609A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10189609A JPH10189609A JP34745896A JP34745896A JPH10189609A JP H10189609 A JPH10189609 A JP H10189609A JP 34745896 A JP34745896 A JP 34745896A JP 34745896 A JP34745896 A JP 34745896A JP H10189609 A JPH10189609 A JP H10189609A
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Abstract
(57)【要約】
【課題】 従来より活性層と埋め込み酸化膜との界面に
ゲッタリング層が形成されたＳＯＩ基板が存在していた
が、ゲッタリング層は内部に固定電荷を有し、またゲッ
タリング層と埋め込み酸化膜等の界面の構造欠陥に起因
して界面準位を有するため、このＳＯＩ基板上に半導体
素子を形成すると半導体素子との間に電位が発生し、半
導体素子の特性を劣化させたり、特性をばらつかせると
いう課題があった。 【解決手段】 埋め込み酸化膜１２内とＭＯＳトランジ
スタ２０形成領域との間であって、チャネル部２６の下
方領域にゲッタリング層１６のない領域が形成されてい
るＳＯＩ基板１０を用い、このＳＯＩ基板１０上にＭＯ
Ｓトランジスタ２０を含む半導体装置を形成する。
ゲッタリング層が形成されたＳＯＩ基板が存在していた
が、ゲッタリング層は内部に固定電荷を有し、またゲッ
タリング層と埋め込み酸化膜等の界面の構造欠陥に起因
して界面準位を有するため、このＳＯＩ基板上に半導体
素子を形成すると半導体素子との間に電位が発生し、半
導体素子の特性を劣化させたり、特性をばらつかせると
いう課題があった。 【解決手段】 埋め込み酸化膜１２内とＭＯＳトランジ
スタ２０形成領域との間であって、チャネル部２６の下
方領域にゲッタリング層１６のない領域が形成されてい
るＳＯＩ基板１０を用い、このＳＯＩ基板１０上にＭＯ
Ｓトランジスタ２０を含む半導体装置を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、より詳細にはＳＯＩ基板上に形成され
る半導体装置及びその製造方法に関する。
製造方法に関し、より詳細にはＳＯＩ基板上に形成され
る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】１Ｇバイト−ＤＲＡＭレベルの半導体集
積回路用の半導体基板として、ＳＯＩ（Silicon On Ins
ulator）構造の半導体基板が注目されている。
積回路用の半導体基板として、ＳＯＩ（Silicon On Ins
ulator）構造の半導体基板が注目されている。
【０００３】ＳＯＩ構造の半導体基板とは、絶縁物又は
絶縁層の上にシリコンの半導体層が形成されている構造
の半導体基板（以下、ＳＯＩ基板と記す）をいい、この
ＳＯＩ基板を利用して製造した半導体装置は、耐電圧が
高く、α線のソフトエラー率が低くなるという大きな利
点を有する。また、特に超薄膜ＳＯＩ基板（１μｍ以下
の厚みの活性層を有するＳＯＩ基板）上に形成されたＭ
ＯＳ型半導体装置は、完全空乏化による素子特性の向
上、寄生容量の低減による高速化、低電源電圧化による
消費電力の低減等、種々の利点を有する（例えば、電子
情報通信学会研究報告、９４（５６７）土屋他、ｐ．
１）。
絶縁層の上にシリコンの半導体層が形成されている構造
の半導体基板（以下、ＳＯＩ基板と記す）をいい、この
ＳＯＩ基板を利用して製造した半導体装置は、耐電圧が
高く、α線のソフトエラー率が低くなるという大きな利
点を有する。また、特に超薄膜ＳＯＩ基板（１μｍ以下
の厚みの活性層を有するＳＯＩ基板）上に形成されたＭ
ＯＳ型半導体装置は、完全空乏化による素子特性の向
上、寄生容量の低減による高速化、低電源電圧化による
消費電力の低減等、種々の利点を有する（例えば、電子
情報通信学会研究報告、９４（５６７）土屋他、ｐ．
１）。
【０００４】しかしながら、超薄膜ＳＯＩ基板の場合、
従来よりＳｉ半導体基板において表面の活性領域への金
属汚染を防止するために用いられてきたイントリンシッ
ク・ゲッタリング層を超薄膜ＳＯＩ基板の活性層側に形
成する領域がなく、支持基板側にイントリンシック・ゲ
ッタリング層を形成したり、基板の裏面に多結晶シリコ
ン膜や高濃度リン拡散層からなるエクストリンシック・
ゲッタリング層を形成せざるを得ない。しかし、活性層
と支持基板との間には、金属の拡散が遅い埋め込み酸化
膜が存在するため、活性層表面からゲッタリング層まで
汚染金属が拡散しにくく、これらのゲッタリング層は十
分なゲッタリング能力を有さないという問題があった。
従来よりＳｉ半導体基板において表面の活性領域への金
属汚染を防止するために用いられてきたイントリンシッ
ク・ゲッタリング層を超薄膜ＳＯＩ基板の活性層側に形
成する領域がなく、支持基板側にイントリンシック・ゲ
ッタリング層を形成したり、基板の裏面に多結晶シリコ
ン膜や高濃度リン拡散層からなるエクストリンシック・
ゲッタリング層を形成せざるを得ない。しかし、活性層
と支持基板との間には、金属の拡散が遅い埋め込み酸化
膜が存在するため、活性層表面からゲッタリング層まで
汚染金属が拡散しにくく、これらのゲッタリング層は十
分なゲッタリング能力を有さないという問題があった。
【０００５】上記問題を解決するために、活性層と埋め
込み酸化膜との界面に多結晶シリコン層や窒化シリコン
層を形成し、前記多結晶シリコン層や窒化シリコン層を
ゲッタリング層とする方法が開示されている（特開平６
−６１２３５号公報）。
込み酸化膜との界面に多結晶シリコン層や窒化シリコン
層を形成し、前記多結晶シリコン層や窒化シリコン層を
ゲッタリング層とする方法が開示されている（特開平６
−６１２３５号公報）。
【０００６】また、活性層と埋め込み酸化膜との界面に
結晶欠陥を有する層や高濃度不純物層を形成し、前記結
晶欠陥を有する層や高濃度不純物層をゲッタリング層と
する方法も開示されている（特開平４−７２６３１号公
報、特開平４−１９９６３２号公報）。
結晶欠陥を有する層や高濃度不純物層を形成し、前記結
晶欠陥を有する層や高濃度不純物層をゲッタリング層と
する方法も開示されている（特開平４−７２６３１号公
報、特開平４−１９９６３２号公報）。
【０００７】これらの方法によると、活性層に近い領域
にゲッタリング層が存在するため、汚染金属がゲッタリ
ング層へ拡散、吸収され易く、汚染金属による素子特性
への悪影響を防止することができる。
にゲッタリング層が存在するため、汚染金属がゲッタリ
ング層へ拡散、吸収され易く、汚染金属による素子特性
への悪影響を防止することができる。
【０００８】
【発明が解決しようとする課題】しかし、上記した活性
層と埋め込み酸化膜との界面に形成されたゲッタリング
層は、その内部に固定電荷を有し、また前記ゲッタリン
グ層と埋め込み酸化膜又は支持基板との界面の構造欠陥
に起因した界面準位を有する。従って、これらのゲッタ
リング層を有するＳＯＩ基板上に半導体装置を形成する
と、前記固定電荷や界面構造欠陥に起因して半導体素子
との間に電位が発生し、半導体素子の特性を劣化させた
り、特性をばらつかせるという課題があった。例えば、
多結晶シリコンと埋め込み酸化膜との界面には、通常、
１０13ｃｍ-2以上の界面準位が存在し、該界面準位に電
荷がトラップされると、大きな電位が発生する。そのた
め、活性層にＭＯＳ半導体素子を形成した場合には、閾
値電圧が変化してしまう。
層と埋め込み酸化膜との界面に形成されたゲッタリング
層は、その内部に固定電荷を有し、また前記ゲッタリン
グ層と埋め込み酸化膜又は支持基板との界面の構造欠陥
に起因した界面準位を有する。従って、これらのゲッタ
リング層を有するＳＯＩ基板上に半導体装置を形成する
と、前記固定電荷や界面構造欠陥に起因して半導体素子
との間に電位が発生し、半導体素子の特性を劣化させた
り、特性をばらつかせるという課題があった。例えば、
多結晶シリコンと埋め込み酸化膜との界面には、通常、
１０13ｃｍ-2以上の界面準位が存在し、該界面準位に電
荷がトラップされると、大きな電位が発生する。そのた
め、活性層にＭＯＳ半導体素子を形成した場合には、閾
値電圧が変化してしまう。
【０００９】従来、ゲッタリング層を有さないＳＯＩ基
板に関しても、該ＳＯＩ基板上に半導体素子を形成した
場合、埋め込み酸化膜中の固定電荷や埋め込み酸化膜と
シリコン単結晶との界面に生じる界面準位に起因し、半
導体素子と埋め込み酸化膜、又は半導体素子と前記界面
との間に電位が発生するという問題があったが、この場
合には、ＨＣｌ、Ｃｌ2 等を含む酸化性雰囲気で埋め込
み酸化膜を形成することにより、固定電荷や界面準位が
低減することが知られている（伊藤他 「ＶＬＳＩの薄
膜技術」（１９８６年）丸善 ｐ．２２）。
板に関しても、該ＳＯＩ基板上に半導体素子を形成した
場合、埋め込み酸化膜中の固定電荷や埋め込み酸化膜と
シリコン単結晶との界面に生じる界面準位に起因し、半
導体素子と埋め込み酸化膜、又は半導体素子と前記界面
との間に電位が発生するという問題があったが、この場
合には、ＨＣｌ、Ｃｌ2 等を含む酸化性雰囲気で埋め込
み酸化膜を形成することにより、固定電荷や界面準位が
低減することが知られている（伊藤他 「ＶＬＳＩの薄
膜技術」（１９８６年）丸善 ｐ．２２）。
【００１０】しかし、上記ゲッタリング層に関しては、
上記した方法を利用できず、ゲッタリング層に起因する
電位を低減させることは難しいという課題があった。
上記した方法を利用できず、ゲッタリング層に起因する
電位を低減させることは難しいという課題があった。
【００１１】また、ＳＯＩ構造形成時の高温熱処理（＞
１１００℃）により、それ以前に形成されたゲッタリン
グ層は能力が低下してしまうという課題があった。
１１００℃）により、それ以前に形成されたゲッタリン
グ層は能力が低下してしまうという課題があった。
【００１２】本発明は上記課題に鑑みなされたものであ
り、ＳＯＩ基板上に半導体素子を形成した際、該半導体
素子の閾値電圧の変化や他の素子特性の劣化、及び制御
性の悪化等を引き起こすことなく、しかも活性層の金属
汚染を十分に防止することができるゲッタリング層が形
成された半導体装置及びその製造方法を提供することを
目的としている。
り、ＳＯＩ基板上に半導体素子を形成した際、該半導体
素子の閾値電圧の変化や他の素子特性の劣化、及び制御
性の悪化等を引き起こすことなく、しかも活性層の金属
汚染を十分に防止することができるゲッタリング層が形
成された半導体装置及びその製造方法を提供することを
目的としている。
【００１３】
【課題を解決するための手段及びその効果】上記目的を
達成するために本発明に係る半導体装置（１）は、ＳＯ
Ｉ（Silicon On Insulator）構造における少なくとも絶
縁層内あるいは該絶縁層と素子形成領域との間にゲッタ
リング層が形成された半導体装置であって、チャネル部
の下方領域にゲッタリング層のない領域が形成されてい
ることを特徴としている。
達成するために本発明に係る半導体装置（１）は、ＳＯ
Ｉ（Silicon On Insulator）構造における少なくとも絶
縁層内あるいは該絶縁層と素子形成領域との間にゲッタ
リング層が形成された半導体装置であって、チャネル部
の下方領域にゲッタリング層のない領域が形成されてい
ることを特徴としている。
【００１４】このゲッタリング層のない領域の大きさ
は、電気特性及びゲッタリング特性のバランスを考慮し
て適宜決定し得る。
は、電気特性及びゲッタリング特性のバランスを考慮し
て適宜決定し得る。
【００１５】また、本発明に係る半導体装置（２）は、
上記半導体装置（１）において、ゲッタリング層が結晶
構造の乱れた部分からなることを特徴としている。
上記半導体装置（１）において、ゲッタリング層が結晶
構造の乱れた部分からなることを特徴としている。
【００１６】また、本発明に係る半導体装置（３）は、
上記半導体装置（１）において、ゲッタリング層が不純
物の高濃度拡散層からなることを特徴としている。
上記半導体装置（１）において、ゲッタリング層が不純
物の高濃度拡散層からなることを特徴としている。
【００１７】また、本発明に係る半導体装置（４）は、
上記半導体装置（１）において、ゲッタリング層が埋め
込み酸化膜の一部に形成された窒化酸化膜からなること
を特徴としている。
上記半導体装置（１）において、ゲッタリング層が埋め
込み酸化膜の一部に形成された窒化酸化膜からなること
を特徴としている。
【００１８】また、本発明に係る半導体装置（５）は、
上記半導体装置（１）において、ゲッタリング層が多結
晶シリコン層、窒化シリコン層、又は多結晶シリコン層
と窒化シリコン層とからなることを特徴としている。
上記半導体装置（１）において、ゲッタリング層が多結
晶シリコン層、窒化シリコン層、又は多結晶シリコン層
と窒化シリコン層とからなることを特徴としている。
【００１９】上記半導体装置（１）〜（５）によれば、
上記構成のＳＯＩ基板上に半導体素子を形成した場合、
該半導体素子の閾値電圧の変化や他の素子特性の劣化、
及び制御性の悪化等を引き起こすことはなく、しかも活
性層の金属汚染を十分に防止することができる。
上記構成のＳＯＩ基板上に半導体素子を形成した場合、
該半導体素子の閾値電圧の変化や他の素子特性の劣化、
及び制御性の悪化等を引き起こすことはなく、しかも活
性層の金属汚染を十分に防止することができる。
【００２０】また、本発明に係る半導体装置の製造方法
（１）は、上記半導体装置（１）〜（５）のいずれかを
製造する方法において、絶縁層上に活性層が形成された
ＳＯＩ基板に、イオン注入法によりゲッタリング層を形
成することを特徴としている。
（１）は、上記半導体装置（１）〜（５）のいずれかを
製造する方法において、絶縁層上に活性層が形成された
ＳＯＩ基板に、イオン注入法によりゲッタリング層を形
成することを特徴としている。
【００２１】上記半導体装置の製造方法（１）によれ
ば、ＳＯＩ基板の製造を行った後にゲッタリング層を形
成することができるので、ＳＯＩ基板の製造工程におけ
る高温処理に起因してゲッタリング層の結晶欠陥が減少
したり、不純物が拡散して、ゲッタリング層のゲッタリ
ング能力が低下するのを防止することができる。また、
ＳＯＩ基板に半導体素子を形成する際に、その一工程と
して、ゲッタリング層の形成工程を組み込むことがで
き、効率よくゲッタリング層を形成することができる。
ば、ＳＯＩ基板の製造を行った後にゲッタリング層を形
成することができるので、ＳＯＩ基板の製造工程におけ
る高温処理に起因してゲッタリング層の結晶欠陥が減少
したり、不純物が拡散して、ゲッタリング層のゲッタリ
ング能力が低下するのを防止することができる。また、
ＳＯＩ基板に半導体素子を形成する際に、その一工程と
して、ゲッタリング層の形成工程を組み込むことがで
き、効率よくゲッタリング層を形成することができる。
【００２２】また、本発明に係る半導体装置の製造方法
（２）は、上記半導体装置（１）〜（５）のいずれかの
製造方法において、表面にゲッタリング層が形成された
基板と、表面に絶縁層が形成された基板とを、前記ゲッ
タリング層と前記絶縁層とが接触するように貼り合わせ
てＳＯＩ基板を作製する工程を含むことを特徴としてい
る。
（２）は、上記半導体装置（１）〜（５）のいずれかの
製造方法において、表面にゲッタリング層が形成された
基板と、表面に絶縁層が形成された基板とを、前記ゲッ
タリング層と前記絶縁層とが接触するように貼り合わせ
てＳＯＩ基板を作製する工程を含むことを特徴としてい
る。
【００２３】また、本発明に係る半導体装置の製造方法
（３）は、上記半導体装置の製造方法（２）において、
ゲッタリング層をイオン注入法により形成することを特
徴としている。
（３）は、上記半導体装置の製造方法（２）において、
ゲッタリング層をイオン注入法により形成することを特
徴としている。
【００２４】また、本発明に係る半導体装置の製造方法
（４）は、上記半導体装置の製造方法（２）において、
ゲッタリング層をＣＶＤ法を使用して形成することを特
徴としている。
（４）は、上記半導体装置の製造方法（２）において、
ゲッタリング層をＣＶＤ法を使用して形成することを特
徴としている。
【００２５】
【発明の実施の形態】以下、本発明に係る半導体装置及
びその製造方法の実施の形態を図面に基づいて説明す
る。
びその製造方法の実施の形態を図面に基づいて説明す
る。
【００２６】図１（ａ）〜（ｃ）は実施の形態（１）に
係る半導体装置の製造工程の一部を模式的に示した部分
拡大断面図であり、（ｃ）は実施の形態（１）に係る半
導体装置の一部を模式的に示した部分拡大断面図であ
る。
係る半導体装置の製造工程の一部を模式的に示した部分
拡大断面図であり、（ｃ）は実施の形態（１）に係る半
導体装置の一部を模式的に示した部分拡大断面図であ
る。
【００２７】実施の形態（１）に係る半導体装置を製造
するには、まず、ＳＯＩ基板１０の表面にフォトレジス
ト等よりなるマスク１４を形成する（図１（ａ））。Ｓ
ＯＩ基板１０は支持基板１１、埋め込み酸化膜１２、及
び活性層１３を含んで構成されている。
するには、まず、ＳＯＩ基板１０の表面にフォトレジス
ト等よりなるマスク１４を形成する（図１（ａ））。Ｓ
ＯＩ基板１０は支持基板１１、埋め込み酸化膜１２、及
び活性層１３を含んで構成されている。
【００２８】マスク１４はフォトリソグラフィーの手法
を用いて形成することができるが、マスク１４は、通
常、後述する（ｃ）の工程で形成するＭＯＳトランジス
タ２０のチャネル部２６とほぼ同じ位置及び大きさにな
るようにしておくが、形成する半導体素子の種類によっ
てはその大きさを任意に変化させる。
を用いて形成することができるが、マスク１４は、通
常、後述する（ｃ）の工程で形成するＭＯＳトランジス
タ２０のチャネル部２６とほぼ同じ位置及び大きさにな
るようにしておくが、形成する半導体素子の種類によっ
てはその大きさを任意に変化させる。
【００２９】次に、マスク１４が形成されたＳＯＩ基板
１０内に、イオン注入法によりイオン１５を注入し、ゲ
ッタリング層１６を埋め込み酸化膜１２と活性層１３と
の両層に跨るように形成する（図１（ｂ））。イオン１
５はマスク１４部分を通過しないため、ゲッタリング層
１６はマスク１４の下方領域を除く部分に形成される。
この際、上記のように、マスク１４の大きさを調整する
ことにより、ゲッタリング層１６が形成されない部分の
大きさを調整することができる。また、ゲッタリング層
１６の深さは、イオン注入エネルギーを制御することに
より調整することができ、図示した場合の他、埋め込み
酸化膜１２と接するように活性層１３内に形成してもよ
く、あるいは埋め込み酸化膜１２の内部に形成してもよ
い。注入するイオン１５の種類としては、例えばリン、
ホウ素、ヒ素、アンチモン等のドーピングに用いられる
イオン、シリコン等の結晶に乱れ（欠陥）を生じさせる
ためのイオン、窒素等の埋め込み酸化膜１２と反応を行
わせるためのイオン等が挙げられるが、本実施の形態に
おいては、ドーピング用のイオンであるリンイオン１５
を用いて注入を行い、リンの高濃度拡散層からなるゲッ
タリング層１６を形成している。
１０内に、イオン注入法によりイオン１５を注入し、ゲ
ッタリング層１６を埋め込み酸化膜１２と活性層１３と
の両層に跨るように形成する（図１（ｂ））。イオン１
５はマスク１４部分を通過しないため、ゲッタリング層
１６はマスク１４の下方領域を除く部分に形成される。
この際、上記のように、マスク１４の大きさを調整する
ことにより、ゲッタリング層１６が形成されない部分の
大きさを調整することができる。また、ゲッタリング層
１６の深さは、イオン注入エネルギーを制御することに
より調整することができ、図示した場合の他、埋め込み
酸化膜１２と接するように活性層１３内に形成してもよ
く、あるいは埋め込み酸化膜１２の内部に形成してもよ
い。注入するイオン１５の種類としては、例えばリン、
ホウ素、ヒ素、アンチモン等のドーピングに用いられる
イオン、シリコン等の結晶に乱れ（欠陥）を生じさせる
ためのイオン、窒素等の埋め込み酸化膜１２と反応を行
わせるためのイオン等が挙げられるが、本実施の形態に
おいては、ドーピング用のイオンであるリンイオン１５
を用いて注入を行い、リンの高濃度拡散層からなるゲッ
タリング層１６を形成している。
【００３０】活性層１３の厚みが１０００ｎｍ程度であ
る場合、リンの高濃度拡散層からなるゲッタリング層１
６を形成するには、リンイオン１５の注入エネルギーを
８００〜９００ｋｅＶ、ドーズ量を１×１０14〜１×１
０16ｃｍ-2に設定するのが望ましい。
る場合、リンの高濃度拡散層からなるゲッタリング層１
６を形成するには、リンイオン１５の注入エネルギーを
８００〜９００ｋｅＶ、ドーズ量を１×１０14〜１×１
０16ｃｍ-2に設定するのが望ましい。
【００３１】次に、公知の方法を利用して活性層１３領
域に、ゲート電極２１、ゲート酸化膜２２、ソース２
３、ドレイン２４、及び素子分離領域（ＬＯＣＯＳ酸化
膜）２５を含んで構成されるＭＯＳトランジスタ２０を
形成する（図１（ｃ））。図中、２６はチャネル部であ
り、ＭＯＳトランジスタ２０を形成する際には、チャネ
ル部２６の下方領域にゲッタリング層１６が存在しない
部分が位置するように、ゲート電極２１等を形成する。
域に、ゲート電極２１、ゲート酸化膜２２、ソース２
３、ドレイン２４、及び素子分離領域（ＬＯＣＯＳ酸化
膜）２５を含んで構成されるＭＯＳトランジスタ２０を
形成する（図１（ｃ））。図中、２６はチャネル部であ
り、ＭＯＳトランジスタ２０を形成する際には、チャネ
ル部２６の下方領域にゲッタリング層１６が存在しない
部分が位置するように、ゲート電極２１等を形成する。
【００３２】図２は、実施の形態（２）に係る半導体装
置の一部を模式的に示した部分拡大断面図である。
置の一部を模式的に示した部分拡大断面図である。
【００３３】この半導体装置においては、窒素イオンを
注入した後熱処理することにより、窒素イオンが埋め込
み酸化膜と反応して生成した窒化酸化膜からなるゲッタ
リング層３１が埋め込み酸化膜１２と活性層１３との界
面に形成されている。ＳＯＩ基板３０の活性層１３の厚
みが１０００ｎｍ程度である場合、窒化酸化膜からなる
５〜１００ｎｍの厚みのゲッタリング層３１を埋め込み
酸化膜１２中に形成するには、窒素イオンの注入エネル
ギーを４５０〜５００ｋｅＶ、ドーズ量を２×１０14〜
１×１０17ｃｍ-2に設定するのが望ましい。
注入した後熱処理することにより、窒素イオンが埋め込
み酸化膜と反応して生成した窒化酸化膜からなるゲッタ
リング層３１が埋め込み酸化膜１２と活性層１３との界
面に形成されている。ＳＯＩ基板３０の活性層１３の厚
みが１０００ｎｍ程度である場合、窒化酸化膜からなる
５〜１００ｎｍの厚みのゲッタリング層３１を埋め込み
酸化膜１２中に形成するには、窒素イオンの注入エネル
ギーを４５０〜５００ｋｅＶ、ドーズ量を２×１０14〜
１×１０17ｃｍ-2に設定するのが望ましい。
【００３４】実施の形態（２）に係る半導体装置のその
他の構成は図１に示した半導体装置の場合（実施の形態
（１）に係る半導体装置）と同様であり、その製造方法
も上記した部分を除き、図１に示した半導体装置の場合
と同様である。
他の構成は図１に示した半導体装置の場合（実施の形態
（１）に係る半導体装置）と同様であり、その製造方法
も上記した部分を除き、図１に示した半導体装置の場合
と同様である。
【００３５】図３は、実施の形態（３）に係る半導体装
置の一部を模式的に示した部分拡大断面図である。
置の一部を模式的に示した部分拡大断面図である。
【００３６】この半導体装置においては、シリコンイオ
ンを注入することにより形成した結晶構造の乱れた部分
（以下、結晶欠陥部と記す）からなるゲッタリング層４
１が埋め込み酸化膜１２に接して形成されている。ＳＯ
Ｉ基板４０の活性層１３の厚みが１０００ｎｍ程度であ
る場合、結晶欠陥部からなる５０〜２００ｎｍの厚みの
ゲッタリング層４１を埋め込み酸化膜１２に接して形成
するには、シリコンイオンの注入エネルギーを６５０〜
７００ｋｅＶ、ドーズ量を２×１０14〜１×１０16ｃｍ
-2に設定するのが望ましい。
ンを注入することにより形成した結晶構造の乱れた部分
（以下、結晶欠陥部と記す）からなるゲッタリング層４
１が埋め込み酸化膜１２に接して形成されている。ＳＯ
Ｉ基板４０の活性層１３の厚みが１０００ｎｍ程度であ
る場合、結晶欠陥部からなる５０〜２００ｎｍの厚みの
ゲッタリング層４１を埋め込み酸化膜１２に接して形成
するには、シリコンイオンの注入エネルギーを６５０〜
７００ｋｅＶ、ドーズ量を２×１０14〜１×１０16ｃｍ
-2に設定するのが望ましい。
【００３７】実施の形態（３）に係る半導体装置のその
他の構成は図１に示した半導体装置の場合（実施の形態
（１）に係る半導体装置）と同様であり、その製造方法
も上記した部分を除き、図１に示した半導体装置の場合
と同様である。
他の構成は図１に示した半導体装置の場合（実施の形態
（１）に係る半導体装置）と同様であり、その製造方法
も上記した部分を除き、図１に示した半導体装置の場合
と同様である。
【００３８】実施の形態（１）〜（３）に係る半導体装
置に形成されたゲッタリング層１６、３１、４１は、い
ずれの場合においても、チャネル部２６の下方領域には
ゲッタリング層１６、・・・ が存在しないように構成され
ているため、ゲッタリング層１６、・・・ 内に存在する固
定電荷や、ゲッタリング層１６、・・・ と埋め込み酸化膜
１２との界面の構造欠陥に起因する界面準位の影響が、
チャネル部２６に及ばない。従って、前記固定電荷や界
面準位がＭＯＳトランジスタ２０の閾値電圧の変化や他
の素子特性の劣化、及び制御性の悪化等を引き起このを
防止することができる。また、ＭＯＳトランジスタ２０
を利用した集積回路を製造した場合、集積回路全体に占
めるチャネル部２６の面積は数％程度であるため、ゲッ
タリング層１６、・・・ によるゲッタリング能力の低下は
殆どなく、十分に金属等による活性層１３の汚染を防止
することができる。
置に形成されたゲッタリング層１６、３１、４１は、い
ずれの場合においても、チャネル部２６の下方領域には
ゲッタリング層１６、・・・ が存在しないように構成され
ているため、ゲッタリング層１６、・・・ 内に存在する固
定電荷や、ゲッタリング層１６、・・・ と埋め込み酸化膜
１２との界面の構造欠陥に起因する界面準位の影響が、
チャネル部２６に及ばない。従って、前記固定電荷や界
面準位がＭＯＳトランジスタ２０の閾値電圧の変化や他
の素子特性の劣化、及び制御性の悪化等を引き起このを
防止することができる。また、ＭＯＳトランジスタ２０
を利用した集積回路を製造した場合、集積回路全体に占
めるチャネル部２６の面積は数％程度であるため、ゲッ
タリング層１６、・・・ によるゲッタリング能力の低下は
殆どなく、十分に金属等による活性層１３の汚染を防止
することができる。
【００３９】次に、実施の形態（４）に係る半導体装置
を説明する。本実施の形態においては、貼り合わせ法を
用いてＳＯＩ基板を製造するが、貼り合わせる２枚の基
板のうち、一方の基板に予めゲッタリング層を形成して
おき、その後２枚の基板を貼り合わせてＳＯＩ基板を製
造する。
を説明する。本実施の形態においては、貼り合わせ法を
用いてＳＯＩ基板を製造するが、貼り合わせる２枚の基
板のうち、一方の基板に予めゲッタリング層を形成して
おき、その後２枚の基板を貼り合わせてＳＯＩ基板を製
造する。
【００４０】図４（ａ）〜（ｅ）はゲッタリング層を形
成する基板（以下、貼り合わせ用基板と記す）の各製造
工程の一例を模式的に示した断面図である。
成する基板（以下、貼り合わせ用基板と記す）の各製造
工程の一例を模式的に示した断面図である。
【００４１】まず、活性層５５が形成された基板上に熱
ＣＶＤ法等により多結晶シリコン層５６ａを形成する
（図４（ａ））。
ＣＶＤ法等により多結晶シリコン層５６ａを形成する
（図４（ａ））。
【００４２】次に、多結晶シリコン層５６ａの上に、フ
ォトレジスト層５３を形成し、フォトリソグラフィー法
の手法を利用してその一部を除去する（図４（ｂ））。
フォトレジストが除去されている部分は、完成後のＳＯ
Ｉ基板５０に形成するＭＯＳトランジスタ２０のチャネ
ル部２６の下方領域に相当する部分である。
ォトレジスト層５３を形成し、フォトリソグラフィー法
の手法を利用してその一部を除去する（図４（ｂ））。
フォトレジストが除去されている部分は、完成後のＳＯ
Ｉ基板５０に形成するＭＯＳトランジスタ２０のチャネ
ル部２６の下方領域に相当する部分である。
【００４３】次に、プラズマエッチング等の異方性エッ
チングを利用して、多結晶シリコン層５６ａにエッチン
グ処理を施してゲッタリング層５６とし（図４
（ｃ））、フォトレジスト層５３を剥離する（図４
（ｄ））。
チングを利用して、多結晶シリコン層５６ａにエッチン
グ処理を施してゲッタリング層５６とし（図４
（ｃ））、フォトレジスト層５３を剥離する（図４
（ｄ））。
【００４４】次に、ＣＶＤ法及びエッチング法等を用い
て埋め込み酸化膜５２をゲッタリング層５６が形成され
ていない部分に形成し（図４（ｅ））、貼り合わせ用基
板５４の製造を終了する。表面を平坦化するために研磨
処理等を施してもよい。ゲッタリング層５６は、上記し
たように後工程で形成するＭＯＳトランジスタ２０のチ
ャネル部２６の下方領域に相当する部分が除去されてい
る。
て埋め込み酸化膜５２をゲッタリング層５６が形成され
ていない部分に形成し（図４（ｅ））、貼り合わせ用基
板５４の製造を終了する。表面を平坦化するために研磨
処理等を施してもよい。ゲッタリング層５６は、上記し
たように後工程で形成するＭＯＳトランジスタ２０のチ
ャネル部２６の下方領域に相当する部分が除去されてい
る。
【００４５】上記した貼り合わせ用基板５４の製造方法
においては、ＣＶＤ法等を用い、多結晶シリコンからな
るゲッタリング層５６を形成しているが、同様の方法に
より窒化シリコン層、又は多結晶シリコン層と窒化シリ
コン層とからなるゲッタリング層５６を形成してもよ
く、イオン注入法によりゲッタリング層５６を形成して
もよい。注入するイオンの種類としては、実施の形態
（１）で説明したものと同様のものが挙げられる。
においては、ＣＶＤ法等を用い、多結晶シリコンからな
るゲッタリング層５６を形成しているが、同様の方法に
より窒化シリコン層、又は多結晶シリコン層と窒化シリ
コン層とからなるゲッタリング層５６を形成してもよ
く、イオン注入法によりゲッタリング層５６を形成して
もよい。注入するイオンの種類としては、実施の形態
（１）で説明したものと同様のものが挙げられる。
【００４６】実施の形態（４）に係る半導体装置の製造
においては、上記方法により作製された貼り合わせ用基
板５４及び埋め込み酸化膜が形成された支持基板を用い
て貼り合わせＳＯＩ基板を作製し、前記貼り合わせＳＯ
Ｉ基板上に半導体装置を形成する。
においては、上記方法により作製された貼り合わせ用基
板５４及び埋め込み酸化膜が形成された支持基板を用い
て貼り合わせＳＯＩ基板を作製し、前記貼り合わせＳＯ
Ｉ基板上に半導体装置を形成する。
【００４７】図５（ａ）〜（ｄ）は、実施の形態（４）
に係る半導体装置の各製造工程を模式的に示した断面図
である。
に係る半導体装置の各製造工程を模式的に示した断面図
である。
【００４８】まず、図４に示した方法により作製された
貼り合わせ用基板５４と、熱酸化法等により表面に埋め
込み酸化膜５２が形成された支持基板５１とを用意する
（図５（ａ））。
貼り合わせ用基板５４と、熱酸化法等により表面に埋め
込み酸化膜５２が形成された支持基板５１とを用意する
（図５（ａ））。
【００４９】次に、２つの基板の埋め込み酸化膜５２と
ゲッタリング層５６とが接するように２つの基板を積層
した後熱処理を施し、貼り合わせを行う（図５
（ｂ））。熱処理は、窒素雰囲気下又は酸化雰囲気下、
８００〜１２００℃で施すのが望ましい。
ゲッタリング層５６とが接するように２つの基板を積層
した後熱処理を施し、貼り合わせを行う（図５
（ｂ））。熱処理は、窒素雰囲気下又は酸化雰囲気下、
８００〜１２００℃で施すのが望ましい。
【００５０】次に、貼り合わせたＳＯＩ基板５０の活性
層５５の研磨を行い、活性層５５を所定の厚みとする
（図５（ｃ））。
層５５の研磨を行い、活性層５５を所定の厚みとする
（図５（ｃ））。
【００５１】その後、ＳＯＩ基板５０に実施の形態
（１）の場合と同様にしてＭＯＳトランジスタ２０を形
成する（図５（ｄ））。
（１）の場合と同様にしてＭＯＳトランジスタ２０を形
成する（図５（ｄ））。
【００５２】図６は実施の形態（５）に係る半導体装置
を模式的に示した断面図である。
を模式的に示した断面図である。
【００５３】このＳＯＩ基板６０も貼り合わせＳＯＩ基
板であり、ゲッタリング層６６を貼り合わせ前に形成し
ているが、本実施の形態ではリンイオンの注入によりリ
ンの高濃度拡散層からなるゲッタリング層６６を形成し
ている。この場合、図７に示したように、後工程で形成
するＭＯＳトランジスタ２０のチャネル部２６の下方領
域に相当する部分にゲッタリング層６６を形成しないよ
うにするため、貼り合わせ用基板６４の相当する部分に
フォトレジスト等からなるマスク１４を形成し、イオン
１５の注入を行う。上記方法でゲッタリング層６６を形
成する場合には、貼り合わせ用基板６４の表面にゲッタ
リング層６６を形成すればよいが、貼り合わせ時に高温
で熱処理を行うため、前記高温処理によりリン等のドー
パントが拡散してしまわないように注意する必要があ
る。リンイオンの注入を行う際には、注入エネルギーを
５〜３０ｋｅＶ、ドーズ量を１×１０14〜１×１０16ｃ
ｍ-2に設定するのが望ましい。
板であり、ゲッタリング層６６を貼り合わせ前に形成し
ているが、本実施の形態ではリンイオンの注入によりリ
ンの高濃度拡散層からなるゲッタリング層６６を形成し
ている。この場合、図７に示したように、後工程で形成
するＭＯＳトランジスタ２０のチャネル部２６の下方領
域に相当する部分にゲッタリング層６６を形成しないよ
うにするため、貼り合わせ用基板６４の相当する部分に
フォトレジスト等からなるマスク１４を形成し、イオン
１５の注入を行う。上記方法でゲッタリング層６６を形
成する場合には、貼り合わせ用基板６４の表面にゲッタ
リング層６６を形成すればよいが、貼り合わせ時に高温
で熱処理を行うため、前記高温処理によりリン等のドー
パントが拡散してしまわないように注意する必要があ
る。リンイオンの注入を行う際には、注入エネルギーを
５〜３０ｋｅＶ、ドーズ量を１×１０14〜１×１０16ｃ
ｍ-2に設定するのが望ましい。
【００５４】また、実施の形態（３）の場合と同様にシ
リコンイオンを注入することにより、結晶欠陥部からな
るゲッタリング層６６を形成することもできる。この場
合には、貼り合わせ時の高温熱処理によっても結晶欠陥
が残存するように結晶欠陥を導入しておく必要がある。
シリコンイオンの注入を行う際には、注入エネルギーを
５〜３０ｋｅＶ、ドーズ量を２×１０14〜１×１０16ｃ
ｍ-2に設定するのが望ましい。
リコンイオンを注入することにより、結晶欠陥部からな
るゲッタリング層６６を形成することもできる。この場
合には、貼り合わせ時の高温熱処理によっても結晶欠陥
が残存するように結晶欠陥を導入しておく必要がある。
シリコンイオンの注入を行う際には、注入エネルギーを
５〜３０ｋｅＶ、ドーズ量を２×１０14〜１×１０16ｃ
ｍ-2に設定するのが望ましい。
【００５５】さらに、実施の形態（２）の場合と同様に
窒素イオンを注入することにより、窒化酸化膜からなる
ゲッタリング層６６を形成することもできるが、この場
合には貼り合わせ基板６４の表面に予め熱酸化処理等に
より埋め込み酸化膜（図示せず）を形成しておく必要が
ある。窒素イオンの注入を行う際には、注入エネルギー
を５〜５０ｋｅＶ、ドーズ量を２×１０14〜１×１０16
ｃｍ-2に設定するのが望ましい。
窒素イオンを注入することにより、窒化酸化膜からなる
ゲッタリング層６６を形成することもできるが、この場
合には貼り合わせ基板６４の表面に予め熱酸化処理等に
より埋め込み酸化膜（図示せず）を形成しておく必要が
ある。窒素イオンの注入を行う際には、注入エネルギー
を５〜５０ｋｅＶ、ドーズ量を２×１０14〜１×１０16
ｃｍ-2に設定するのが望ましい。
【００５６】
【実施例及び比較例】以下、本発明に係る半導体装置及
びその製造方法の実施例を図面に基づいて説明する。ま
た、比較例として、従来の方法によりＳＯＩ基板を製造
し、該ＳＯＩ基板上にＭＯＳトランジスタを形成し、評
価を行った。
びその製造方法の実施例を図面に基づいて説明する。ま
た、比較例として、従来の方法によりＳＯＩ基板を製造
し、該ＳＯＩ基板上にＭＯＳトランジスタを形成し、評
価を行った。
【００５７】［実施例１］実施の形態（２）において説
明した方法によりＳＯＩ基板３０に窒化酸化膜からなる
ゲッタリング層３１を形成し、続いて通常の方法により
ＭＯＳトランジスタ２０を形成した（図２）。そして、
ＭＯＳトランジスタ２０のリーク電流及び閾値電圧を測
定し、閾値電圧については、そのシフトの程度を評価し
た。以下に製造条件を記載する。
明した方法によりＳＯＩ基板３０に窒化酸化膜からなる
ゲッタリング層３１を形成し、続いて通常の方法により
ＭＯＳトランジスタ２０を形成した（図２）。そして、
ＭＯＳトランジスタ２０のリーク電流及び閾値電圧を測
定し、閾値電圧については、そのシフトの程度を評価し
た。以下に製造条件を記載する。
【００５８】（１） ゲッタリング層３１の形成 ＳＯＩ基板３０ 活性層１３の厚み：１０００ｎｍ 埋め込み酸化膜１２の厚み：１００ｎｍ 窒素イオンの注入条件 注入エネルギー：４５０ｋｅＶ、ドーズ量：５×１０15
ｃｍ-2 注入後の熱処理 雰囲気：窒素、温度：９００℃、時間：３０分 窒化酸化膜（ゲッタリング層３１）の厚み：５ｎｍ ［実施例２］実施の形態（３）において説明した方法に
よりＳＯＩ基板４０に結晶欠陥からなるゲッタリング層
４１を形成し、続いてＭＯＳトランジスタ２０を形成し
た（図３）。そして、ＭＯＳトランジスタ２０のリーク
電流及び閾値電圧を実施例１の場合と同様に測定し、評
価を行った。結果を下記の表１に示す。また、以下に製
造条件を記載する。
ｃｍ-2 注入後の熱処理 雰囲気：窒素、温度：９００℃、時間：３０分 窒化酸化膜（ゲッタリング層３１）の厚み：５ｎｍ ［実施例２］実施の形態（３）において説明した方法に
よりＳＯＩ基板４０に結晶欠陥からなるゲッタリング層
４１を形成し、続いてＭＯＳトランジスタ２０を形成し
た（図３）。そして、ＭＯＳトランジスタ２０のリーク
電流及び閾値電圧を実施例１の場合と同様に測定し、評
価を行った。結果を下記の表１に示す。また、以下に製
造条件を記載する。
【００５９】 ゲッタリング層４１の形成 ＳＯＩ基板４０ 活性層１３の厚み：１０００ｎｍ 埋め込み酸化膜１２の厚み：１００ｎｍ シリコンイオンの注入条件 注入エネルギー：６５０ｋｅＶ、ドーズ量：１×１０15
ｃｍ-2 注入後の熱処理 雰囲気：窒素、温度：９５０℃、時間：３０分 結晶欠陥（ゲッタリング層４１）の厚み：１００ｎｍ ［実施例３］実施の形態（１）において説明した方法に
よりＳＯＩ基板１０にリンの高濃度拡散層からなるゲッ
タリング層１１を形成し、続いてＭＯＳトランジスタ２
０を形成した（図１）。そして、ＭＯＳトランジスタ２
０のリーク電流及び閾値電圧を実施例１の場合と同様に
測定し、評価を行った。結果を下記の表１に示す。ま
た、以下に製造条件を記載する。
ｃｍ-2 注入後の熱処理 雰囲気：窒素、温度：９５０℃、時間：３０分 結晶欠陥（ゲッタリング層４１）の厚み：１００ｎｍ ［実施例３］実施の形態（１）において説明した方法に
よりＳＯＩ基板１０にリンの高濃度拡散層からなるゲッ
タリング層１１を形成し、続いてＭＯＳトランジスタ２
０を形成した（図１）。そして、ＭＯＳトランジスタ２
０のリーク電流及び閾値電圧を実施例１の場合と同様に
測定し、評価を行った。結果を下記の表１に示す。ま
た、以下に製造条件を記載する。
【００６０】 ゲッタリング層１６の形成 ＳＯＩ基板１０ 活性層１３の厚み：１０００ｎｍ 埋め込み酸化膜１２の厚み：１００ｎｍ リンイオンの注入条件 注入エネルギー：８５０ｋｅＶ、ドーズ量：１×１０15
ｃｍ-2 注入後の熱処理 雰囲気：窒素、温度：９５０℃、時間：３０分 リンの高濃度拡散層（ゲッタリング層１６）の厚み：２
００ｎｍ ［実施例４］実施の形態（４）において説明した貼り合
わせ方法により、多結晶シリコンからなるゲッタリング
層５６を有するＳＯＩ基板５０を製造し、続いてＭＯＳ
トランジスタ２０を形成した（図５）。そして、ＭＯＳ
トランジスタ２０のリーク電流及び閾値電圧を実施例１
の場合と同様に測定し、評価を行った。結果を下記の表
１に示す。また、以下に製造条件を記載する。
ｃｍ-2 注入後の熱処理 雰囲気：窒素、温度：９５０℃、時間：３０分 リンの高濃度拡散層（ゲッタリング層１６）の厚み：２
００ｎｍ ［実施例４］実施の形態（４）において説明した貼り合
わせ方法により、多結晶シリコンからなるゲッタリング
層５６を有するＳＯＩ基板５０を製造し、続いてＭＯＳ
トランジスタ２０を形成した（図５）。そして、ＭＯＳ
トランジスタ２０のリーク電流及び閾値電圧を実施例１
の場合と同様に測定し、評価を行った。結果を下記の表
１に示す。また、以下に製造条件を記載する。
【００６１】 ＳＯＩ基板５０の製造 (i) 貼り合わせ用基板５４ 活性層の厚み：６００μｍ 多結晶シリコンからなるゲッタリング層５６ 形成方法：減圧ＣＶＤ法 原料化合物：ＳｉＨ4 多結晶シリコン層の厚み：５０ｎｍ 埋め込み酸化膜５２ 形成方法：減圧ＣＶＤ法＋エッチバック法 (ii)支持基板５１ 埋め込み酸化膜５２の厚み：１５０ｎｍ (iii) 貼り合わせの条件 雰囲気：窒素、温度：９００℃、時間：１時間 (iV)研磨後の活性層５５の厚み：１０００ｎｍ ［実施例５］実施の形態（５）において説明した貼り合
わせ方法により、リンの高濃度拡散層からなるゲッタリ
ング層６６を有するＳＯＩ基板６０を製造し、続いてＭ
ＯＳトランジスタ２０を形成した（図５）。そして、Ｍ
ＯＳトランジスタ２０のリーク電流及び閾値電圧を実施
例１の場合と同様に測定し、評価を行った。結果を下記
の表１に示す。また、以下に製造条件を記載する。
わせ方法により、リンの高濃度拡散層からなるゲッタリ
ング層６６を有するＳＯＩ基板６０を製造し、続いてＭ
ＯＳトランジスタ２０を形成した（図５）。そして、Ｍ
ＯＳトランジスタ２０のリーク電流及び閾値電圧を実施
例１の場合と同様に測定し、評価を行った。結果を下記
の表１に示す。また、以下に製造条件を記載する。
【００６２】 ＳＯＩ基板６０の製造 (i) 貼り合わせ用基板５４ 活性層の厚み：６００μｍ リンの高濃度拡散層からなるゲッタリング層６６ 形成方法：イオン注入法 注入エネルギー：３０ｋｅＶ、ドーズ量：１×１０15ｃ
ｍ-2 リン高濃度拡散層の厚み：１００ｎｍ (ii)支持基板５１ 埋め込み酸化膜５２の厚み：１００ｎｍ (iii) 貼り合わせの条件 雰囲気：窒素、温度：９００℃、時間：１時間 貼り合わせ後のリン高濃度拡散層の厚み：２００ｎｍ (iV)研磨後の活性層５５の厚み：１０００ｎｍ ［実施例６］実施の形態（５）において説明した貼り合
わせ方法により、結晶欠陥部からなるゲッタリング層６
６を有するＳＯＩ基板６０を製造し、続いてＭＯＳトラ
ンジスタ２０を形成した（図５）。そして、ＭＯＳトラ
ンジスタ２０のリーク電流及び閾値電圧を実施例１の場
合と同様に測定し、評価を行った。結果を下記の表１に
示す。また、以下に製造条件を記載する。
ｍ-2 リン高濃度拡散層の厚み：１００ｎｍ (ii)支持基板５１ 埋め込み酸化膜５２の厚み：１００ｎｍ (iii) 貼り合わせの条件 雰囲気：窒素、温度：９００℃、時間：１時間 貼り合わせ後のリン高濃度拡散層の厚み：２００ｎｍ (iV)研磨後の活性層５５の厚み：１０００ｎｍ ［実施例６］実施の形態（５）において説明した貼り合
わせ方法により、結晶欠陥部からなるゲッタリング層６
６を有するＳＯＩ基板６０を製造し、続いてＭＯＳトラ
ンジスタ２０を形成した（図５）。そして、ＭＯＳトラ
ンジスタ２０のリーク電流及び閾値電圧を実施例１の場
合と同様に測定し、評価を行った。結果を下記の表１に
示す。また、以下に製造条件を記載する。
【００６３】 ＳＯＩ基板６０の製造 (i) 貼り合わせ用基板５４ 活性層の厚み：６００μｍ 結晶欠陥からなるゲッタリング層６６ 形成方法：シリコンイオンを用いたイオン注入法 注入エネルギー：５０ｋｅＶ、ドーズ量：５×１０15ｃ
ｍ-2 結晶欠陥の厚み：１００ｎｍ (ii)支持基板５１ 埋め込み酸化膜５２の厚み：１００ｎｍ (iii) 貼り合わせの条件 雰囲気：窒素、温度：９００℃、時間：１時間 貼り合わせ後の結晶欠陥の厚み：１００ｎｍ (iV)研磨後の活性層５５の厚み：１０００ｎｍ ［実施例７］実施の形態（５）において説明した貼り合
わせ方法により、窒化酸化膜からなるゲッタリング層６
６を有するＳＯＩ基板６０を製造し、続いてＭＯＳトラ
ンジスタ２０を形成した（図５）。そして、ＭＯＳトラ
ンジスタ２０のリーク電流及び閾値電圧を実施例１の場
合と同様に測定し、評価を行った。結果を下記の表１に
示す。また、以下に製造条件を記載する。
ｍ-2 結晶欠陥の厚み：１００ｎｍ (ii)支持基板５１ 埋め込み酸化膜５２の厚み：１００ｎｍ (iii) 貼り合わせの条件 雰囲気：窒素、温度：９００℃、時間：１時間 貼り合わせ後の結晶欠陥の厚み：１００ｎｍ (iV)研磨後の活性層５５の厚み：１０００ｎｍ ［実施例７］実施の形態（５）において説明した貼り合
わせ方法により、窒化酸化膜からなるゲッタリング層６
６を有するＳＯＩ基板６０を製造し、続いてＭＯＳトラ
ンジスタ２０を形成した（図５）。そして、ＭＯＳトラ
ンジスタ２０のリーク電流及び閾値電圧を実施例１の場
合と同様に測定し、評価を行った。結果を下記の表１に
示す。また、以下に製造条件を記載する。
【００６４】 ＳＯＩ基板６０の製造 (i) 貼り合わせ用基板５４ 活性層の厚み：６００μｍ 窒化酸化膜からなるゲッタリング層６６ 形成方法：熱酸化法により形成した埋め込み酸化膜（厚
さ５０ｎｍ）に窒素イオンを注入した後、熱処理して窒
化酸化膜を形成 注入エネルギー：４０ｋｅＶ、ドーズ量：５×１０15ｃ
ｍ-2 窒化酸化膜の厚み：５ｎｍ (ii)支持基板５１ 埋め込み酸化膜５２の厚み：５０ｎｍ (iii) 貼り合わせの条件 雰囲気：窒素、温度：９００℃、時間：１時間 貼り合わせ後の窒化酸化膜の厚み：５ｎｍ (iV)研磨後の活性層５５の厚み：１０００ｎｍ ［比較例１］マスク１４をＳＯＩ基板３０上に形成しな
かった他は、実施例１の場合と同様に半導体装置を製造
し、ゲッタリング層３１をチャネル部２６の下方領域を
含めた全域に形成し、同様に評価を行った。結果を下記
の表１に示す。
さ５０ｎｍ）に窒素イオンを注入した後、熱処理して窒
化酸化膜を形成 注入エネルギー：４０ｋｅＶ、ドーズ量：５×１０15ｃ
ｍ-2 窒化酸化膜の厚み：５ｎｍ (ii)支持基板５１ 埋め込み酸化膜５２の厚み：５０ｎｍ (iii) 貼り合わせの条件 雰囲気：窒素、温度：９００℃、時間：１時間 貼り合わせ後の窒化酸化膜の厚み：５ｎｍ (iV)研磨後の活性層５５の厚み：１０００ｎｍ ［比較例１］マスク１４をＳＯＩ基板３０上に形成しな
かった他は、実施例１の場合と同様に半導体装置を製造
し、ゲッタリング層３１をチャネル部２６の下方領域を
含めた全域に形成し、同様に評価を行った。結果を下記
の表１に示す。
【００６５】［比較例２］ＳＯＩ基板３０の底面に２０
０ｎｍの厚みのリン高濃度拡散層からなるエクストリン
シック・ゲッタリング層を形成し、ＳＯＩ基板３０の内
部にゲッタリング層３１を形成しなかった他は、実施例
１の場合と同様に半導体装置を製造し、評価を行った。
結果を下記の表１に示す。
０ｎｍの厚みのリン高濃度拡散層からなるエクストリン
シック・ゲッタリング層を形成し、ＳＯＩ基板３０の内
部にゲッタリング層３１を形成しなかった他は、実施例
１の場合と同様に半導体装置を製造し、評価を行った。
結果を下記の表１に示す。
【００６６】［比較例３］ゲッタリング層３１を全く形
成しなかった他は、実施例１の場合と同様に半導体装置
を製造し、評価を行った。結果を下記の表１に示す。
成しなかった他は、実施例１の場合と同様に半導体装置
を製造し、評価を行った。結果を下記の表１に示す。
【００６７】
【表１】
【００６８】上記表１に示した結果より明らかなよう
に、実施例１〜７に係る半導体装置の場合、リーク電流
が少なく、閾値電圧のシフトも発生していないのに対
し、比較例１〜３に係る半導体装置の場合、リーク電流
が大きくなるか、閾値電圧のシフトが発生しており、そ
の特性が劣化している。
に、実施例１〜７に係る半導体装置の場合、リーク電流
が少なく、閾値電圧のシフトも発生していないのに対
し、比較例１〜３に係る半導体装置の場合、リーク電流
が大きくなるか、閾値電圧のシフトが発生しており、そ
の特性が劣化している。
【図１】（ａ）〜（ｃ）は、本発明の実施の形態（１）
に係る半導体装置の各製造工程を模式的に示した部分拡
大断面図である。
に係る半導体装置の各製造工程を模式的に示した部分拡
大断面図である。
【図２】実施の形態（２）に係る半導体装置を模式的に
示した部分拡大断面図である。
示した部分拡大断面図である。
【図３】実施の形態（３）に係る半導体装置を模式的に
示した部分拡大断面図である。
示した部分拡大断面図である。
【図４】（ａ）〜（ｅ）は実施の形態（４）において、
ＳＯＩ基板に用いる貼り合わせ基板の各製造工程の一例
を模式的に示した部分拡大断面図である。
ＳＯＩ基板に用いる貼り合わせ基板の各製造工程の一例
を模式的に示した部分拡大断面図である。
【図５】（ａ）〜（ｄ）は、実施の形態（４）に係る半
導体装置の各製造工程を模式的に示した部分拡大断面図
である。
導体装置の各製造工程を模式的に示した部分拡大断面図
である。
【図６】実施の形態（５）に係る半導体装置を模式的に
示した部分拡大断面図である。
示した部分拡大断面図である。
【図７】実施の形態（５）に係る半導体装置用の貼り合
わせ基板の製造方法を模式的に示した部分拡大断面図で
ある。
わせ基板の製造方法を模式的に示した部分拡大断面図で
ある。
１０、３０、４０、５０、６０ ＳＯＩ基板 １２、５２ 埋め込み酸化膜（絶縁層） １３、５５ 活性層 １５ イオン １６、３１、４１、５６、６６ ゲッタリング層 ２０ ＭＯＳトランジスタ ２６ チャネル部 ５４ 貼り合わせ用基板
Claims (9)
- 【請求項１】 ＳＯＩ（Silicon On Insulator）構造に
おける少なくとも絶縁層内あるいは該絶縁層と素子形成
領域との間にゲッタリング層が形成された半導体装置で
あって、チャネル部の下方領域にゲッタリング層のない
領域が形成されていることを特徴とする半導体装置。 - 【請求項２】 ゲッタリング層が結晶構造の乱れた部分
からなることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 ゲッタリング層が不純物の高濃度拡散層
からなることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 ゲッタリング層が埋め込み酸化膜の一部
と活性層との界面に形成された窒化酸化膜からなること
を特徴とする請求項１記載の半導体装置。 - 【請求項５】 ゲッタリング層が多結晶シリコン層、窒
化シリコン層、又は多結晶シリコン層と窒化シリコン層
とからなることを特徴とする請求項１記載の半導体装
置。 - 【請求項６】 絶縁層上に活性層が形成されたＳＯＩ基
板に、イオン注入法によりゲッタリング層を形成するこ
とを特徴とする請求項１〜５のいずれかの項に記載の半
導体装置の製造方法。 - 【請求項７】 表面にゲッタリング層が形成された基板
と、表面に絶縁層が形成された基板とを、前記ゲッタリ
ング層と前記絶縁層とが接触するように貼り合わせてＳ
ＯＩ基板を作製する工程を含むことを特徴とする請求項
１〜５のいずれかの項に記載の半導体装置の製造方法。 - 【請求項８】 ゲッタリング層をイオン注入法により形
成することを特徴とする請求項７記載の半導体装置の製
造方法。 - 【請求項９】 ゲッタリング層をＣＶＤ法を使用して形
成することを特徴とする請求項７記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34745896A JPH10189609A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34745896A JPH10189609A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189609A true JPH10189609A (ja) | 1998-07-21 |
Family
ID=18390372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34745896A Pending JPH10189609A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189609A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231725A (ja) * | 2001-01-30 | 2002-08-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US6946711B2 (en) | 2001-06-07 | 2005-09-20 | Denso Corporation | Semiconductor device |
| US6972459B2 (en) | 2001-06-07 | 2005-12-06 | Denso Corporation | Metal oxide semiconductor transistor having a nitrogen cluster containing layer embedded in the substrate |
| JP2006100831A (ja) * | 2004-09-28 | 2006-04-13 | Sharp Corp | 水素イオン注入剥離方法及び活性シリコン装置 |
| JP2007318102A (ja) * | 2006-04-24 | 2007-12-06 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法 |
| JP2008244156A (ja) * | 2007-03-27 | 2008-10-09 | Denso Corp | 半導体装置およびその製造方法 |
| WO2014059687A1 (zh) * | 2012-10-18 | 2014-04-24 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
| CN114496733A (zh) * | 2022-04-15 | 2022-05-13 | 济南晶正电子科技有限公司 | 一种高电阻率复合衬底、制备方法及电子元器件 |
-
1996
- 1996-12-26 JP JP34745896A patent/JPH10189609A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231725A (ja) * | 2001-01-30 | 2002-08-16 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US6946711B2 (en) | 2001-06-07 | 2005-09-20 | Denso Corporation | Semiconductor device |
| US6972459B2 (en) | 2001-06-07 | 2005-12-06 | Denso Corporation | Metal oxide semiconductor transistor having a nitrogen cluster containing layer embedded in the substrate |
| JP2006100831A (ja) * | 2004-09-28 | 2006-04-13 | Sharp Corp | 水素イオン注入剥離方法及び活性シリコン装置 |
| JP2007318102A (ja) * | 2006-04-24 | 2007-12-06 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法 |
| JP2008244156A (ja) * | 2007-03-27 | 2008-10-09 | Denso Corp | 半導体装置およびその製造方法 |
| WO2014059687A1 (zh) * | 2012-10-18 | 2014-04-24 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
| CN114496733A (zh) * | 2022-04-15 | 2022-05-13 | 济南晶正电子科技有限公司 | 一种高电阻率复合衬底、制备方法及电子元器件 |
| CN114496733B (zh) * | 2022-04-15 | 2022-07-29 | 济南晶正电子科技有限公司 | 一种高电阻率复合衬底、制备方法及电子元器件 |
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