JP3386106B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特に、ＳＩＭＯＸ（Ｓｅｐａｒｅａｔｉｏ
ｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板を
用いた電界効果型トランジスタ及びその製造方法に関す
るものである。
の製造方法、特に、ＳＩＭＯＸ（Ｓｅｐａｒｅａｔｉｏ
ｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板を
用いた電界効果型トランジスタ及びその製造方法に関す
るものである。
【０００２】
【従来の技術】ＳＩＭＯＸデバイスは、能動素子が、上
部半導体層と下部半導体基板との間に酸化シリコンから
なる埋め込み層（以下、「埋め込み酸化膜」という。）
を有しているＳＩＭＯＸ基板の上部半導体層上に形成さ
れている。この埋め込み酸化膜の存在により、上部半導
体基層と下部半導体基板との間にＤＣ（直流）分離が達
成され、さらに能動素子と下部半導体基板との間の容量
も減少することができる。これにより、ＳＩＭＯＸ基板
により集積回路を作成した場合、バルクにおける集積回
路よりも高速動作が可能となる。
部半導体層と下部半導体基板との間に酸化シリコンから
なる埋め込み層（以下、「埋め込み酸化膜」という。）
を有しているＳＩＭＯＸ基板の上部半導体層上に形成さ
れている。この埋め込み酸化膜の存在により、上部半導
体基層と下部半導体基板との間にＤＣ（直流）分離が達
成され、さらに能動素子と下部半導体基板との間の容量
も減少することができる。これにより、ＳＩＭＯＸ基板
により集積回路を作成した場合、バルクにおける集積回
路よりも高速動作が可能となる。
【０００３】ＳＩＭＯＸ基板を製造するプロセスは、単
結晶シリコンウエハに酸素イオンを注入し、その後、ア
ニールを行って注入時の注入損傷をある程度取り除き、
また、同時に注入された酸素原子が隣接するシリコン原
子の中に分布して、シリコン原子との反応が促進され
る。こうして、シリコンウエハに埋め込まれたストイキ
オメトリック（化学量論的）なシリコン酸化膜層が形成
される。
結晶シリコンウエハに酸素イオンを注入し、その後、ア
ニールを行って注入時の注入損傷をある程度取り除き、
また、同時に注入された酸素原子が隣接するシリコン原
子の中に分布して、シリコン原子との反応が促進され
る。こうして、シリコンウエハに埋め込まれたストイキ
オメトリック（化学量論的）なシリコン酸化膜層が形成
される。
【０００４】上述のＳＩＭＯＸ基板製造プロセス中の酸
素イオンを注入する工程において、シリコンウエハ表面
にランダムに存在するダスト（パーティクル）により十
分に酸素イオンが注入されない部分ができたり、注入量
そのもののばらつきや、アニール時のアニール温度のば
らつき等により、埋め込み酸化膜中にシリコン原子のピ
ンホール及び埋め込み酸化膜の薄部の部分等の欠陥が存
在する。
素イオンを注入する工程において、シリコンウエハ表面
にランダムに存在するダスト（パーティクル）により十
分に酸素イオンが注入されない部分ができたり、注入量
そのもののばらつきや、アニール時のアニール温度のば
らつき等により、埋め込み酸化膜中にシリコン原子のピ
ンホール及び埋め込み酸化膜の薄部の部分等の欠陥が存
在する。
【０００５】そこで、従来技術として、半導体基板中に
存在する酸素イオン注入条件を最適化させ、同時に注入
後のアニール条件も最適化することにより、この欠陥を
回復する方法が特開平４−３４３２４８号公報に開示さ
れている。
存在する酸素イオン注入条件を最適化させ、同時に注入
後のアニール条件も最適化することにより、この欠陥を
回復する方法が特開平４−３４３２４８号公報に開示さ
れている。
【０００６】しかし、この技術では、上記問題点を完全
にクリアすることはできず、特に、酸素イオン注入時の
ダストの存在による注入ブロックは取り除くことはでき
ない。それゆえ、この従来技術により、ＳＩＭＯＸ基板
を製造した場合においても、埋め込み酸化膜中の欠陥は
存在する。上部半導体層と下部半導体基板との間の埋め
込み酸化膜中に欠陥が存在している所で電気特性評価を
行った場合、埋め込み酸化膜の耐圧がなく、上部半導体
層と下部半導体基板とが、従来技術によりＳＩＭＯＸ基
板に複数のＭＯＳトランジスタが形成された半導体装置
の断面図である図４に示すように、埋め込み酸化膜中の
欠陥３２によってショートし、上部半導体層上に複数の
ＭＯＳトランジスタ等のデバイスを作成した場合、トラ
ンジスタ間にリーク経路３３が形成され、トランジスタ
間でもショートしていまう可能性もある。埋め込み酸化
膜中に欠陥が存在していない場合、埋め込み酸化膜の耐
圧特性図である図５に示すように、酸化膜の耐圧は十分
にある。尚、図４において、２１ａは上層半導体層、２
１ｂはソース・ドレイン領域、２２は埋め込み酸化膜、
２３は下層半導体基板、２５はゲート酸化膜、２６はロ
コス酸化膜、２８はゲート電極、２９はサイドウォール
を示す。
にクリアすることはできず、特に、酸素イオン注入時の
ダストの存在による注入ブロックは取り除くことはでき
ない。それゆえ、この従来技術により、ＳＩＭＯＸ基板
を製造した場合においても、埋め込み酸化膜中の欠陥は
存在する。上部半導体層と下部半導体基板との間の埋め
込み酸化膜中に欠陥が存在している所で電気特性評価を
行った場合、埋め込み酸化膜の耐圧がなく、上部半導体
層と下部半導体基板とが、従来技術によりＳＩＭＯＸ基
板に複数のＭＯＳトランジスタが形成された半導体装置
の断面図である図４に示すように、埋め込み酸化膜中の
欠陥３２によってショートし、上部半導体層上に複数の
ＭＯＳトランジスタ等のデバイスを作成した場合、トラ
ンジスタ間にリーク経路３３が形成され、トランジスタ
間でもショートしていまう可能性もある。埋め込み酸化
膜中に欠陥が存在していない場合、埋め込み酸化膜の耐
圧特性図である図５に示すように、酸化膜の耐圧は十分
にある。尚、図４において、２１ａは上層半導体層、２
１ｂはソース・ドレイン領域、２２は埋め込み酸化膜、
２３は下層半導体基板、２５はゲート酸化膜、２６はロ
コス酸化膜、２８はゲート電極、２９はサイドウォール
を示す。
【０００７】更に、もう１つの従来技術として、埋め込
み酸化膜のセンターをターゲットとしてＮ型又はＰ型の
イオン注入を行い、埋め込み酸化膜内に存在するシリコ
ン原子のピンホール及び埋め込み酸化膜の薄部の部分に
おいて、逆バイアスされるＰＮ接合を形成する方法が、
特開平６−２６８０５６号公報に開示されている。
み酸化膜のセンターをターゲットとしてＮ型又はＰ型の
イオン注入を行い、埋め込み酸化膜内に存在するシリコ
ン原子のピンホール及び埋め込み酸化膜の薄部の部分に
おいて、逆バイアスされるＰＮ接合を形成する方法が、
特開平６−２６８０５６号公報に開示されている。
【０００８】この場合、埋め込み酸化膜のセンターをイ
オン注入のセンター（以下、「Ｒｐ」とする。）として
ねらう場合、上部半導体基板の膜厚ばらつきや、埋め込
み酸化膜中の欠陥及びＳＩＭＯＸ基板作製時の重金属汚
染の影響等により、注入のＲｐを一定に保つことが困難
である。
オン注入のセンター（以下、「Ｒｐ」とする。）として
ねらう場合、上部半導体基板の膜厚ばらつきや、埋め込
み酸化膜中の欠陥及びＳＩＭＯＸ基板作製時の重金属汚
染の影響等により、注入のＲｐを一定に保つことが困難
である。
【０００９】例えば、埋め込み酸化膜が０．１〜０．２
μｍと薄膜の場合、埋め込み酸化膜のセンターをＲｐと
したときに、注入イオンの基板深さ方向の不純物濃度分
布により、上部半導体基板中のデバイス形成部にも、Ｐ
Ｎ接合が形成される恐れがある。また、注入後の活性化
のアニールにおいて、イオン注入の不純物としてリンイ
オンやヒ素イオン等を用いた場合、酸化膜中からのイオ
ンの析出により、上記と同様にデバイス形成部にＰＮ接
合が形成される恐れがあり、このイオン注入における効
果の制御は非常に困難である。
μｍと薄膜の場合、埋め込み酸化膜のセンターをＲｐと
したときに、注入イオンの基板深さ方向の不純物濃度分
布により、上部半導体基板中のデバイス形成部にも、Ｐ
Ｎ接合が形成される恐れがある。また、注入後の活性化
のアニールにおいて、イオン注入の不純物としてリンイ
オンやヒ素イオン等を用いた場合、酸化膜中からのイオ
ンの析出により、上記と同様にデバイス形成部にＰＮ接
合が形成される恐れがあり、このイオン注入における効
果の制御は非常に困難である。
【００１０】
【発明が解決しようとする課題】一般に、ＳＩＭＯＸ基
板の製造に関しては、必要とされる酸素注入量が多く、
しかも注入およびアニールに要する時間も長いため、非
常にコストのかかるプロセスであり、このようなＳＩＭ
ＯＸ基板を用いてデバイスを形成する場合、基板に存在
する欠陥による問題を防ぐ方法を用いることが必要であ
る。そして、ＳＩＭＯＸ基板中の埋め込み酸化膜中に、
ピンホールや埋め込み酸化膜が薄くなる部分等の欠陥が
存在している場合、埋め込み酸化膜の耐圧不良が起こる
という問題点がある。埋め込み酸化膜の信頼性は、ＳＩ
ＭＯＸデバイスの特徴を確保する最も重要な項目の１つ
であり、埋め込み酸化膜の耐圧不良は、すなわちＳＩＭ
ＯＸデバイスの特性不良となる。
板の製造に関しては、必要とされる酸素注入量が多く、
しかも注入およびアニールに要する時間も長いため、非
常にコストのかかるプロセスであり、このようなＳＩＭ
ＯＸ基板を用いてデバイスを形成する場合、基板に存在
する欠陥による問題を防ぐ方法を用いることが必要であ
る。そして、ＳＩＭＯＸ基板中の埋め込み酸化膜中に、
ピンホールや埋め込み酸化膜が薄くなる部分等の欠陥が
存在している場合、埋め込み酸化膜の耐圧不良が起こる
という問題点がある。埋め込み酸化膜の信頼性は、ＳＩ
ＭＯＸデバイスの特徴を確保する最も重要な項目の１つ
であり、埋め込み酸化膜の耐圧不良は、すなわちＳＩＭ
ＯＸデバイスの特性不良となる。
【００１１】本発明は、ＳＩＭＯＸ基板中の埋め込み酸
化膜中に欠陥が存在している場合においても、耐圧不良
を改善できる半導体装置の製造方法を提供することを目
的とする。
化膜中に欠陥が存在している場合においても、耐圧不良
を改善できる半導体装置の製造方法を提供することを目
的とする。
【００１２】
【課題を解決するための手段】請求項１記載の半導体装
置は、第１導電型を有する上部半導体層と第１導電型を
有する下部半導体基板との間に埋め込み酸化膜を有する
ＳＩＭＯＸ基板の素子形成領域に電界効果型トランジス
タが形成された半導体装置において、上記素子形成領域
における上記埋め込み酸化膜と上記下部半導体基板との
界面から該下部半導体基板の所定の深さまで空乏層が形
成されることを特徴とするものである。
置は、第１導電型を有する上部半導体層と第１導電型を
有する下部半導体基板との間に埋め込み酸化膜を有する
ＳＩＭＯＸ基板の素子形成領域に電界効果型トランジス
タが形成された半導体装置において、上記素子形成領域
における上記埋め込み酸化膜と上記下部半導体基板との
界面から該下部半導体基板の所定の深さまで空乏層が形
成されることを特徴とするものである。
【００１３】また、請求項２記載の本発明の半導体装置
の製造方法は、第１導電型を有する上部半導体層と第１
導電型を有する下部半導体基板との間に埋め込み酸化膜
を有するＳＩＭＯＸ基板に、所定の注入エネルギーで且
つ所定のドーズ量で、第２導電型の不純物のイオン注入
を行い、素子形成領域における上記埋め込み酸化膜と上
記下部半導体基板との界面から該下部半導体基板の所定
の深さまで空乏層が形成されるように、上記下部半導体
基板に第２導電型不純物領域を形成し、その後、上記上
部半導体層の素子形成領域にゲート絶縁膜を介してゲー
ト電極を形成し、第２導電型不純物のイオン注入及び熱
処理によりソース／ドレイン領域を形成することを特徴
とする、請求項１記載の半導体装置の製造方法である。
の製造方法は、第１導電型を有する上部半導体層と第１
導電型を有する下部半導体基板との間に埋め込み酸化膜
を有するＳＩＭＯＸ基板に、所定の注入エネルギーで且
つ所定のドーズ量で、第２導電型の不純物のイオン注入
を行い、素子形成領域における上記埋め込み酸化膜と上
記下部半導体基板との界面から該下部半導体基板の所定
の深さまで空乏層が形成されるように、上記下部半導体
基板に第２導電型不純物領域を形成し、その後、上記上
部半導体層の素子形成領域にゲート絶縁膜を介してゲー
ト電極を形成し、第２導電型不純物のイオン注入及び熱
処理によりソース／ドレイン領域を形成することを特徴
とする、請求項１記載の半導体装置の製造方法である。
【００１４】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１５】図１は本発明の第１の実施の形態の電界効
果型トランジスタの製造工程図であり、図２は本発明の
第２の実施の形態の電界効果型トランジスタの断面図で
あり、図３（ａ）は本発明の第１の実施の形態の場合の
空乏層が形成されている状態を示す図であり、同（ｂ）
は本発明の第２の実施の形態の場合の空乏層が形成され
ている状態を示す図である。
果型トランジスタの製造工程図であり、図２は本発明の
第２の実施の形態の電界効果型トランジスタの断面図で
あり、図３（ａ）は本発明の第１の実施の形態の場合の
空乏層が形成されている状態を示す図であり、同（ｂ）
は本発明の第２の実施の形態の場合の空乏層が形成され
ている状態を示す図である。
【００１６】図１乃至図３において、１はＰ型上部半導
体層、１ａはチャネル領域形成のためのＰ型不純物によ
るイオン注入層、１ｂはソース／ドレイン領域形成のた
めのＮ型不純物によるイオン注入層、２は埋め込み酸化
膜、３はＰ型下部半導体基板、４はシリコン窒化膜、５
はパッド酸化膜、６は素子分離領域、７は埋め込み酸化
膜耐圧制御用Ｎ型不純物層、８はゲート電極、９はサイ
ドウォール、１０はゲート絶縁膜、１１はＮＰ接合、１
２は接合による空乏層、１３は埋め込み酸化膜中の欠
陥、１４はＰＮ接合を示す。
体層、１ａはチャネル領域形成のためのＰ型不純物によ
るイオン注入層、１ｂはソース／ドレイン領域形成のた
めのＮ型不純物によるイオン注入層、２は埋め込み酸化
膜、３はＰ型下部半導体基板、４はシリコン窒化膜、５
はパッド酸化膜、６は素子分離領域、７は埋め込み酸化
膜耐圧制御用Ｎ型不純物層、８はゲート電極、９はサイ
ドウォール、１０はゲート絶縁膜、１１はＮＰ接合、１
２は接合による空乏層、１３は埋め込み酸化膜中の欠
陥、１４はＰＮ接合を示す。
【００１７】以下、図１を用いて、ＳＩＭＯＸ基板を成
すシリコンウエハ（下部半導体基板）がＰ型の場合につ
いて、本発明の電界効果型トランジスタの製造工程を説
明する。
すシリコンウエハ（下部半導体基板）がＰ型の場合につ
いて、本発明の電界効果型トランジスタの製造工程を説
明する。
【００１８】まず、Ｐ型上部半導体層１表面に熱酸化を
行い、表面酸化膜（図示せず。）を形成し、ＳＩＭＯＸ
基板上の上部半導体層１の膜厚調整を行う。本実施の形
態の場合、上部半導体層１の膜厚を５５〜６０ｎｍにな
るようにする。その後、表面酸化膜をＨＦ等の酸化膜エ
ッチャントを用いて除去する（図１（ａ））。次に、上
部半導体層１上に熱酸化を行いパッド酸化膜５を形成
し、減圧ＣＶＤ法を行いシリコン窒化膜４を形成し（図
１（ｂ））、その後、フォトエッチング工程を行い、素
子分離領域となる上部半導体層１表面を露出させる（図
１（ｃ））。
行い、表面酸化膜（図示せず。）を形成し、ＳＩＭＯＸ
基板上の上部半導体層１の膜厚調整を行う。本実施の形
態の場合、上部半導体層１の膜厚を５５〜６０ｎｍにな
るようにする。その後、表面酸化膜をＨＦ等の酸化膜エ
ッチャントを用いて除去する（図１（ａ））。次に、上
部半導体層１上に熱酸化を行いパッド酸化膜５を形成
し、減圧ＣＶＤ法を行いシリコン窒化膜４を形成し（図
１（ｂ））、その後、フォトエッチング工程を行い、素
子分離領域となる上部半導体層１表面を露出させる（図
１（ｃ））。
【００１９】次に、ロコス法を用いて素子分離領域６を
形成した後、減圧ＣＶＤ法により形成したシリコン窒化
膜４をリン酸等のＳｉＮエッチャントを用いて除去す
る。その後、素子分離領域６に囲まれた活性領域となる
上部半導体層１にパッド酸化膜５を介して、Ｐ型不純物
イオンをしきい値制御用イオン注入として注入し、チャ
ネル領域となるＰ型不純物によるイオン注入層１ａを形
成する（図１（ｄ））。このとき、一例として、パッド
酸化膜５が５〜１０ｎｍ程度であり、上部半導体層が約
５０ｎｍである場合、Ｐ型不純物によるイオン注入条件
は上部半導体層１の中央部にピークを作るように、ボロ
ン（11Ｂ+）イオンを５〜１５ｋｅＶ、または、49ＢＦ2
+イオンを２０〜７０ｋｅＶ、注入量を１×１０12〜１
×１０13ｉｏｎｓ／ｃｍ2とする。
形成した後、減圧ＣＶＤ法により形成したシリコン窒化
膜４をリン酸等のＳｉＮエッチャントを用いて除去す
る。その後、素子分離領域６に囲まれた活性領域となる
上部半導体層１にパッド酸化膜５を介して、Ｐ型不純物
イオンをしきい値制御用イオン注入として注入し、チャ
ネル領域となるＰ型不純物によるイオン注入層１ａを形
成する（図１（ｄ））。このとき、一例として、パッド
酸化膜５が５〜１０ｎｍ程度であり、上部半導体層が約
５０ｎｍである場合、Ｐ型不純物によるイオン注入条件
は上部半導体層１の中央部にピークを作るように、ボロ
ン（11Ｂ+）イオンを５〜１５ｋｅＶ、または、49ＢＦ2
+イオンを２０〜７０ｋｅＶ、注入量を１×１０12〜１
×１０13ｉｏｎｓ／ｃｍ2とする。
【００２０】次に、埋め込み酸化膜耐圧改善用注入とし
て、表面全体にＳＩＭＯＸ基板と逆のＮ型の不純物イオ
ンであるリンイオン又はヒ素イオンを注入する（図１
（ｅ））。この注入で、下部半導体基板３中にＮ型不純
物層７を形成することにより、図３（ａ）に示すように
ＮＰ接合１１を形成し、埋め込み酸化膜２と下部半導体
基板３との境界部に空乏層１２を形成させる。
て、表面全体にＳＩＭＯＸ基板と逆のＮ型の不純物イオ
ンであるリンイオン又はヒ素イオンを注入する（図１
（ｅ））。この注入で、下部半導体基板３中にＮ型不純
物層７を形成することにより、図３（ａ）に示すように
ＮＰ接合１１を形成し、埋め込み酸化膜２と下部半導体
基板３との境界部に空乏層１２を形成させる。
【００２１】このイオン注入における注入エネルギーは
埋め込み酸化膜２と下部半導体基板３との境界部を完全
に空乏化させるように、上部半導体層１の膜厚が約５０
ｎｍ、埋め込み酸化膜の膜厚が約１００ｎｍで、リンイ
オンを用いる場合、約１３０〜１７０ｋｅＶ、ヒ素イオ
ンを用いる場合約３００〜４００ｋｅＶであり、この注
入エネルギー以下では下部半導体基板３中にＮ型不純物
層が十分に形成されず、埋め込み酸化膜耐圧改善用注入
の効果はない。
埋め込み酸化膜２と下部半導体基板３との境界部を完全
に空乏化させるように、上部半導体層１の膜厚が約５０
ｎｍ、埋め込み酸化膜の膜厚が約１００ｎｍで、リンイ
オンを用いる場合、約１３０〜１７０ｋｅＶ、ヒ素イオ
ンを用いる場合約３００〜４００ｋｅＶであり、この注
入エネルギー以下では下部半導体基板３中にＮ型不純物
層が十分に形成されず、埋め込み酸化膜耐圧改善用注入
の効果はない。
【００２２】この注入エネルギーの範囲において、図２
に示すように高い注入エネルギーで注入を行った場合、
下部半導体基板３中に、ＮＰ接合１２及びＰＮ接合１４
が形成される。この場合、図３（ｂ）に示すように、埋
め込み酸化膜２と下部半導体基板３との境界のＰＮ接合
１４におけるＰ型不純物領域に空乏層１２が形成される
ので、埋め込み酸化膜耐圧改善用注入の効果は十分にあ
る。
に示すように高い注入エネルギーで注入を行った場合、
下部半導体基板３中に、ＮＰ接合１２及びＰＮ接合１４
が形成される。この場合、図３（ｂ）に示すように、埋
め込み酸化膜２と下部半導体基板３との境界のＰＮ接合
１４におけるＰ型不純物領域に空乏層１２が形成される
ので、埋め込み酸化膜耐圧改善用注入の効果は十分にあ
る。
【００２３】しかしながら、所定のエネルギー範囲以上
の注入エネルギーでの注入あれば埋め込み酸化膜中に欠
陥１２がある場合、上部半導体層１と下部半導体基板３
とのショートが起こり、埋め込み酸化膜耐圧改善用注入
の効果はなくなる。
の注入エネルギーでの注入あれば埋め込み酸化膜中に欠
陥１２がある場合、上部半導体層１と下部半導体基板３
とのショートが起こり、埋め込み酸化膜耐圧改善用注入
の効果はなくなる。
【００２４】また、ドーズ量は下部半導体基板３の不純
物濃度によって決定され、埋め込み酸化膜２と下部半導
体基板２との境界部で完全に空乏化する条件で行う。一
例として、下部半導体基板濃度が１×１０15ｃｍ-3程度
であれば、イオン注入時のドーズ量は２×１０10〜６×
１０10ｉｏｎｓ／ｃｍ2程度であり、そのときのＮ型不
純物層の濃度は、１×１０15〜３×１０15ｃｍ-3程度に
なる。尚、上記条件は一例であり、デバイスの動作時の
バイアス条件や下部半導体基板の不純物濃度等の変更に
よっては、最適化する必要がある。
物濃度によって決定され、埋め込み酸化膜２と下部半導
体基板２との境界部で完全に空乏化する条件で行う。一
例として、下部半導体基板濃度が１×１０15ｃｍ-3程度
であれば、イオン注入時のドーズ量は２×１０10〜６×
１０10ｉｏｎｓ／ｃｍ2程度であり、そのときのＮ型不
純物層の濃度は、１×１０15〜３×１０15ｃｍ-3程度に
なる。尚、上記条件は一例であり、デバイスの動作時の
バイアス条件や下部半導体基板の不純物濃度等の変更に
よっては、最適化する必要がある。
【００２５】その後、活性領域にゲート絶縁膜１０を形
成する。このときゲート絶縁膜１０の膜厚はトランジス
タのチャネル長が例えば０．３５μｍであれば、７〜１
０ｎｍとする。
成する。このときゲート絶縁膜１０の膜厚はトランジス
タのチャネル長が例えば０．３５μｍであれば、７〜１
０ｎｍとする。
【００２６】次に、ポリシリコン膜を減圧ＣＶＤ法を用
いて、ゲート絶縁膜１０上の全面に形成し、フォト・エ
ッチング工程により、ゲート電極８を形成する。ゲート
電極８は上記のようにポリシリコン膜の単層で形成する
ほか、高融点金属又は高融点シリサイドとポリシリコン
との２層を減圧ＣＶＤやスパッタリングで堆積させた
後、フォト・エッチング工程によりゲート電極８を形成
することのできる。
いて、ゲート絶縁膜１０上の全面に形成し、フォト・エ
ッチング工程により、ゲート電極８を形成する。ゲート
電極８は上記のようにポリシリコン膜の単層で形成する
ほか、高融点金属又は高融点シリサイドとポリシリコン
との２層を減圧ＣＶＤやスパッタリングで堆積させた
後、フォト・エッチング工程によりゲート電極８を形成
することのできる。
【００２７】次に、ＳＩＭＯＸ基板の表面全体にＣＶＤ
法等を用いてシリコン酸化膜を堆積させ、異方性エッチ
ングによりサイドウォール９を形成する。その後、ＳＩ
ＭＯＸ基板の法線方向から、ゲート電極８及びサイドウ
ォール９をマスクとして、Ｎ型不純物であるリン又はヒ
素をイオン注入し、ソース／ドレイン領域形成のための
Ｎ型不純物によるイオン注入層１ｂ及びＮ型ゲート電極
８を形成する。
法等を用いてシリコン酸化膜を堆積させ、異方性エッチ
ングによりサイドウォール９を形成する。その後、ＳＩ
ＭＯＸ基板の法線方向から、ゲート電極８及びサイドウ
ォール９をマスクとして、Ｎ型不純物であるリン又はヒ
素をイオン注入し、ソース／ドレイン領域形成のための
Ｎ型不純物によるイオン注入層１ｂ及びＮ型ゲート電極
８を形成する。
【００２８】次に、例えば、９００℃で２０分間の熱処
理を行うことにより、イオン注入層１ｂ及びゲート電極
８が活性化され、不純物イオンの拡散層が形成される
（図１（ｆ））。
理を行うことにより、イオン注入層１ｂ及びゲート電極
８が活性化され、不純物イオンの拡散層が形成される
（図１（ｆ））。
【００２９】上述の実施の形態においては、埋め込み酸
化膜改善用注入を１回のみの注入で行っていたが、本発
明はこれに限ることなく、数回の、さらには数種のイオ
ン種を用いて、下部半導体基板中にＰＮ接合及び空乏層
を形成することも可能である。 また、上述の実施の形
態においては、Ｎ型のＭＯＳトランジスタについて説明
したが、これに限ることなく、Ｐ型ＭＯＳトランジスタ
においても可能である。更に、ＳＩＭＯＸ基板にＰ型シ
リコンウエハを用いたが、これに限ることなく、Ｎ型と
して形成することの可能である。この場合埋め込み酸化
膜耐圧改善用イオン注入層をＰ型とする。更に、埋め込
み酸化膜耐圧改善用注入は、ゲート絶縁膜形成工程以前
の図１（ａ）〜（ｃ）の工程の間及び図１（ｄ）のしき
い値制御用イオン注入工程直前においても可能である。
化膜改善用注入を１回のみの注入で行っていたが、本発
明はこれに限ることなく、数回の、さらには数種のイオ
ン種を用いて、下部半導体基板中にＰＮ接合及び空乏層
を形成することも可能である。 また、上述の実施の形
態においては、Ｎ型のＭＯＳトランジスタについて説明
したが、これに限ることなく、Ｐ型ＭＯＳトランジスタ
においても可能である。更に、ＳＩＭＯＸ基板にＰ型シ
リコンウエハを用いたが、これに限ることなく、Ｎ型と
して形成することの可能である。この場合埋め込み酸化
膜耐圧改善用イオン注入層をＰ型とする。更に、埋め込
み酸化膜耐圧改善用注入は、ゲート絶縁膜形成工程以前
の図１（ａ）〜（ｃ）の工程の間及び図１（ｄ）のしき
い値制御用イオン注入工程直前においても可能である。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、ＳＩＭＯＸ基板の埋め込み酸化膜中
に欠陥が存在している場合においても、埋め込み酸化膜
と下部半導体基板との界面から所定の深さまで下部半導
体基板を空乏化することによって接合耐圧として耐圧不
良を改善することができる。
用いることにより、ＳＩＭＯＸ基板の埋め込み酸化膜中
に欠陥が存在している場合においても、埋め込み酸化膜
と下部半導体基板との界面から所定の深さまで下部半導
体基板を空乏化することによって接合耐圧として耐圧不
良を改善することができる。
【図１】本発明の第１の実施の形態の電界効果型トラン
ジスタの製造工程図である。
ジスタの製造工程図である。
【図２】本発明の第２の実施の形態の電界効果型トラン
ジスタの断面図である。
ジスタの断面図である。
【図３】（ａ）は本発明の第１の実施の形態の場合の空
乏層が形成されている状態を示す図であり、（ｂ）は本
発明の第２の実施の形態の場合の空乏層が形成されてい
る状態を示す図である。
乏層が形成されている状態を示す図であり、（ｂ）は本
発明の第２の実施の形態の場合の空乏層が形成されてい
る状態を示す図である。
【図４】従来技術による埋め込み酸化膜中に欠陥がある
ＳＩＭＯＸ基板に複数のＭＯＳトランジスタが形成され
た半導体装置の断面図である。
ＳＩＭＯＸ基板に複数のＭＯＳトランジスタが形成され
た半導体装置の断面図である。
【図５】埋め込み酸化膜の耐圧特性を示す図である。
１ Ｐ型上部半導体層
１ａ チャネル領域形成のためのＰ型不純物によるイオ
ン注入層 １ｂ ソース／ドレイン領域形成のためのＮ型不純物に
よるイオン注入層 ２ 埋め込み酸化膜 ３ Ｐ型下部半導体基板 ４ シリコン窒化膜 ５ パッド酸化膜 ６ 素子分離領域 ７ 埋め込み酸化膜耐圧制御用Ｎ型不純物層 ８ ゲート電極 ９ サイドウォール １０ ゲート絶縁膜 １１ ＮＰ接合 １２ 空乏層 １３ 埋め込み酸化膜中の欠陥 １４ ＰＮ接合
ン注入層 １ｂ ソース／ドレイン領域形成のためのＮ型不純物に
よるイオン注入層 ２ 埋め込み酸化膜 ３ Ｐ型下部半導体基板 ４ シリコン窒化膜 ５ パッド酸化膜 ６ 素子分離領域 ７ 埋め込み酸化膜耐圧制御用Ｎ型不純物層 ８ ゲート電極 ９ サイドウォール １０ ゲート絶縁膜 １１ ＮＰ接合 １２ 空乏層 １３ 埋め込み酸化膜中の欠陥 １４ ＰＮ接合
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/762
Ｗｅｂ ｏｆ Ｓｃｉｅｎｃｅ
Claims (2)
- 【請求項１】 第１導電型を有する上部半導体層と第１
導電型を有する下部半導体基板との間に埋め込み酸化膜
を有するＳＩＭＯＸ基板の素子形成領域に電界効果型ト
ランジスタが形成された半導体装置において、 上記素子形成領域における上記埋め込み酸化膜と上記下
部半導体基板との界面から該下部半導体基板の所定の深
さまで空乏層が形成されることを特徴とする半導体装
置。 - 【請求項２】 第１導電型を有する上部半導体層と第１
導電型を有する下部半導体基板との間に埋め込み酸化膜
を有するＳＩＭＯＸ基板に、所定の注入エネルギーで且
つ所定のドーズ量で、第２導電型の不純物のイオン注入
を行い、素子形成領域における上記埋め込み酸化膜と上
記下部半導体基板との界面から該下部半導体基板の所定
の深さまで空乏層が形成されるように、上記下部半導体
基板に第２導電型不純物領域を形成し、その後、上記上
部半導体層の素子形成領域にゲート絶縁膜を介してゲー
ト電極を形成し、第２導電型不純物のイオン注入及び熱
処理によりソース／ドレイン領域を形成することを特徴
とする、請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24663297A JP3386106B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24663297A JP3386106B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187725A JPH1187725A (ja) | 1999-03-30 |
| JP3386106B2 true JP3386106B2 (ja) | 2003-03-17 |
Family
ID=17151297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24663297A Expired - Fee Related JP3386106B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3386106B2 (ja) |
-
1997
- 1997-09-11 JP JP24663297A patent/JP3386106B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1187725A (ja) | 1999-03-30 |
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