JP2008244156A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】埋め込み酸化膜2を有するSOI基板10の第1導電型SOI層3に、第2導電型ウェル7N1が形成され、第2導電型ウェル7N1の形成された領域WN1が、埋め込み酸化膜2に達する絶縁分離トレンチZにより、周囲から絶縁分離されてなり、ゲッタリング領域Gが、第2導電型ウェル7N1の形成された領域WN1における第1導電型SOI層3中に、埋め込み酸化膜2に当接するようにして、第2導電型ウェル7N1の先端深さより深い位置に埋め込み形成されてなる半導体装置100とする。
【選択図】図1
Description
10 SOI基板
1 支持基板
2 埋め込み酸化膜
3 SOI層
4 LOCOS
5 層間絶縁膜
Z 絶縁分離トレンチ
6a 側壁酸化膜
6b 多結晶シリコン
WN1〜WN4 N型ウェル領域
W1 基板領域
WP1,WP2 P型ウェル領域
7N1〜7N4 N型ウェル
7P1,7P2 P型ウェル
E1〜E7 半導体素子
G,Ga ゲッタリング領域
Claims (8)
- 埋め込み酸化膜を有するSOI基板の第1導電型SOI層に、第2導電型ウェルが形成され、
前記第2導電型ウェルの形成された領域が、前記埋め込み酸化膜に達する絶縁分離トレンチにより、周囲から絶縁分離されてなり、
ゲッタリング領域が、前記第2導電型ウェルの形成された領域における前記第1導電型SOI層中に、前記埋め込み酸化膜に当接するようにして、前記第2導電型ウェルの先端深さより深い位置に埋め込み形成されてなることを特徴とする半導体装置。 - 前記第1導電型SOI層に、先端深さの異なる浅い前記第2導電型ウェルと深い前記第2導電型ウェルが形成され、
浅い前記第2導電型ウェルと深い前記第2導電型ウェルの形成された領域が、それぞれ、前記埋め込み酸化膜に達する絶縁分離トレンチにより、周囲から絶縁分離されてなり、
前記ゲッタリング領域が、浅い前記第2導電型ウェルが形成された領域に配置されてなることを特徴とする請求項1に記載の半導体装置。 - 埋め込み酸化膜を有するSOI基板の第1導電型SOI層に、第2導電型ウェルが形成され、
前記第2導電型ウェルの形成された領域が、前記埋め込み酸化膜に達する絶縁分離トレンチにより、周囲から絶縁分離されてなり、
ゲッタリング領域が、前記第2導電型ウェルの形成された領域における前記第1導電型SOI層中に、前記埋め込み酸化膜に当接するようにして、前記第2導電型ウェルの先端深さより深い位置に埋め込み形成されてなる半導体装置の製造方法であって、
前記ゲッタリング領域を、前記埋め込み酸化膜に当接して前記第1導電型SOI層中に形成するゲッタリング領域形成工程と、
前記ゲッタリング領域形成工程後において、前記第2導電型ウェルを形成する第2導電型ウェル形成工程と、
前記第2導電型ウェル形成工程後において、半導体素子を、前記第1導電型SOI層および前記第2導電型ウェルの少なくとも一方に形成する半導体素子形成工程と、
前記半導体素子形成工程後において、前記埋め込み酸化膜に達する絶縁分離トレンチを形成する絶縁分離トレンチ形成工程とを有してなることを特徴とする半導体装置の製造方法。 - 前記SOI基板が、基板貼り合わせによるSOI基板であり、
前記ゲッタリング領域形成工程において、前記ゲッタリング領域を、前記第1導電型SOI層となる基板貼り合わせ前の一方の基板に形成し、
当該ゲッタリング領域を形成した一方の基板ともう一方の基板を貼り合わせて、前記SOI基板とすることを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記埋め込み酸化膜となる酸化膜を、貼り合わせ前の前記もう一方の基板の表面に形成することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記埋め込み酸化膜となる酸化膜を、貼り合わせ前の前記ゲッタリング領域を形成した一方の基板の表面に形成することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記ゲッタリング領域を、リン(P),ホウ素(B),砒素(As),アンチモン(Sb),酸素(O),窒素(N),炭素(C),シリコン(Si),ネオン(Ne),アルゴン(Ar),クリプトン(Kr),キセノン(Xe)のうちの少なくとも一つの元素を前記一方の基板にイオン注入して形成することを特徴とする請求項4乃至6のいずれか一項に記載の半導体装置の製造方法。
- 前記ゲッタリング領域形成工程において、
前記ゲッタリング領域を、リン(P),ホウ素(B),酸素(O),窒素(N),炭素(C),シリコン(Si)のうちの少なくとも一つの元素を前記第1導電型SOI層中に高加速イオン注入して形成することを特徴とする請求項3に記載の半導体装置の製造方法。
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