JP2009021601A - 高電圧素子及びその製造方法 - Google Patents

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Abstract

【課題】高集積化を実現することができる高電圧素子及びその製造方法を提供すること。
【解決手段】本発明の高電圧素子は、基板内に形成されたドリフト領域と、前記基板内に前記ドリフト領域よりも深く形成された素子分離膜と、前記基板の上に形成されたゲート電極と、該ゲート電極の両側の前記ドリフト領域内に形成されたソース領域及びドレイン領域とを備える。
【選択図】図２

Description

本発明は、半導体の製造技術に関し、特に、高電圧素子及びその製造方法に関する。
半導体集積回路が、高電圧を用いる外部システムを直接制御する場合、集積回路の内部に、外部システムの高電圧が直接印加される高電圧制御用素子が必要となる。
図１は、従来技術に係る高電圧制御用素子における高電圧トランジスタの断面図である。
同図に示すように、従来技術に係る高電圧トランジスタは、高いしきい電圧を得るために、高電圧用ウェル１０１内に形成されたドリフト領域１０３を備える。また、隣接するドリフト領域間の分離のために、フィールド酸化膜１０２の下部に形成されたフィールドストップ領域ＦＳＡを備える。
また、同図において、「１００」は半導体基板、「１０４」はゲート絶縁膜、「１０５」はゲート導電膜、「１０６」はゲート電極、「１０７」はスペーサ、「１０８」はソース領域及びドレイン領域、「１０９」はピックアップ領域を示す。
このように、従来技術に係る高電圧トランジスタは、隣接するドリフト領域間の分離のために、ドリフト領域間にフィールドストップ領域ＦＳＡを形成する。これにより、ドリフト領域間のフィールド酸化膜の下部にフィールドストップ領域ＦＳＡを形成するための空間が必要になるため、素子の高集積化において困難を多く伴う。
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、半導体素子の高集積化を実現することができる高電圧素子及びその製造方法を提供することにある。
上記目的を達成するための本発明の一実施形態に係る高電圧素子は、半導体基板内に形成されたドリフト領域と、前記基板内に前記ドリフト領域よりも深く形成された素子分離膜と、前記基板の上に形成されたゲート電極と、該ゲート電極の両側の前記ドリフト領域内に形成されたソース領域及びドレイン領域とを備える。
また、上記目的を達成するための本発明の他の実施形態に係る高電圧素子の製造方法は、基板内に素子分離膜を形成して活性領域を画定するステップと、前記活性領域内に前記素子分離膜よりも浅くドリフト領域を局部的に形成するステップと、前記活性領域の上にゲート電極を形成するステップと、前記ゲート電極の両側の前記ドリフト領域内にソース領域及びドレイン領域を形成するステップとを含む。
以下では、本発明の最も好ましい実施形態を添付図面を参照して説明する。図面において、層及び領域の厚さと間隔は、説明の便宜性及び明確性のために誇張して示したものであり、層が、他の層又は基板の「上」又は「上部」にあると説明する場合は、他の層又は基板の上に直接形成されるか、又は、それらの間に第３の層が介在し得る。また、明細書全体にわたって同じ図面番号を付した部分は、同じ層を示し、各図面番号にアルファベットが含まれている場合、同じ層の一部がエッチング又は研磨によって変形されたものであることを示す。
図２は、本発明の実施形態に係る高電圧素子の断面図である。ここでは、一例として、高電圧素子におけるＮＭＯＳトランジスタについて説明する。
同図に示すように、本発明の実施形態に係る高電圧素子は、隣接するドリフト領域２０６を互いに分離させるために、半導体基板２００内にドリフト領域２０６の底部よりも深く埋め込まれたトレンチ構造の素子分離膜２０５Ａを備える。
素子分離膜２０５Ａの幅（ドリフト領域２０６間の間隔）及び深さは、次のように決定される。
図４Ａは、本発明の実施形態に係る隣接するドリフト領域間の素子分離膜を備えている高電圧素子の断面図であり、図４Ｂは、素子分離膜を備えずに一定距離だけ離隔されている複数のドリフト領域を有する高電圧素子の断面図である。
図４Ａ及び図４Ｂに示すように、素子分離膜２０５Ａの幅を「Ｓ」、素子分離膜２０５Ａの深さを「ｄＴ」、ドリフト領域２０６間のしきい電圧を耐えることができる距離を「Ｌｊ」、ドリフト領域２０６の深さを「ｄＪ」とすると、「△Ｔ＝ｄＴ−ｄＪ」となり、「Ｌ≧Ｌｊ」となる。「Ｌ」は、素子分離膜２０５Ａが隣接したドリフト領域２０６間に形成されるとき、隣接したドリフト領域２０６間の距離を示す。ここで、「Ｌ」は、下記式１のように表される。
Figure 2009021601
ここで、「△Ｔ＝（ｄＴ−ｄＪ）」である。したがって、フィールドストップ領域を省略するためには、素子分離膜２０５Ａがドリフト領域２０６よりも深くなければならない。すなわち、「△Ｔ＞０」でなければならない。
一方、「ｄＪ」が増加すると、これに対応して「ｄＴ」も増加（素子分離膜２０５Ａを深く形成）させなければならないため、工程の進行において困難を多く伴う。すなわち、素子分離膜２０５Ａを深く形成する場合、その分、アスペクト比が増大するため、埋め込み特性の低下をもたらす。このため、「ｄＪ」、すなわち、ドリフト領域２０６の深さを可能な限り浅く形成しなければならない。このためには、拡散処理の代りに、深さの制御が容易なイオン注入処理を用いてドリフト領域２０６を形成するのが好ましく、拡散処理を適用する場合は、前蒸着処理後に行われるドライブイン（ｄｒｉｖｅ−ｉｎ）処理の際、拡散が最小化するように制御するのが好ましい。
また、上記式１に示すように、「Ｌ」は「△Ｔ」及び「Ｓ」に比例するため、「Ｌ」値が固定されたとき、「△Ｔ」が大きいほど「Ｓ」は相対的に小さくなり得る。しかし、素子の特性及び工程上、「△Ｔ」を無限に増大させることはできない。「Ｌ」は、工程マージンを考慮して「Ｌｉ」に２０％を足した値、好ましくは２０％〜５０％の範囲に設定する。すなわち、「Ｌ＝Ｌｊ×（１２０％〜１５０％）」に設定する。
１８Ｖ用の高電圧素子（１８Ｖで動作する高電圧素子）を一例として説明する。まず、イオン注入処理によって制御することができるドリフト領域２０６の深さ「ｄＪ」は、約０．６μｍ〜約０．８μｍの範囲の程度であるため、「ｄＴ」は「ｄＪ」よりも大きな約１μｍ以上、好ましくは約１μｍ〜約１．５μｍの範囲の程度になるように素子分離膜２０５Ａを形成しなければならない。また、１８Ｖ用の高電圧素子に適したしきい電圧を確保するためには、隣接するドリフト領域２０６間の間隔「Ｌｊ」を、最低約１．０μｍ〜約１．２μｍの範囲の程度に維持しなければならないため、素子分離膜２０５Ａの幅の「Ｓ」は、１．０μｍ内外の値、例えば、約１μｍ〜約１．２μｍの範囲（既存の１８Ｖ用の高電圧素子では、約２．５μｍ〜約４．０μｍの範囲の水準）を維持すればよい。
以下、本発明の実施形態に係る高電圧素子と従来技術に係る高電圧素子との特性を比較して説明する。図５Ａは、従来技術に係る高電圧素子を示す断面図であり、図５Ｂは、本発明の実施形態に係る高電圧素子を示す断面図である。
図５Ａ及び図５Ｂに示すように、第一に、従来技術に係る高電圧素子では、ドリフト領域１０３がフィールド酸化膜１０２の底部よりも深く形成されることによって、隣接するドリフト領域１０３間の安定した分離のために、ドリフト領域１０３を形成するためのイオン注入処理の際、マスク整列が必需的に要求される。しかし、本発明の実施形態に係る高電圧素子では、素子分離膜２０５Ａがドリフト領域２０６よりも深く形成されることによって、ドリフト領域２０６がイオン注入処理により素子分離膜２０５Ａの側壁に自己整列されて、別途にマスク整列が要らないため、工程の簡略化を可能にするという効果が得られる。
第二に、従来技術に係る高電圧素子では、フィールド酸化膜１０２の深さが浅いため、ゲート電極１０６の底部からフィールド酸化膜１０２の底部までの距離ｄ１が短く、チャネルが容易に誘導される。すなわち、しきい電圧が低くなるため、これを補うために、フィールドストップ領域ＦＳＡが必需的に要求される。このため、フィールドストップ領域ＦＳＡを形成するための空間が必要となり、その分、非活性領域（ｆｉｅｌｄ ｒｅｇｉｏｎ）が増大する問題が発生する。しかし、本発明の実施形態に係る高電圧素子では、ゲート電極２０９の底部から素子分離膜２０５Ａの底部までの距離ｄ２が長く、その分、チャネルが誘導され難いため、従来技術のように、別途にフィールドストップ領域を形成する必要がない。したがって、フィールドストップ領域を形成する空間が要らないため、非活性領域を減らすことができるという効果が得られる。
また、素子分離膜２０５Ａについては後述するが、絶縁膜、例えば、シリコンが含まれている酸化膜、より具体的には、シリコン酸化膜（ＳｉＯ２）で形成することができる。このような素子分離膜２０５Ａは、高いアスペクト比による埋め込み特性を改善するために、高密度プラズマ装置を用いた蒸着処理によって形成するのが好ましい。例えば、ＨＤＰ−ＵＳＧ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ、以下、ＨＤＰとする）膜で形成する。この他にも、ＨＤＰ膜と、スピンコーティング方式によって塗布される膜、例えば、ＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜とが積層された積層構造で形成することもできる。
以下、本発明の実施形態に係る高電圧素子の製造方法を具体的に説明する。
図３Ａないし図３Ｉは、図２に示す高電圧素子の製造方法を説明するための断面図である。
まず、図３Ａに示すように、半導体基板２００、例えば、ｐ型基板内に高電圧用ウェル２０１を形成する。このとき、半導体基板２００は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、及びＩｎＰの中から選ばれた何れか１つの半導体物質で形成することができる。また、半導体基板２００は、バルク基板又はＳＯＩ基板であり得る。
次に、図３Ｂに示すように、半導体基板２００の上に緩衝膜２０２を形成することができる。このとき、緩衝膜２０２は、後続の処理によって形成されるハードマスク２０３の蒸着及び除去のときに加えられる圧力による半導体基板２００の損傷を防止するために形成する膜であって、ハードマスク２０３よりも高いエッチング選択比を有する物質で形成するのが好ましい。例えば、ハードマスク２０３が窒化膜、例えば、シリコン窒化膜（Ｓｉ３Ｎ４）で形成された場合、酸化処理によってシリコン酸化膜（ＳｉＯ２）で形成する。このとき、酸化処理は、ドライ酸化、ウェット酸化、又はラジカルイオンを用いた酸化処理によって行うことができる。
次に、緩衝膜２０２上にハードマスク２０３を形成する。このとき、ハードマスク２０３は、エッチングマスクとして用いられるフォトレジストパターンの厚さ不足を補うために、エッチングバリア層として機能する。このようなハードマスク２０３は、シリコンが含まれている窒化膜、例えば、シリコン窒化膜（Ｓｉ３Ｎ４）で形成することができる。また、蒸着処理の際、圧力を最小化するために、低圧化学気相蒸着（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、以下、ＬＰＣＶＤとする）法によって形成することができる。
次に、図３Ｃに示すように、ハードマスク２０３、緩衝膜２０２、及び高電圧ウェル２０１を一部エッチングして、トレンチ２０４を形成する。ここで、エッチングされた後の結果物は、ハードマスクパターン２０３Ａ、緩衝パターン２０２Ａ、及びエッチングされた高電圧ウェル２０１Ａで示す。このとき、トレンチ２０４は、後続の処理によって形成されるドリフト領域２０６（図３Ｆ参照）よりも深く形成する。例えば、トレンチ２０４は、ドリフト領域２０６よりも約１．１倍〜約２倍の範囲、より具体的には、約０．１μｍ〜約１μｍの範囲の程度に深く形成する。
本発明の他の実施形態において、トレンチ２０４の内部側壁に補償膜（図示せず）を更に形成することもできる。前記補償膜は、トレンチ２０４の形成時に損傷した部分を補う一方、活性領域の臨界寸法を減少させるためのものであって、酸化処理によって約５０Å〜約１００Åの範囲の程度の厚さに形成する。
次に、図３Ｄに示すように、トレンチ２０４（図３Ｃ参照）を埋め込むように、素子分離膜用の絶縁膜を蒸着した後、平坦化処理によって素子分離膜２０５を形成する。このとき、素子分離膜２０５は、ＨＤＰ膜又はＨＤＰ膜とＳＯＤ膜との積層構造に形成する。また、前記平坦化処理は、エッチバック又は化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下、ＣＭＰとする）で行い、ＣＭＰの場合、ハードマスクパターン２０３Ａを研磨停止膜として酸化膜研磨用スラリーを用いる。
次に、図３Ｅに示すように、ハードマスクパターン２０３Ａ（図３Ｄ参照）を除去する。このとき、ハードマスクパターン２０３Ａの除去は、リン酸（Ｈ３ＰＯ４）溶液を用いて行うことができる。
次に、緩衝パターン２０２Ａ（図３Ｄ参照）を除去する。このとき、緩衝パターン２０２Ａの除去は、ＤＨＦ（Ｄｉｌｕｔｅｄ ＨＦ）又はＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）溶液を用いて行うことができる。
前記ハードマスクパターン２０３Ａ及び緩衝パターン２０２Ａの除去過程において、素子分離膜２０５も一部エッチングされて、図３Ｅのように、突出部がなだらかな形状を有するエッチングされた素子分離膜２０５Ａが形成される。
次に、図３Ｆに示すように、エッチングされた高電圧ウェル２０１Ａ内にドリフト領域２０６を形成する。このとき、ドリフト領域２０６は、拡散処理の代りに、イオン注入処理によって形成するのが好ましく、その深さＤ２は、トレンチ２０４（図３Ｃ参照）の深さよりも浅く形成する。例えば、ドリフト領域２０６の深さは、トレンチ２０４の深さＤ１の約０．５倍〜約０．９１倍の範囲の程度、より具体的には、ドリフト領域２０６の深さは、ドレンチの深さＤ１よりも約０．１μｍ〜約１μｍの範囲の程度に浅く形成する。また、ドリフト領域２０６は、ＮＭＯＳトランジスタの場合、リン（Ｐ）又は砒素（Ａｓ）のようなｎ型不純物イオンを用い、ＰＭＯＳトランジスタの場合、ホウ素（Ｂ）のようなｐ型不純物イオンを用いて形成する。また、後続の処理によって形成されるソース領域及びドレイン領域２１１（図３Ｈ参照）よりも低濃度に形成する。
次に、図３Ｇに示すように、半導体基板２００の上にゲート絶縁膜２０７を形成する。このとき、ゲート絶縁膜２０７は、酸化膜、例えば、シリコン酸化膜（ＳｉＯ２）で形成するか、又は、シリコン酸化膜（ＳｉＯ２）を形成した後、窒素、例えば、Ｎ２ガスを用いた熱処理を行って、シリコン酸化膜（ＳｉＯ２）とエッチングされた高電圧ウェル２０１Ａとの界面に窒化層を形成することもできる。その製造方法としては、ドライ酸化、ウェット酸化、又はラジカルイオンを用いた酸化処理を用いることもできるが、特性上、ラジカルイオンを用いた酸化処理よりも、ドライ酸化処理、ウェット酸化処理で行うのが好ましい。一方、窒素ガスを用いた熱処理は、炉（ｆｕｒｎａｃｅ）装置を用いて行うことができる。このようなゲート絶縁膜２０７は、約５０Å〜約１００Åの範囲の程度の厚さで形成することができる。
次に、ゲート絶縁膜２０７上にゲート導電膜２０８を形成する。このとき、ゲート導電膜２０８は、導電性を有する物質であれば何れも使用可能であり、例えば、多結晶シリコン、遷移金属、及び、希土類金属の中から選ばれた何れか１つの物質で形成することができる。例えば、多結晶シリコン膜は、不純物がドーピングされていない非ドープの多結晶シリコン膜、又は、不純物がドーピングされているドープの多結晶シリコン膜の何れも使用可能であり、非ドープの多結晶シリコン膜の場合、後続のイオン注入処理によって別途に不純物イオンを注入する。このような多結晶シリコン膜は、ＬＰＣＶＤ法によって形成する。このとき、ソースガスとしては、シラン（ＳｉＨ４）ガスを用い、ドーピングガスとしては、ホスフィン（ＰＨ３）、３塩化ホウ素（ＢＣｌ３）、及びジボラン（Ｂ２Ｈ６）ガスを用いる。遷移金属としては、鉄（Ｆｅ）、コバルト（Ｃｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、及びチタニウム（Ｔｉ）などを用い、希土類金属としては、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、サマリウム（Ｓｍ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、ツリウム（Ｔｍ）、及びルテチウム（Ｌｕ）などを用いる。
次に、ゲート導電膜２０８及びゲート絶縁膜２０７をエッチングして、ゲート電極２０９を形成する。
次に、図３Ｈに示すように、ゲート電極２０９の両側壁にスペーサ２１０を形成する。このとき、スペーサ２１０は、酸化膜、窒化膜、及びこれらの積層膜で形成することができる。
次に、スペーサ２１０の両側壁に露出したドリフト領域２０６内にソース領域及びドレイン領域２１１を形成する。このとき、ソース領域及びドレイン領域２１１は、イオン注入処理によってドリフト領域２０６と同じ導電型で形成するが、ドーピング濃度は高く形成する。
次に、エッチングされた高電圧ウェル２０１Ａ内に同じ導電型でピックアップ領域２１２を形成する。
その後の処理は、一般的な処理と同じため、その説明は省略する。
以上で説明した構成を有する本発明によれば、以下のような効果を得ることができる。
第一に、素子分離膜をドリフト領域よりも深く形成し、隣接するドリフト領域間を分離することによって、フィールドストップ領域を省略することができ、これによって、フィールドストップ領域を形成するための空間を備える必要がないため、その分、非活性領域の幅を減らすことができる。さらに、素子の高集積化を実現することができる。また、フィールドストップ領域を形成する必要がないため、工程の簡略化を図ることができる。
第二に、素子分離膜をドリフト領域よりも深く形成し、隣接するドリフト領域間を分離することによって、素子分離膜の下部におけるチャネルの誘導を最大限に抑えて、ゲート電極が形成される位置の自由度を確保することができる。すなわち、素子分離膜の上にゲート電極が形成されても、ドリフト領域よりも深く形成された素子分離膜によって、素子分離膜の下部におけるチャネルの誘導がないため、ゲート電極の形成時、その分、位置の自由度を確保することができるという利点がある。
第三に、素子分離膜をドリフト領域よりも深く形成し、隣接するドリフト領域間を分離することによって、ドリフト領域を自己整列方式で素子分離膜の側壁に形成することができ、従来技術のように、別途のマスク整列過程が要らないため、その分、工程の簡略化を図ることができるという利点がある。
以上、本発明の技術思想を好ましい実施形態によって具体的に説明したが、上記実施形態は、その説明のためのものであって、それを制限するためのものでないことに注意しなければならない。特に、本発明の実施形態では、ＮＭＯＳトランジスタを一例として説明したが、この他にも、ＰＭＯＳトランジスタにも適用することができる。また、本発明は、この技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能なことが理解できる。
従来技術に係る高電圧制御用素子における高電圧トランジスタの断面図である。 本発明の実施形態に係る高電圧素子の断面図である。 本発明の実施形態に係る高電圧素子の製造方法を説明するための断面図である。 本発明の実施形態に係る高電圧素子の製造方法を説明するための断面図である。 本発明の実施形態に係る高電圧素子の製造方法を説明するための断面図である。 本発明の実施形態に係る高電圧素子の製造方法を説明するための断面図である。 本発明の実施形態に係る高電圧素子の製造方法を説明するための断面図である。 本発明の実施形態に係る高電圧素子の製造方法を説明するための断面図である。 本発明の実施形態に係る高電圧素子の製造方法を説明するための断面図である。 本発明の実施形態に係る高電圧素子の製造方法を説明するための断面図である。 本発明の実施形態に係る高電圧素子の製造方法を説明するための断面図である。 本発明の実施形態に係る隣接するドリフト領域間の素子分離膜を備えている高電圧素子の断面図である。 素子分離膜を備えずに一定距離だけ離隔されている複数のドリフト領域を有する高電圧素子の断面図である。 従来技術に係る高電圧素子を示す断面図である。 本発明の実施形態に係る高電圧素子を示す断面図である。
符号の説明
１００、２００ 半導体基板
１０１、２０１、２０１Ａ 高電圧ウェル
１０２ フィールド酸化膜
１０３、２０６ ドリフト領域
１０４、２０７ ゲート絶縁膜
１０５、２０８ ゲート導電膜
１０６、２０９ ゲート電極
１０７、２１０ スペーサ
１０８、２１１ ソース領域及びドレイン領域
１０９、２１２ ピックアップ領域

Claims (19)

  1. 基板内に形成されたドリフト領域と、
    隣接したドリフト領域を分離するために、前記基板内に前記ドリフト領域よりも深く形成された素子分離膜と、
    前記基板の上に形成されたゲート電極と、
    該ゲート電極の両側の前記ドリフト領域内に形成されたソース領域及びドレイン領域と
    を備えることを特徴とする高電圧素子。
  2. 前記素子分離膜が、前記ドリフト領域よりも約１．１倍〜約２倍の範囲でより深く形成されることを特徴とする請求項１に記載の高電圧素子。
  3. 前記素子分離膜が、前記ドリフト領域よりも約０．１μｍ〜約１μｍの範囲でより深く形成されることを特徴とする請求項１に記載の高電圧素子。
  4. 前記素子分離膜が、約１．０μｍ〜約１．２μｍの範囲の幅で形成されることを特徴とする請求項１に記載の高電圧素子。
  5. 前記ドリフト領域の少なくとも一側が、前記素子分離膜と接するように形成されることを特徴とする請求項１に記載の高電圧素子。
  6. 基板内に素子分離膜を形成して活性領域を画定するステップと、
    前記活性領域内に前記素子分離膜よりも浅くドリフト領域を局部的に形成するステップと、
    前記活性領域の上にゲート電極を形成するステップと、
    前記ゲート電極の両側の前記ドリフト領域内にソース領域及びドレイン領域を形成するステップと
    を含むことを特徴とする高電圧素子の製造方法。
  7. 前記素子分離膜が、前記ドリフト領域よりも約１．１倍〜約２倍の範囲でより深く形成されることを特徴とする請求項６に記載の高電圧素子の製造方法。
  8. 前記素子分離膜が、前記ドリフト領域よりも約０．１μｍ〜約１μｍの範囲でより深く形成されることを特徴とする請求項６に記載の高電圧素子の製造方法。
  9. 前記素子分離膜が、約１．０μｍ〜約１．２μｍの範囲の幅で形成されることを特徴とする請求項６に記載の高電圧素子の製造方法。
  10. 前記ドリフト領域の少なくとも一側が、前記素子分離膜と接するように形成されることを特徴とする請求項６に記載の高電圧素子の製造方法。
  11. 前記ドリフト領域が、イオン注入処理によって形成されることを特徴とする請求項６に記載の高電圧素子の製造方法。
  12. 前記活性領域を画定するステップの前に、前記基板内に高電圧ウェルを形成するステップを更に含むことを特徴とする請求項６に記載の高電圧素子の製造方法。
  13. 前記活性領域を画定するステップが、
    前記基板内にトレンチを形成するステップと、
    前記トレンチを埋め込むように、前記素子分離膜を形成するステップと
    を含むことを特徴とする請求項６に記載の高電圧素子の製造方法。
  14. 前記トレンチが、前記ドリフト領域よりも深く形成されることを特徴とする請求項１３に記載の高電圧素子の製造方法。
  15. 前記トレンチを形成するステップの後に、前記トレンチの内部側壁に沿って補償膜を形成するステップを更に含むことを特徴とする請求項１３に記載の高電圧素子の製造方法。
  16. 前記素子分離膜が、ＨＤＰ膜又はＨＤＰ膜とＳＯＤ膜との積層構造で形成されることを特徴とする請求項６に記載の高電圧素子の製造方法。
  17. 前記ドリフト領域の一側が、前記素子分離膜の側壁に整列されるように形成されることを特徴とする請求項６に記載の高電圧素子の製造方法。
  18. 前記ゲート電極を形成するステップの後に、前記ゲート電極の両側壁にスペーサを形成するステップを更に含むことを特徴とする請求項６に記載の高電圧素子の製造方法。
  19. 前記ソース領域及びドレイン領域が、前記スペーサに整列されるように形成されることを特徴とする請求項１８に記載の高電圧素子の製造方法。
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