CN108336134B - 半导体装置 - Google Patents

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Abstract

本发明涉及一种半导体装置及其制造方法，一个实施方式的半导体装置包括具有第一面的半导体基板、配置于第一面的绝缘分离膜以及栅极电极。半导体基板具有源极区域、漏极区域、漂移区域以及体区域。绝缘分离膜具有在俯视时配置于漂移区域的内侧的第一部分、在从第一部分朝向源极区域的方向上突出的第二部分以及在从第一部分朝向源极区域的方向上突出且在与第二部分之间夹入漂移区域的第三部分。栅极电极与夹入源极区域和漂移区域之间的体区域的部分绝缘且相对。栅极电极配置成延伸到第二部分以及第三部分的上方。

Description

半导体装置
技术领域
本发明涉及一种半导体装置及其制造方法。
背景技术
一直以来，作为LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)晶体管的结构，公知日本特开2015-162581号公报(专利文献1)所记载的结构。在专利文献1中记载了第一LDMOS晶体管以及第二LDMOS晶体管的结构。
专利文献1所记载的第一LDMOS晶体管具有半导体基板、分离绝缘膜和栅极电极。半导体基板具有上表面。半导体基板具有：源极区域和漏极区域，与上表面相接地配置；漂移区域，以围绕漏极区域的方式与上表面相接地配置；以及阱区域，被夹入漂移区域和源极区域之间，并且以围绕源极区域的方式与上表面相接地配置。分离绝缘膜在半导体基板的上表面侧以夹入漏极区域和漂移区域之间的方式配置。栅极电极通过栅极绝缘膜与夹入漂移区域和源极区域之间的阱区域的部分绝缘且相对。
在专利文献1所记载的第一LDMOS晶体管中，在分离绝缘膜的源极区域侧的端部附近容易发生电场集中。在电场集中部位，构成电流的载流子通过该电场而加速并且碰撞离子化，从而容易产生热载流子。其结果是，根据专利文献1所记载的第一LDMOS晶体管，有可能发生由热载流子的注入导致的栅极绝缘膜的劣化。
专利文献1所记载的第二LDMOS晶体管具有用于对由这样的热载流子的注入导致的栅极绝缘膜的劣化进行抑制的结构。更具体地说，在专利文献1所记载的第二LDMOS晶体管中，栅极电极具有埋入于分离绝缘膜的部分。在这点上，专利文献1所记载的第二LDMOS晶体管与专利文献1所记载的第一LDMOS晶体管不同。
在专利文献1所记载的第二LDMOS晶体管中，埋入于分离绝缘膜的栅极电极的部分使分离绝缘膜的源极区域侧的端部附近的漂移区域耗尽化，缓和分离绝缘膜的源极区域侧的端部附近的电场集中。因此，根据专利文献1所记载的第二LDMOS晶体管，能够抑制由热载流子的注入导致的栅极绝缘膜的劣化。
作为其他LDMOS晶体管的结构，公知日本特开2009-49260号公报(专利文献2)所记载的结构以及日本特开2005-26664号公报(专利文献3)所记载的结构。
发明内容
在专利文献1所记载的第二LDMOS晶体管中，埋入于分离绝缘膜的栅极电极的部分在沟道宽度方向(与从源极区域朝向漏极区域的方向交叉的方向)上形成。因此，分离绝缘膜的源极区域侧的端部附近的电场缓和不一定充分。
其他课题和新特征将根据本说明书的叙述以及附图而变得明确。
一个实施方式的半导体装置包括：半导体基板，具有第一面；绝缘分离膜，配置于第一面；以及栅极电极。半导体基板具有：源极区域，与第一面相接地配置；漏极区域，与第一面相接地配置；漂移区域，以围绕漏极区域的方式与第一面相接地配置；以及体区域，被夹入漂移区域和源极区域之间，并且以围绕源极区域的方式与第一面相接地配置。
源极区域、漏极区域以及漂移区域是第一导电类型。体区域是与第一导电类型相反的导电类型即第二导电类型。绝缘分离膜具有：第一部分，在俯视时配置于漂移区域的内侧；第二部分，在从第一部分朝向源极区域的方向上突出；以及第三部分，在从第一部分朝向源极区域的方向上突出，并在与第二部分之间夹入漂移区域。栅极电极配置成与被夹入源极区域和漂移区域之间的体区域的部分绝缘且相对。栅极电极配置成延伸到第二部分以及第三部分的上方。
本发明的上述以及其他目的、特征、方面和优点将根据与附图关联地理解的本发明的接下来的详细说明而变得明确。
附图说明
图1是示出第一实施方式的半导体装置的整体结构的示意图。
图2是第一实施方式的半导体装置的输入输出电路的俯视图。
图3是图2的III-III处的剖视图。
图4是图2的IV-IV处的剖视图。
图5是图2的V-V处的剖视图。
图6是图2的VI-VI处的剖视图。
图7是示出第一实施方式的半导体装置的制造方法的工序图。
图8是第一注入工序中的第一实施方式的半导体装置的剖视图。
图9A是绝缘分离膜形成工序中的第一实施方式的半导体装置的形成第一部分的部分的剖视图。
图9B是绝缘分离膜形成工序中的第一实施方式的半导体装置的形成第二部分以及第三部分的部分的剖视图。
图10A是栅极绝缘膜形成工序中的第一实施方式的半导体装置的形成第一部分的部分的剖视图。
图10B是栅极绝缘膜形成工序中的第一实施方式的半导体装置的形成第二部分以及第三部分的部分的剖视图。
图11A是栅极电极形成工序中的第一实施方式的半导体装置的形成第一部分的部分的剖视图。
图11B是栅极电极形成工序中的第一实施方式的半导体装置的形成第二部分以及第三部分的部分的剖视图。
图12A是第二注入工序中的第一实施方式的半导体装置的形成第一部分的部分的剖视图。
图12B是第二注入工序中的第一实施方式的半导体装置的形成第二部分以及第三部分的部分的剖视图。
图13A是侧壁间隔部形成工序中的第一实施方式的半导体装置的形成第一部分的部分的剖视图。
图13B是侧壁间隔部形成工序中的第一实施方式的半导体装置的形成第二部分以及第三部分的部分的剖视图。
图14A是第三注入工序中的第一实施方式的半导体装置的形成第一部分的部分的剖视图。
图14B是第三注入形成工序中的第一实施方式的半导体装置的形成第二部分以及第三部分的部分的剖视图。
图15A是层间绝缘膜形成工序中的第一实施方式的半导体装置的形成第一部分的部分的剖视图。
图15B是层间绝缘膜形成工序中的第一实施方式的半导体装置的形成第二部分以及第三部分的部分的剖视图。
图16A是接触插塞形成工序中的第一实施方式的半导体装置的形成第一部分的部分的剖视图。
图16B是接触插塞形成工序中的第一实施方式的半导体装置的形成第二部分以及第三部分的部分的剖视图。
图17是示出在漂移区域与栅极电极之间产生电位差的情况下的耗尽层的扩展的剖面示意图。
图18是第二实施方式的半导体装置的输入输出电路的俯视图。
图19是图18的XIX-XIX处的剖视图。
图20是图18的XX-XX处的剖视图。
图21是图18的XXI-XXI处的剖视图。
图22是第二实施方式的第一变形例的半导体装置的输入输出电路的俯视图。
图23是第二实施方式的第二变形例的半导体装置的输入输出电路的俯视图。
图24是第二实施方式的第三变形例的半导体装置的输入输出电路的俯视图。
图25A是栅极电极形成工序中的第二实施方式的半导体装置的形成第一部分的部分的剖视图。
图25B是栅极电极形成工序中的第二实施方式的半导体装置的形成第二部分以及第三部分的部分的剖视图。
具体实施方式
以下，参照附图来说明实施方式。此外，在以下的附图中，对相同或者相当的部分附加相同的附图标记，不重复其说明。
(第一实施方式)
以下，参照附图，说明第一实施方式的半导体装置的结构。如图1所示，第一实施方式的半导体装置例如具有驱动器电路DRC、预驱动器电路PDC、模拟电路ALC、电源电路PWC、逻辑电路LGC和输入输出电路IOC。第一实施方式的半导体装置是混载有例如双极型晶体管、CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)晶体管和LDMOS晶体管的半导体装置。
如图2所示，第一实施方式的半导体装置例如在输入输出电路IOC中具有LDMOS晶体管。更具体地说，第一实施方式的半导体装置在输入输出电路IOC中具有半导体基板SUB、绝缘分离膜ISO和栅极电极GE。在图2中虽然未图示，第一实施方式的半导体装置还具有栅极绝缘膜GO、层间绝缘膜ILD、接触插塞CP和配线WL。
如图3所示，半导体基板SUB具有第一面FS和第二面SS。作为半导体基板SUB，例如使用单晶的硅(Si)。
半导体基板SUB具有源极区域SR、漏极区域DRA、体区域BR和漂移区域DRI。半导体基板SUB也可以还具有体接触区域BCR。
源极区域SR与第一面FS相接地配置。源极区域SR也可以具有第一部分SR1和第二部分SR2。第一部分SR1配置于后述的侧壁间隔部SWS的下方。第二部分SR2与第一部分SR1相邻地配置。第一部分SR1的杂质浓度比第二部分SR2的杂质浓度低。即，第一部分SR1是LDD(Lightly Doped Drain，轻掺杂漏极)结构。
漏极区域DRA与第一面FS相接地配置。体接触区域BCR与第一面FS相接地配置。源极区域SR以及漏极区域DRA的导电类型是第一导电类型。第一导电类型是n型或者p型。体接触区域BCR的导电类型是第二导电类型。第二导电类型是与第一导电类型相反的导电类型。即，第二导电类型在第一导电类型是n型的情况下是p型，在第一导电类型是p型的情况下是n型。
漂移区域DRI围绕漏极区域DRA。另外，漂移区域DRI与第一面FS相接地配置。漂移区域DRI的导电类型是第一导电类型。漂移区域DRI的杂质浓度优选比源极区域SR以及漏极区域DRA的杂质浓度低。
体区域BR围绕源极区域SR以及体接触区域BCR。体区域BR被夹入源极区域SR和漂移区域DRI之间。体区域BR的夹入源极区域SR和漂移区域DRI之间的部分为沟道区域。体区域BR与第一面FS相接地配置。体区域BR的导电类型是第二导电类型。
体区域BR也可以具有第一部分BR1和第二部分BR2。第一部分BR1围绕源极区域SR以及体接触区域BCR，与第一面FS相接地配置。第二部分BR2配置成围绕第一部分BR1。第一部分BR1的杂质浓度比漂移区域DRI的杂质浓度高。
绝缘分离膜ISO配置于半导体基板SUB的第一面FS。绝缘分离膜ISO例如是STI(Shallow Trench Isolation，浅沟槽隔离)。即，绝缘分离膜ISO由槽TR和绝缘体IS构成。槽TR设置于第一面FS，向第二面SS延伸。绝缘体IS埋入于槽TR内。作为绝缘体IS，例如使用二氧化硅(SiO2)。绝缘分离膜也可以是LOCOS(Local Oxidation Of Silicon，局部硅氧化)。
绝缘分离膜ISO具有第一部分ISO1。更具体地说，第一部分ISO1在俯视时(从与第一面FS垂直的方向观察)配置于漂移区域DRI的内侧。
栅极绝缘膜GO配置于第一面FS上。更具体地说，栅极绝缘膜GO配置于被夹入源极区域SR和漂移区域DRI之间的体区域BR的部分(即，沟道区域)上。作为栅极绝缘膜，例如使用SiO2。
栅极电极GE配置于栅极绝缘膜GO上。即，栅极电极GE与夹入源极区域SR和漂移区域DRI之间的体区域BR的部分绝缘且相对。作为栅极电极GE，例如使用掺杂有杂质的多晶的Si。也可以在栅极电极GE的端部配置侧壁间隔部SWS。作为侧壁间隔部SWS，例如使用SiO2。
在第一面FS上配置有层间绝缘膜ILD。在层间绝缘膜ILD中形成有接触孔CH。接触孔CH配置于源极区域SR、漏极区域DRA以及体接触区域BCR上。此外，在图3中虽然未图示，接触孔CH还配置于栅极电极GE上。接触孔CH贯通层间绝缘膜ILD。作为层间绝缘膜ILD，例如使用SiO2。
接触插塞CP配置于层间绝缘膜ILD中。具体地说，接触插塞CP埋入于接触孔CH中。接触插塞CP电连接于源极区域SR、漏极区域DRA、体接触区域BCR以及栅极电极GE。作为接触插塞CP，例如使用钨(W)。
配线WL配置于层间绝缘膜ILD上。配线WL电连接于接触插塞CP。因此，配线WL经由接触插塞CP电连接于源极区域SR、漏极区域DRA、体接触区域BCR以及栅极电极GE。作为配线WL，例如使用铝(Al)、Al合金等。
如图4所示，绝缘分离膜ISO具有第二部分ISO2。第二部分ISO2从第一部分ISO1向源极区域SR侧突出。第二部分ISO2优选向源极区域SR侧突出以到达体区域BR。
栅极电极GE延伸至第二部分ISO2上。优选的是，栅极电极GE也可以进一步地延伸而到达第一部分ISO1上。栅极电极GE优选具有第一埋入部GE1。第一埋入部GE1埋入于第二部分ISO2。即，第一埋入部GE1在朝向第二面SS的方向上延伸。更具体地说，在第二部分ISO2形成有向第二面SS侧延伸的槽TR1，将第一埋入部GE1埋入于槽TR1。
第一埋入部GE1在漏极区域DRA侧的端部优选配置于比第一部分ISO1在漂移区域DRI侧的端部与第一部分ISO1在漏极区域DRA侧的端部之间的中间点M靠漂移区域DRI侧。
如图5所示，绝缘分离膜ISO具有第三部分ISO3。第三部分ISO3从第一部分ISO1向源极区域SR侧突出。第三部分ISO3优选向源极区域SR侧突出以到达体区域BR。由此，第三部分ISO3在与第二部分ISO2之间夹入有漂移区域DRI。优选的是，第三部分ISO3向源极区域SR侧突出以到达体区域BR。
栅极电极GE延伸至第三部分ISO3上。优选的是，栅极电极GE也可以进一步地延伸而到达第一部分ISO1上。栅极电极GE优选具有第二埋入部GE2。第二埋入部GE2埋入于第三部分ISO3。即，第二埋入部GE2在朝向第二面SS的方向上延伸。更具体地说，在第三部分ISO3形成有向第二面SS侧延伸的槽TR2，将第二埋入部GE2埋入于槽TR2。
第二埋入部GE2在漏极区域DRA侧的端部优选配置于比第一部分ISO1在漂移区域DRI侧的端部与第一部分ISO1在漏极区域DRA侧的端部之间的中间点M靠漂移区域DRI侧。
如图2所示，漏极区域DRA在与从源极区域SR朝向漏极区域DRA的方向交叉的方向(沟道宽度方向)上延伸。第二部分ISO2位于比沟道宽度方向上的漏极区域DRA的端部靠外侧。第三部分ISO3位于比沟道宽度方向上的漏极区域DRA的端部靠内侧。即，夹入源极区域SR和漂移区域DRI之间的体区域BR的部分(沟道区域)优选在沟道宽度方向的端部处通过第二部分ISO2而形成终端。
如图6所示，将漂移区域DRI配置于第二部分ISO2和第三部分ISO3之间。另外，优选将漂移区域DRI配置于第一埋入部GE1和第二埋入部GE2之间。
如果从其他观点对此进行叙述，则优选的是，第一埋入部GE1的源极区域SR侧的端部位于比第一部分ISO1的漂移区域DRI侧的端部靠源极区域SR侧，第二埋入部GE2的源极区域SR侧的端部位于比第一部分ISO1的漂移区域DRI侧的端部靠源极区域SR侧。
由第一埋入部GE1和第二埋入部GE2夹着的漂移区域DRI在与从源极区域SR朝向漏极区域DRA的方向交叉的方向上具有宽度W1。
配置于第一埋入部GE1与由第一埋入部GE1和第二埋入部GE2夹着的漂移区域DRI之间的第二部分ISO2具有宽度W2。配置于第二埋入部GE2与由第一埋入部GE1和第二埋入部GE2夹着的漂移区域DRI之间的第三部分ISO3具有宽度W3。
第一埋入部GE1在朝向第二面SS的方向上具有深度D1。第二埋入部GE2在朝向第二面SS的方向上具有深度D2。绝缘分离膜ISO在朝向第二面SS的方向上具有深度D3。
宽度W2以及宽度W3优选为0.3μm以下。深度D1以及深度D2优选为深度D3的0.25倍以上。
以下，参照附图，说明第一实施方式的半导体装置的制造方法。如图7所示，第一实施方式的半导体装置的制造方法具有前端工序S1和后端工序S2。
前端工序S1具有第一注入工序S11、绝缘分离膜形成工序S12、栅极绝缘膜形成工序S13、栅极电极形成工序S14、第二注入工序S15、侧壁间隔部形成工序S16和第三注入工序S17。后端工序S2具有层间绝缘膜形成工序S21、接触插塞形成工序S22和配线形成工序S23。
如图8所示，在第一注入工序S11中，形成漂移区域DRI和体区域BR。漂移区域DRI以及体区域BR例如通过离子注入而形成。漂移区域DRI以及体区域BR也可以通过在离子注入之外还进行离子注入后的热扩散而形成。此外，未形成有漂移区域DRI以及第一部分BR1的半导体基板SUB的部分为第二部分BR2。
如图9A以及图9B所示，在绝缘分离膜形成工序S12中，形成绝缘分离膜ISO。在绝缘分离膜ISO的形成中，第一步，进行槽TR的形成。槽TR的形成例如通过RIE(Reactive IonEtching，反应离子蚀刻)等各向异性蚀刻而进行。在绝缘分离膜ISO的形成中，第二步，进行绝缘体IS向槽TR的埋入。绝缘体IS向槽TR的埋入是通过利用CVD(Chemical VaporDeposition，化学气相沉积)等将绝缘体IS堆积到第一面FS上且利用CMP(ChemicalMechanical Polishing，化学机械抛光)等去除从槽TR鼓出的绝缘体IS而进行的。
如图10A以及图10B所示，在栅极绝缘膜形成工序S13中，形成栅极绝缘膜GO。栅极绝缘膜GO的形成例如是通过对半导体基板SUB的第一面FS侧进行热氧化而进行的。
如图11A以及图11B所示，在栅极电极形成工序S14中，进行栅极电极GE的形成。在栅极电极GE的形成中，第一步，在第二部分ISO2以及第三部分ISO3进行槽TR1以及槽TR2的形成。槽TR1以及槽TR2的形成是通过例如将光致抗蚀剂作为掩模的RIE等各向异性蚀刻而进行的。
在栅极电极GE的形成中，第二步，进行构成栅极电极GE的材料的成膜。构成栅极电极GE的材料的成膜例如是通过CVD等而进行的。由此，构成栅极电极GE的材料在栅极绝缘膜GO上、绝缘分离膜ISO上以及槽TR1和槽TR2内进行成膜。
在栅极电极GE的形成中，第三步，进行成膜后的栅极电极GE的图案化。成膜后的栅极电极GE的图案化例如是通过光刻而进行的。通过以上步骤，形成具有第一埋入部GE1以及第二埋入部GE2的栅极电极GE。
如图12A以及图12B所示，在第二注入工序S15中，进行第一部分SR1的形成。第一部分SR1的形成例如是通过将栅极电极GE以及绝缘分离膜ISO用作掩模的离子注入而进行的。
如图13A以及图13B所示，在侧壁间隔部形成工序S16中，形成侧壁间隔部SWS。在侧壁间隔部SWS的形成中，第一步，在第一面FS上对构成侧壁间隔部SWS的材料进行成膜。在侧壁间隔部SWS的形成中，第二步，对成膜后的构成侧壁间隔部的材料进行蚀刻。通过以上步骤，形成侧壁间隔部SWS。
如图14A以及图14B所示，在第三注入工序S17中，进行源极区域SR(第二部分SR2)、漏极区域DRA以及体接触区域BCR的形成。第二部分SR2、漏极区域DRA以及体接触区域BCR的形成例如是通过将栅极电极GE、侧壁间隔部SWS、绝缘分离膜ISO以及光致抗蚀剂作为掩模的离子注入而进行的。
如图15A以及图15B所示，在层间绝缘膜形成工序S21中，进行层间绝缘膜ILD的形成。在层间绝缘膜ILD的形成中，第一步，构成层间绝缘膜ILD的材料在第一面FS上进行成膜。构成层间绝缘膜ILD的材料的成膜例如是通过CVD而进行的。
在层间绝缘膜ILD的形成中，第二步，在层间绝缘膜ILD中形成接触孔CH。接触孔CH的形成例如是通过RIE等各向异性蚀刻而进行的。通过以上步骤，形成设置有接触孔CH的层间绝缘膜ILD。
如图16A以及图16B所示，在接触插塞形成工序S22中，进行接触插塞CP的形成。接触插塞CP的形成是通过利用例如CVD等将构成接触插塞CP的材料埋入到接触孔CH中而进行的。
在配线形成工序S23中，进行配线WL的形成。在配线WL的形成中，第一步，在层间绝缘膜ILD上例如通过溅射等进行构成配线WL的材料的成膜。在配线WL的形成中，第二步，例如通过光刻进行成膜后的构成配线WL的材料的图案化。
通过以上步骤，第一实施方式的半导体装置的制造方法结束，形成图2、图3以及图4所示的第一实施方式的半导体装置的结构。此外，第一注入工序S11也可以在绝缘分离膜形成工序S12之后进行。
以下，参照附图，说明第一实施方式的半导体装置的效果。如上所述，第一实施方式的半导体装置具有从第一部分ISO1朝向源极区域SR侧突出的第二部分ISO2以及第三部分ISO3，栅极电极GE在第二部分ISO2以及第三部分ISO3上延伸。
因此，当在栅极电极GE与漂移区域DRI之间产生了电位差的情况下，如图17所示，耗尽层(在图17中，耗尽层用虚线表示)从两侧面向第一部分ISO1的源极区域SR侧的端部附近延展。因此，缓和第一部分ISO1的源极区域SR侧的端部附近的电场集中，抑制热载流子注入。
在第一实施方式的半导体装置具有第一埋入部GE1以及第二埋入部GE2的情况下，由于第一埋入部GE1以及第二埋入部GE2向第二面SS延伸，上述耗尽层在第一部分ISO1的源极区域SR侧的端部附近延展至更深的位置。因此，在该情况下，特别是在容易发生电场集中的第一部分ISO1的源极区域SR侧的下端附近，电场集中得到缓和，进一步地抑制热载流子注入。
由于设置有第一埋入部GE1以及第二埋入部GE2，位于第一埋入部GE1以及第二埋入部分GE2的下方的绝缘分离膜ISO变薄，在绝缘分离膜ISO的下方，耗尽层容易延展(场板效应)。因此，在第一埋入部GE1以及第二埋入部GE2的漏极区域DRA侧的端部向漏极区域DRA侧较长地延展的情况下，耗尽层更容易向漏极区域DRA侧延展，其结果是，耐压有可能降低。
在第一实施方式的半导体装置中，在第一埋入部GE1以及第二埋入部GE2在漏极区域DRA侧的端部位于比第一部分ISO1在漏极区域DRA侧的端部与第一部分ISO1在漂移区域DRI侧的端部之间的中间点M靠漂移区域DRI侧的情况下，能够抑制由上述场板效应导致的源极-漏极之间的截止耐压的降低。
在表1中示出使宽度W2以及宽度W3变化时的能够缓和由第二部分ISO2和第三部分ISO3夹着的漂移区域DRI中的电场的最大的宽度W1。此外，在表1中，深度D1以及深度D2是深度D3的0.85倍，漂移区域DRI与栅极电极GE的电位差是-15V。
【表1】
Figure GDA0004089772030000141
如表1所示，随着宽度W2以及宽度W3变小，能够缓和由第二部分ISO2和第三部分ISO3夹着的漂移区域DRI中的电场的最大的宽度W1变大。当宽度W1变大时，电流路径在沟道宽度方向上扩展，电流量上升。
因此，在第一实施方式的半导体装置中，在宽度W2以及宽度W3为0.3μm以下的情况下，能够使第一部分ISO1的源极区域SR侧的端部附近的电场集中缓和并且提高电流量，同时抑制第二部分ISO2以及第三部分ISO3的绝缘击穿。
在表2中示出使深度D1以及深度D2相对于深度D3的比例发生变化时的、能够缓和由第二部分ISO2和第三部分ISO3夹着的漂移区域DRI中的电场的最大的宽度W1。此外，在表2中，宽度W2以及宽度W3是0.1μm，漂移区域DRI与栅极电极GE的电位差是-15V。
【表2】
Figure GDA0004089772030000151
如表2所示，随着深度D1以及深度D2相对于深度D3的比例变大，能够缓和由第二部分ISO2和第三部分ISO3夹着的漂移区域DRI中的电场的最大的宽度W1变大。如上所述，当宽度W1变大时，电流路径在沟道宽度方向上扩展，电流量上升。
因此，在第一实施方式的半导体装置中，在深度D1以及深度D2是深度D3的0.25倍以上的情况下，能够使第一部分ISO1的源极区域SR侧的端部附近的电场集中缓和且提高电流量，同时抑制第二部分ISO2以及第三部分ISO3的绝缘击穿。
配置于比设置有第二部分ISO2以及第三部分ISO3的部分靠沟道宽度方向上的外侧的漂移区域DRI未夹入第二部分ISO2以及第三部分ISO3这两者之间。因此，在该漂移区域DRI中，耗尽层仅从单侧延展，电场集中的缓和变得不充分。其结果是，在该漂移区域为电流路径的情况下，在该漂移区域中有可能发生热载流子注入。
在第一实施方式的半导体装置中，在第二部分ISO2配置于比漏极区域DRA的沟道宽度方向上的端部靠外侧且第三部分ISO3配置于比漏极区域DRA的沟道宽度方向上的端部靠内侧的情况下，在第一部分ISO1的源极区域SR的端部处，电场未被缓和的电流路径消失。因此，在该情况下，半导体装置能够在整体上进一步地抑制热载流子注入。
(第二实施方式)
以下，参照附图，说明第二实施方式的半导体装置的结构。此外，以下，主要说明与第一实施方式的不同点，不重复进行重复的说明。
如图18、图19、图20以及图21所示，第二实施方式的半导体装置具有半导体基板SUB、绝缘分离膜ISO和栅极电极GE。半导体基板SUB具有源极区域SR、漏极区域DRA、漂移区域DRI、体区域BR和体接触区域BCR。另外，绝缘分离膜ISO具有第一部分ISO1、第二部分ISO2和第三部分ISO3。栅极电极GE具有第一埋入部GE1和第二埋入部GE2。在这些方面，第二实施方式的半导体装置与第一实施方式的半导体装置相同。
在第二实施方式的半导体装置中，栅极电极GE具有第三埋入部GE3。在这点上，第二实施方式的半导体装置与第一实施方式的半导体装置不同。
第三埋入部GE3埋入于第一部分ISO1内。即，第三埋入部GE3在第一部分ISO1中沿朝向第二面SS的方向延伸。更具体地说，在第一部分ISO1形成有沿朝向第二面SS的方向延伸的槽TR3，在槽TR3中埋入有第三埋入部GE3。
第三埋入部GE3配置成与由第二部分ISO2和第三部分ISO3夹着的漂移区域DRI相对。第三埋入部GE3也可以沿着与从源极区域SR朝向漏极区域DRA的方向交叉的方向(沟道宽度方向)延伸。如图22所示，在第一埋入部GE1以及第二埋入部GE2沿着从源极区域SR朝向漏极区域DRA的方向延伸至第一部分ISO1的情况下，第三埋入部GE3也可以配置于第一埋入部GE1和第二埋入部GE2之间。
如图18所示，第三埋入部GE3也可以与第一埋入部GE1以及第二埋入部GE2分离地形成。即，槽TR1、槽TR2以及槽TR3也可以各自分离地形成。不过，如图23所示，第三埋入部GE3也可以与第一埋入部GE1以及第二埋入部GE2一体地形成。
如图18所示，第三埋入部GE3也可以沿着沟道宽度方向延伸至沟道宽度方向上的比漏极区域DRA的端部更靠外侧的位置。如图24所示，第三埋入部GE3也可以配置成围绕漏极区域DRA。
以下，参照附图，说明第二实施方式的半导体装置的制造方法。第二实施方式的半导体装置的制造方法具有前端工序S1和后端工序S2。
前端工序S1具有第一注入工序S11、绝缘分离膜形成工序S12、栅极绝缘膜形成工序S13、栅极电极形成工序S14、第二注入工序S15、侧壁间隔部形成工序S16和第三注入工序S17。后端工序S2具有层间绝缘膜形成工序S21、接触插塞形成工序S22和配线形成工序S23。在这些方面，第二实施方式的半导体装置的制造方法与第一实施方式的半导体装置的制造方法相同。
然而，第二实施方式的半导体装置的制造方法的栅极电极形成工序S14的详细内容与第一实施方式的半导体装置的制造方法不同。
如图25A以及图25B所示，在栅极电极形成工序S14中，形成具有第一埋入部GE1、第二埋入部GE2和第三埋入部GE3的栅极电极GE。在栅极电极GE的形成中，第一步，在第二部分ISO2以及第三部分ISO3进行槽TR1以及槽TR2的形成，在第一部分ISO1进行槽TR3的形成。槽TR1、槽TR2以及槽TR3的形成例如是通过将光致抗蚀剂作为掩模的RIE等各向异性蚀刻而进行的。
在栅极电极GE的形成中，第二步，进行构成栅极电极GE的材料的成膜。构成栅极电极GE的材料的成膜例如是通过CVD等而进行的。由此，构成栅极电极GE的材料在栅极绝缘膜GO上、绝缘分离膜ISO上以及槽TR1、槽TR2以及槽TR3内进行成膜。
在栅极电极GE的形成中，第三步，进行成膜后的栅极电极GE的图案化。成膜后的栅极电极GE的图案化例如是通过光刻而进行的。通过以上步骤，形成具有第一埋入部GE1、第二埋入部GE2以及第三埋入部GE3的栅极电极GE。
以下，说明第二实施方式的半导体装置的效果。如上所述，第三埋入部GE3配置成与由第二部分ISO2和第三部分ISO3夹着的漂移区域DRI相对。因此，当在栅极电极GE与漂移区域DRI之间产生电位差的情况下，在由第二部分ISO2和第三部分ISO3夹着的漂移区域DRI中，耗尽层从3个方向延展。因此，根据第二实施方式的半导体装置，能够进一步地缓和在第一部分ISO1的源极区域SR侧的端部附近发生的电场集中，进一步地抑制热载流子注入。
在第二实施方式的半导体装置中，在槽TR1、槽TR2以及槽TR3一体地形成的情况下，在形成槽TR1、槽TR2以及槽TR3时使用的光致抗蚀剂的开口形状变得复杂。其结果是，该光致抗蚀剂的形状有可能变得不稳定。
另一方面，在第二实施方式的半导体装置中，在槽TR1、槽TR2以及槽TR3各自分离地形成的情况下，能够使用于槽TR1、槽TR2以及槽TR3的光致抗蚀剂的开口形状简化。其结果是，能够实现该光致抗蚀剂的形状的稳定化。其结果是，能够提高第一埋入部GE1、第二埋入部GE2以及第三埋入部GE3的尺寸精度。
如果局部地设置第三埋入部GE3，则场板效应根据各部分而产生差异。即，在设置有第三埋入部GE3的位置处耐压变低，另一方面，在未设置有第三埋入部GE3的部分，耐压不易变低，因此，击穿时的电场平衡变差，晶体管自身容易被破坏(在击穿后能够流过的电流变少)。在第二实施方式的半导体装置中，在第三埋入部GE3沿着沟道宽度方向延伸至沟道宽度方向上的比漏极区域DRA端更靠外侧的位置的情况下(或者在第三埋入部GE3配置成围绕漏极区域DRA的情况下)，能够使得第一埋入部GE1、第二埋入部GE2以及第三埋入部GE3对源极-漏极之间的截止耐压的影响(场板效应)均匀化，能够抑制击穿时的晶体管自身被破坏(在击穿后能够流过的电流变少)。
虽然说明了本发明的实施方式，但应当认为本次公开的实施方式在所有方面都是示例性的而非限制性的。本发明的范围通过权利要求书来表示，旨在包括与权利要求书等同的含义以及范围内的全部变更。

Claims (7)

1.一种半导体装置，其特征在于，包括：
半导体基板，具有第一面；
绝缘分离膜，配置于所述第一面；以及
栅极电极，
所述半导体基板具有源极区域、漏极区域、漂移区域和体区域，所述源极区域与所述第一面相接地配置，所述漏极区域与所述第一面相接地配置，所述漂移区域以围绕所述漏极区域的方式与所述第一面相接地配置，所述体区域被夹入所述漂移区域和所述源极区域之间，并且以围绕所述源极区域的方式与所述第一面相接地配置，
所述源极区域、所述漏极区域以及所述漂移区域是第一导电类型，
所述体区域是与所述第一导电类型相反的导电类型即第二导电类型，
所述绝缘分离膜具有第一部分、第二部分和第三部分，所述第一部分在俯视时配置于所述漏极区域的内侧，所述第二部分在从所述第一部分朝向所述源极区域的方向上突出，所述第三部分在从所述第一部分朝向所述源极区域的方向上突出，并在与所述第二部分之间夹入所述漂移区域，
所述栅极电极配置成与被夹入所述源极区域和所述漂移区域之间的所述体区域的部分绝缘且相对，并且延伸到所述第二部分以及所述第三部分的上方，
所述半导体基板具有所述第一面的相反面即第二面，
所述栅极电极具有埋入于所述第二部分中的第一埋入部以及埋入于所述第三部分中的第二埋入部，
在所述第一埋入部与所述第二埋入部之间夹入有所述漂移区域，
所述栅极电极具有第三埋入部，该第三埋入部埋入于所述第一部分中，并且与由所述第二部分以及所述第三部分夹着的所述漂移区域相对。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第一埋入部以及所述第二埋入部各自在所述漏极区域侧的端部位于比所述第一部分在所述漏极区域侧的端部与所述第一部分在所述漂移区域侧的端部之间的中间点靠所述漂移区域侧。
3.根据权利要求1所述的半导体装置，其特征在于，
位于所述第一埋入部与由所述第二部分以及所述第三部分夹着的所述漂移区域之间的所述第二部分的宽度是0.3μm以下。
4.根据权利要求1所述的半导体装置，其特征在于，
所述第一埋入部的深度是所述绝缘分离膜的深度的0.25倍以上。
5.根据权利要求1所述的半导体装置，其特征在于，
所述第一埋入部埋入到在所述第二部分中朝向所述第二面侧延伸的第一槽，
所述第二埋入部埋入到在所述第三部分中朝向所述第二面侧延伸的第二槽，
所述第三埋入部埋入到在所述第一部分中朝向所述第二面侧延伸的第三槽，
所述第一槽、所述第二槽以及所述第三槽各自分离。
6.根据权利要求1所述的半导体装置，其特征在于，
所述第三埋入部在沟道宽度方向上延伸，该沟道宽度方向是与从所述源极区域朝向所述漏极区域的方向交叉的方向，
所述第三埋入部的所述沟道宽度方向上的端部位于比所述漏极区域的所述沟道宽度方向上的端部靠外侧。
7.根据权利要求1所述的半导体装置，其特征在于，
所述第二部分配置于比沟道宽度方向上的所述漏极区域的端部靠外侧，该沟道宽度方向是与从所述源极区域朝向所述漏极区域的方向交叉的方向，
所述第三部分配置于比所述沟道宽度方向上的所述漏极区域的端部靠内侧。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10424647B2 (en) * 2017-10-19 2019-09-24 Texas Instruments Incorporated Transistors having gates with a lift-up region
CN112909095B (zh) * 2021-01-21 2024-03-19 上海华虹宏力半导体制造有限公司 Ldmos器件及工艺方法
JP2023137588A (ja) * 2022-03-18 2023-09-29 株式会社デンソー 半導体装置
CN114899103B (zh) * 2022-07-13 2022-09-13 北京芯可鉴科技有限公司 碳化硅ldmosfet器件制造方法及碳化硅ldmosfet器件
CN115863406A (zh) * 2023-03-02 2023-03-28 广州粤芯半导体技术有限公司 横向扩散金属氧化物半导体器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097327A (zh) * 2009-12-02 2011-06-15 万国半导体股份有限公司 双通道沟槽ldmos晶体管和bcd工艺
CN103633139A (zh) * 2012-08-23 2014-03-12 联华电子股份有限公司 高压金属氧化物半导体晶体管元件
CN104603949A (zh) * 2014-01-27 2015-05-06 瑞萨电子株式会社 半导体器件
CN104882481A (zh) * 2014-02-27 2015-09-02 瑞萨电子株式会社 半导体器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4590884B2 (ja) 2003-06-13 2010-12-01 株式会社デンソー 半導体装置およびその製造方法
JP2009049260A (ja) 2007-08-22 2009-03-05 Seiko Instruments Inc トレンチ構造を利用した横型高駆動能力半導体装置
JP6284421B2 (ja) * 2014-05-09 2018-02-28 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097327A (zh) * 2009-12-02 2011-06-15 万国半导体股份有限公司 双通道沟槽ldmos晶体管和bcd工艺
CN103633139A (zh) * 2012-08-23 2014-03-12 联华电子股份有限公司 高压金属氧化物半导体晶体管元件
CN104603949A (zh) * 2014-01-27 2015-05-06 瑞萨电子株式会社 半导体器件
CN104882481A (zh) * 2014-02-27 2015-09-02 瑞萨电子株式会社 半导体器件

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