JP2004071963A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】SOI基板を構成するSOI層に第1及び第2素子を備え、第1及び第2素子が、SOI層上のゲート電極と、SOI層の表面層に位置するチャネル領域及びチャネル領域の両側に形成されるソース/ドレイン領域とからなるトランジスタであり、第1素子のチャネル領域が形成されるSOI層が、第1素子のソース/ドレイン領域が形成されるSOI層より薄く、第2素子のソース/ドレイン領域とチャネル領域とが形成されるSOI層が同じ厚さであることを特徴とする半導体装置により上記課題を解決する。
【選択図】 図4
Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、支持基板上に絶縁膜を介して形成された半導体層であるSOI(Silicon−on−Insulator)層を有する基板(以下、「SOI基板」という。)において、チャネル領域の位置するSOI層の厚みが異なる複数種類の電界効果トランジスタからなる半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
バルクシリコン基板上に電界効果トランジスタ等の素子を集積させたLSIは、微細化により、高速化あるいは低消費電力化が進んでいる。LSIの微細化はスケーリング則を基本としながら進められている。しかし、例えば素子のサイズが0.1μm以下のレベルになると、十分な素子分離のために1018cm−3以上の基板不純物濃度が要求されてくる。
【0003】
基板不純物濃度が上記のような値となるとキャリアの移動度の低下が顕著になり、電流駆動能力の上昇がそれほど期待できなくなる。その結果、微細化のメリットである、高性能化が達成できなくなるという問題点が生じる。
そこで、提案されているのがSOI基板に形成された電界効果トランジスタである。SOI基板に形成する場合、接合でなく埋め込み酸化膜によって素子分離できるので、基板不純物濃度が低く抑えられ、キャリアの移動度の極端な低下を免れることができる。更に接合容量が低減されるという効果も奏する。このため、素子の微細化による高性能化の達成が可能となる。
【0004】
特に、SOI層を十分薄くすれば、SOI基板に形成された電界効果トランジスタのSOI層を完全に空乏化させることができる。完全空乏化により、トランジスタのId−Vgカーブのサブスレショルド領域の傾きが急峻になる。すなわち、S値(サブスレショルドスイング値)が下がり、低いしきい値電圧、低い電源電圧を実現できる。結果、高速化、低消費電力化を実現できる。
しかし、SOI構造において、高性能化を実現するためには、寄生抵抗の低減という問題の解決が前提となっており、これを解決しない限りは、SOI構造のトランジスタにおいて、高駆動電流能力の達成はあり得ない。
【0005】
ソース領域、ドレイン領域を低抵抗化する手法のひとつとして、サリサイドプロセスがある。このサリサイドプロセスは、金属がシリコンとは反応しやすく、シリコン酸化膜、シリコン窒化膜とはほとんど反応しない現象を利用したプロセスである。例えば、次のように行われる。すなわち、通常のプロセスにより素子分離領域、ゲート電極及びゲート電極側壁の酸化物(あるいは窒化物)を形成後、ウエハ全面に金属膜を形成し、熱処理を施し、シリコン露出部にのみシリサイド層を形成する。その後、未反応の金属膜を除去することにより、ソース領域、ドレイン領域(あるいはポリシリコンゲート電極)の表面のみに低抵抗シリサイド層を形成するプロセスである。
しかし、完全空乏化に必要なSOI層の厚さのみの場合、すなわち、ソース/ドレイン領域にチャネル領域と同じく薄いSOI層を使用した場合、以下の不都合を生ずる。
【0006】
チタンを用いたサリサイドプロセスでは、安定した低抵抗結晶相であるC54相を均一に得るために、相転移という物理現象を促進させる必要がある。このためにはある程度のシリサイド層の厚さが必要である。シリサイド層は、バルクプロセスでは少なくとも50nm程度の厚みで形成されるが、例えば0.35μmの完全空乏型SOI構造ではシリコン(SOI層)の厚みが及び50nmであり、完全に埋め込み酸化膜界面に接することになる。
【0007】
一般的にシリサイド反応は内部応力やグレインサイズにより、不均一性を有する。そのため、供給できるシリコン厚みが50nmであるのに対し、50nmのシリサイド層を形成すると部分的なシリコン不足となり、ボイドが発生する。したがって薄くする必要があるが、結果として、準安定高抵抗相であるC49から低抵抗相であるC54への相転移が不十分となり、高抵抗のままとなる。また、仮にC54が得られたとしても凝集により、高抵抗化する。
【0008】
チタンシリサイドのような凝集、細線効果が生じにくいコバルト、ニッケルを用いたサリサイドプロセスにおいても微細化が進めば将来的に消費できるシリコン量が少なくなる方向であるため、低いシート抵抗を得ることは難しくなる。たとえば、SOI層を30nmとし、このうちの20nmをシリサイド化するプロセスとした場合、シート抵抗は15Ω/□程度となる。しかしながら要求されるシリサイド層の抵抗は5Ω/□前後であり達成できていない。
更に、加工においてもシリサイド層が薄いと、コンタクトエッチングにおいてシリサイド層を突き抜けてしまい、コンタクト抵抗が高抵抗化する。また、SOI基板まで達すればSOI層と基板とのショートが発生する。
【0009】
そこで、厚いシリサイド層の形成を可能とするため、CVD法により選択的にシリコン膜をソース/ドレイン領域上にエピタキシャル成長によりシリサイド層を形成する方法が提案されている。しかし、CVD法の場合、形成初期段階の表面状態にシリサイド層の性質が左右されるため、プロセスがかなり限定されるものとなる。
以上の問題から完全空乏動作させるべく、チャネル領域のみを薄くする技術が提案されている。
【0010】
従来技術として、特開平8−83913号公報に記載の技術を用いたリセスチャネル構造のSOI層に形成された電界効果トランジスタの製造方法について、図5(a)〜(d)及び図6(a)〜(d)を用いて説明する。なお、上記公報に記載の構造は、ソース及びドレイン領域のSOI層の厚みを寄生抵抗の低減ため十分厚くし、チャネル領域のSOI層の厚みを完全空乏化を達成すべく十分に薄くした構造となっている。
最初に、図5(a)〜(d)を用いて第1の製造方法を説明する。
【0011】
まず、シリコン基板31と、埋め込みシリコン酸化膜32と、SOI層33で構成されているSOI基板の上にシリコン酸化膜35を形成する。次に、LPCVD(減圧化学的気相成長)法を用いて、シリコン酸化膜35の上にシリコン窒化膜34を堆積させる。そして、パターニングにより、チャネル領域に対応する部分を開口し、シリコン窒化膜34を除去し、図5(a)に示すような構造とする。
次に、酸化を行って、チャネル領域に対応する部分のSOI層33のみを薄くする。この酸化は10Åの精度で制御することができるので、最終的なチャネル領域の厚さが所望の値になるように、適宜、酸化条件を最適化することができる。このようにして、図5(b)に示すような構造を得る。なお、符号35aは選択酸化膜を示す。
【0012】
そして、シリコン窒化膜34、シリコン酸化膜35及び選択酸化膜35aを除去して、図5(c)に示すような断面構造を得る。最後に、通常の電界効果トランジスタ製造プロセスにしたがって、ゲート酸化を行い、ゲート酸化膜を形成する。次にゲート電極36の加工及びソース領域及びドレイン領域のイオン注入を行い、図5(d)に示すような構造が実現できる。
次に、図6(a)〜(d)を用いて第2の製造方法を説明する。
まず、シリコン基板44と埋め込みシリコン酸化膜43とSOI層42とからなるSOI基板に、通常の電界効果トランジスタ形成プロセスにしたがって、ロコス法による素子分離酸化膜41を形成し、素子分離構造とすることにより、図6(a)に示すような断面の構造を得ることができる。
【0013】
次に、パターニングにより、SOI層42にチャネル領域となる部分を開口し、SOI層を一部除去する。このときのエッチング条件は、最終的なチャネル領域の厚さが所望の値になるように適宜最適化し、ソース領域とドレイン領域とに挟まれたチャネル領域を形成する。次に、パターニング用のレジストを除去した後に、図6(b)に示すような断面構造を得ることができる。
続いて、チャネル領域、ソース領域、ドレイン領域を構成するSOI層42の表面を酸化してシリコン酸化膜45を形成し、その上に、シリコン窒化膜46を堆積する。更に、異方性エッチングにより、シリコン窒化膜のみを選択的に除去し、チャネル領域とソース領域との境界及びチャネル領域とドレイン領域との境界のそれぞれの段差部分の側壁のみにシリコン窒化膜46を残す。このようなプロセスを経て、図6(c)に示すような断面構造が得られる。
【0014】
次に、ゲート電極材料を全面に堆積し、エッチバックすることでゲート電極47を形成する。最後に、ソース領域とドレイン領域とに対するイオン注入を行って、図6(d)に示すような構造を完成する。
また、他の従来技術として、図7(a)〜(d)に示すような技術が提案されている。
まず、図7(a)、(b)に示すように、チャネル部に通常素子分離で用いるロコス(以下、選択酸化)工程を適用することにより凹部を形成する。なお、図7(a)は図5(a)と同一構造である。
【0015】
続いて、図7(c)に示すように、選択酸化膜の抑えの膜であるシリコン窒化膜51を除去せずにゲート酸化膜を形成し、CVD法によりポリシリコン膜56を全面に形成する。続いて、シリコン窒化膜51の表面までポリシリコン膜56をエッチバックする。
これに、通常のプロセスでソース領域、ドレイン領域を形成し、図7(d)のようなリセス構造を有するSOIトランジスタが完成する。図中、符号52はSOI層、53は埋め込みシリコン酸化膜、54はシリコン基板、55、57はシリコン酸化膜を示す。
なお、上記従来技術では結果としてチャネル部の厚みが一種類となる。
【0016】
【発明が解決しようとする課題】
上述の従来の構造及び形成方法を今後微細化の進む実際のLSIに適用するには、以下の課題を全てクリアする必要がある。
LSIの外部システムの電源電圧は、LSIのスケーリング則に従った低電圧化が進んでおらず、LSI内部の回路に比べてI/O電圧が高いことが通常である。このため、I/O部に大きめのルールのトランジスタを配置し、コアの回路に最先端ルールの低電源電圧のトランジスタを配置することにより、高性能の集積回路を要求される電源電圧を実現している。
しかしながら、上述の方法ではチャネル領域の厚さが一定となるため、コアのトランジスタの要求でその厚さが決まってしまい、I/O部のトランジスタにおいて十分な耐圧を確保することが難しくなる。
【0017】
設計ルールの異なるSOI基板を使用したトランジスタを実現するため、フォトリソグラフィ法により厚さの異なる活性領域を別々に形成することも可能である。しかし、厚いSOI層とともに最先端ルールの極薄のSOI層を使用すると、寄生抵抗が上昇し、十分な能力を発揮できない。また、薄くすることによりコンタクトエッチングがSOI層を突き抜ける可能性が高くなる。更にソース/ドレイン部の高さが異なると突き抜ける確率は高くなる。
以下は、チャネル領域を薄くした最先端ルールでのトランジスタに関する課題を示したものである。なお、以下、選択酸化膜端とは平坦な選択酸化膜底部を含まない、選択酸化膜端部によって画定されるSOI層部分を指し、上記選択酸化膜端部には、バーズビーク全体が含まれる。
【0018】
まず、第1の課題としては、現行技術においてリセス構造のトランジスタを形成する上では、チャネル領域形成部のSOI層表面を低ダメージ化するには、ドライエッチングではなく選択酸化技術により形成する必要がある。
また、第2の課題として、選択酸化技術を用いた場合、選択酸化膜端は形成時に発生する応力による結晶欠陥が入りやすく、結晶欠陥に起因するリーク電流が発生すること、プロセス上バーズビークの伸びは制御が難しいこと、選択酸化膜端の段差をチャネル領域が含む場合、安定したチャネル注入が難しくなることという3点から、ゲート電極を選択酸化膜端とオーバーラップせず、選択酸化膜端より内側、更に望ましくは平坦部に形成する必要がある。
【0019】
また、第3の課題として、セルフアライン注入により、ソース/ドレイン領域の不純物濃度を注入のドーズ量で制御するには、ゲート電極側壁が基板面に対して、垂直に近い形で接している必要がある。
また、第4の課題として、リセス部形成及びゲート電極形成に2枚のマスクが必要となり、その分のマージンが必要となる。このため、この従来技術は微細化には不向きである。また、ゲート電極のずれによる特性のばらつきも生ずる。そこで、微細化及び特性の安定のためにはリセス部とゲート電極とをセルフアラインで形成する必要がある。
【0020】
また、第5の課題として、サイサイド技術においては、ソース/ドレイン領域とゲート電極とがシリサイドによるブリッジングでショートを生じさせないためには、ゲート電極の側壁にCVD絶縁膜によるサイドウォールスペーサーを形成する必要がある。
以上のことから、まず、図5(a)〜(d)に示す従来技術では、選択酸化技術を用いているものの、セルフアラインでなく、上記第4の課題を有している。また、選択酸化膜端にチャネル領域があるため、リーク電流が発生し、電界効果トランジスタの特性が劣化し、第2の課題を有している。
【0021】
また、図6(a)〜(d)に示す従来技術で、凹部に対して選択酸化技術によってリセス構造を作っておらず、SOI層に対して直接ドライエッチングを行っているため、第1の課題を有している。また、ゲート電極の表面とソース/ドレイン領域表面がほぼ同一位置にあるため、すなわち、ゲート電極が凹部のくぼみに埋め込まれているため、サリサイド技術を導入した場合、ブリッジングが生じ、ゲートとソース及びドレイン領域がショートする可能性が大きい。
更に、図7(a)〜(d)に示す従来技術では、ゲート電極が選択酸化膜端とオーバーラップしており、かつ、ゲート電極自体が選択酸化膜の形状になるため、ソース/ドレイン領域の注入及びチャネル領域への注入の制御が難しく、上記第2及び第3の課題を有する。また、サリサイド技術を導入した場合、ゲート電極が選択酸化膜の形状を有しているため、サイドウォールスペーサーが形成しにくく、上記第5の課題を有する。
【0022】
【課題を解決するための手段】
かくして本発明によれば、SOI基板を構成するSOI層に第1及び第2素子を備え、第1及び第2素子が、SOI層上のゲート電極と、SOI層の表面層に位置するチャネル領域及びチャネル領域の両側に形成されるソース/ドレイン領域とからなるトランジスタであり、第1素子のチャネル領域が形成されるSOI層が、第1素子のソース/ドレイン領域が形成されるSOI層より薄く、第2素子のソース/ドレイン領域とチャネル領域とが形成されるSOI層が同じ厚さであることを特徴とする半導体装置が提供される。
【0023】
更に、本発明によれば、上記半導体装置を製造する方法であって、
SOI層上に酸化防止膜を形成する工程と、
第1素子のチャネル領域の平面形状を画定する第1開口部を酸化防止膜に形成する工程と、
第1開口部内のSOI層の1部を除去することで、SOI層を薄くし第1素子のチャネル領域の厚さを画定する凹部を半導体層に設ける工程と、
第2素子のチャネル領域の平面形状を画定する第2開口部を酸化防止膜に形成する工程と、
第1及び第2開口部に露出するSOI層上にゲート絶縁膜を形成した後、第1及び第2開口部をゲート電極となるポリシリコン膜又は金属膜で埋める工程と、
酸化防止膜を除去し、ゲート電極をマスクとして、SOI層にイオン注入を行って、ソース/ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【0024】
【発明の実施の形態】
本発明で使用されるSOI基板は、特に限定されず、公知のSOI基板をいずれも使用することができる。SOI基板は、基板上に絶縁膜を介してSOI層が形成された構成を有している。基板としては、シリコン基板のような半導体基板、ガラス基板、プラスチック基板等の絶縁性基板、金属基板等の導電性基板等が挙げられる。絶縁膜としては、基板と半導体層を絶縁することができさえすれば特に限定されず、例えば、シリコン酸化膜、シリコン窒化膜等が挙げられる。
SOI層としては、シリコン層に限定されず、半導体であればどのような材料からなる層でも使用でき、例えば、シリコンゲルマニウム層、シリコン層とシリコンゲルマニウム層との積層体等が挙げられる。また、SOI層は、予めp型又はn型の導電型を有していてもよい。p型を与える不純物としては、ホウ素、BF2等が、n型を与える不純物としては、リン、ヒ素等が挙げられる。
【0025】
本発明では、SOI層に第1及び第2素子を備えている。この第1及び第2素子は、SOI層上のゲート電極と、SOI層の表面層に位置するチャネル領域及びチャネル領域の両側に形成されるソース/ドレイン領域とからなるトランジスタである。更に、本発明では、第1素子のチャネル領域が形成されるSOI層が、第1素子のソース/ドレイン領域が形成されるSOI層より薄く、第2素子のソース/ドレイン領域とチャネル領域とが形成されるSOI層が同じ厚さを有している。
【0026】
第1素子は、電源電圧の低いLSI内部の回路(コアの回路)用のトランジスタとして使用できる。一方、第2素子は、I/O部用の電源電圧の高いトランジスタ等として使用することができる。
第1及び第2素子を構成するゲート電極は、特に限定されず、公知の構成を採用できる。例えば、アルミニウム、銅等の金属及びこれら金属を含む合金、ポリシリコン、ポリシリコンと高融点金属(コバルト、チタン、タングステン等)とのシリサイド、ポリシリコンとシリサイドとの積層体等からなるゲート電極を使用することができる。
なお、ゲート電極は、T型状の逆テーパ形状を有していることが好ましい。この形状を有していることで、トランジスタのチャネル領域を規定するゲート電極下部の幅が短いため、トランジスタのチャネル領域を狭くでき、かつ上部の幅が長いため、低抵抗のゲート電極を実現できる。
【0027】
次に、第1素子において、チャネル領域が形成されるSOI層は、ソース/ドレイン領域が形成されるSOI層より薄く形成されている。薄さの程度は、所望する第1素子の性能に応じて決定されるが、10nm以上薄いことが好ましく、10〜65nmの範囲で薄いことがより好ましい。具体的には、ソース/ドレイン領域が形成されるSOI層の厚さは、40〜70nmであることが好ましく、チャネル領域が形成されるSOI層の厚さは、5〜60nmであることが好ましい。
第2素子において、ソース/ドレイン領域とチャネル領域とが形成されるSOI層は、同じ厚さを有している。両SOI層の厚さは、所望する第1素子の性能に応じて決定されるが、40〜70nmであることが好ましい。
【0028】
更に、第1及び第2素子のソース/ドレイン領域の不純物濃度は、所望する第1及び第2素子の性能に応じて決定されるが、第1素子は、1019〜1021cm−3の範囲、第2素子は、1019〜1021cm−3の範囲であることが好ましい。
ここで、第1素子と第2素子のソース/ドレイン領域が形成されるSOI層は、同じ厚さであることが好ましい。同じ厚さであることで、コンタクトホールの加工マージンを増やすことができる。
以下、実施の形態に示す本発明の半導体装置の製造方法の一例に基づいて本発明を詳細に説明するが、本発明は、この実施の形態に限定されるものではない。
【0029】
実施の形態1
図1(a)〜図3(r)は、実施の形態1の半導体装置の製造工程図、図4は図1(a)〜図3(r)に示す工程で製造された半導体装置の構造断面図である。
以下、図1(a)〜図3(r)を用いて、実施の形態1の半導体装置の製造方法を説明する。
まず、支持基板1上に埋め込み酸化膜2を介してp型のSOI層3が形成されたSOI基板(例えば、SIMOX:Separation by IMplanted OXygen)のSOI層3の厚さを酸化及びウエット処理により、約60nmに制御する。または、酸素注入の深さ位置をSOI層3が60nmとなる位置に注入する。続いて、素子分離膜4を形成する(図1(a))。
【0030】
次に、凹部形成箇所を選択酸化するための酸化防止膜を形成する。即ち、SOI層3表面を約10nm酸化してシリコン酸化膜5を形成し、続いてシリコン窒化膜6を約200nm形成する。なお、シリコン窒化膜6は選択酸化膜の形状を制御すると同時にゲート電極形状も制御する要素を含み、厚いほど最終的なゲート電極が厚くなる。続いてコアの回路部分の第1トランジスタ(第1素子)形成部のみ、通常のフォトリソグラフィ、エッチングにより、幅0.25μmのパターニングを行う(図1(b)と(c))。図1(b)中、16はレジスト層を意味する。
【0031】
続いてチャネル部のSOI層3の厚さを望ましくは約40nmとするため、約30〜40nmの選択酸化膜7を形成する(図1(d))。前記第1素子のチャネル領域のSOI層3の厚さは、0〜100nmで選択酸化膜7を形成することによって、10〜60nmの範囲で適時選ぶことが可能である。選択酸化膜7の酸化は、温度が500〜1200℃で、酸素、水蒸気、塩酸ガス混合の酸素等の酸化性雰囲気下で熱酸化することで容易に実施できる。
次に、I/O回路部分の第2トランジスタ(第2素子)形成部のみ、フォトリソグラフィ、エッチングにより、0.35μmのパターニングを行う(図1(e))。図1(e)中、16はレジスト層を意味する。
【0032】
次に、レジスト層16除去後、希フッ酸により、第1トランジスタの選択酸化膜7の除去、第2トランジスタのチャネル表面のクリーニングを行う(図1(f))。なお、ここで選択酸化・除去を数回に分けて行うと、選択酸化膜端での抑えの膜からの応力の影響が少なくなるため、ゲート電極形成領域の平坦部を広くでき、また、選択酸化膜7の端部でのSOI層内への応力が低減できる。
続いて、全面を10nm酸化し、SOI層表面にCVD窒化膜を約50nm形成し、異方性エッチングにより抑えの膜の側壁にCVD窒化膜からなるサイドウォールスペーサー8を残す(図2(g))。この際のエッチングはSOI層3表面上の酸化膜上で止める。
【0033】
次に、ウエットエッチングによりチャネル部表面の酸化膜を除去及び洗浄を行い、第2トランジスタ用のゲート酸化膜9をシリコン表面に約10nm形成する(図2(h))。
続いて、希フッ酸により第1トランジスタ用のゲート酸化膜9を除去する(図2(i))。図2(i)中、21はレジスト層を意味する。
レジスト層21を除去後、3nmのゲート酸化膜14を第1トランジスタに形成する(図2(j))。
上記ゲート酸化膜9と14としては、熱酸化又は低圧CVDにより形成されるシリコン酸化膜以外にも、窒化シリコン、ZrO2、HfO2の材料の内どれか1つをからなる膜、あるいはこれらの複数種の積層膜を用いることも可能である。
【0034】
次に、CVDポリシリコン膜10aを全面に約300nm形成する(図2(k))。
CVDポリシリコン膜10aを約200nmまでCMP法によりシリコン窒化膜6表面までエッチバックし、ゲート電極10を形成する(図2(l))。
次に、選択酸化膜7の抑えのシリコン窒化膜6及びサイドウォールスペーサー8のCVD窒化膜をそれぞれリン酸により除去する(図3(m))。以上の工程によって、線幅約0.15μmの第1トランジスタのゲート電極10及び約0.25μmの第2トランジスタのゲート電極10が完成する。
【0035】
続いて、PMOS形成領域23にフォトリソグラフィによりレジスト層24を形成する(図3(n))。そして、NMOS形成領域22へ注入エネルギーを10keV、ドーズ量を3×1013cm−2でリンをイオン注入する。これにより、NMOS形成領域22に低濃度ソース/ドレイン領域18が形成される。
レジスト層24除去後、NMOS形成領域22にフォトリソグラフィによりレジスト層25を形成する(図3(o))。そして、PMOS形成領域22へ注入エネルギー10keV、ドーズ量を3×1013cm−2でBF2をイオン注入する。これにより、PMOS形成領域22に低濃度ソース/ドレイン領域18が形成される。
【0036】
レジスト層25除去後、CVD酸化膜を全面に約20nm形成し、続いて、CVD窒化膜を約80nm形成し、異方性エッチングで若干低濃度ソース/ドレイン領域18表面にCVD酸化膜を残すことで、ゲート電極10側壁にサイドウォールスペーサー13を形成する(図3(p))。
続いて、PMOS形成領域23へフォトリソグラフィによりレジスト層26を形成する(図3(q))。そして、ソース/ドレイン領域及びゲート電極へ注入エネルギーを30keV、ドーズ量を3×1015cm−2でヒ素をNMOS形成領域22にイオン注入する。
【0037】
レジスト層26除去後、NMOSの形成領域22にフォトリソグラフィによりレジスト層27を形成する(図3(r))。そして、PMOSの形成領域23へ注入エネルギー20keV、ドーズ量を3×1015cm−2でBF2をイオン注入する。
図3(q)と(r)のイオン注入により、高濃度ソース/ドレイン領域19が形成される。
【0038】
レジスト層27除去後、1000℃、20秒間で拡散を行う。続いて、高濃度ソース/ドレイン領域19及びゲート電極10にウエットエッチングにより、残った酸化膜を除去する。続いて、Co膜を5〜15nmスパッタリングにより形成する。次に、450〜550℃、60秒間の熱処理によりCoSiのシリサイド膜15をゲート電極10及び高濃度ソース/ドレイン領域19上に形成する。次に、未反応Co膜を硫酸と過酸化水素水で除去し、更に650〜750℃、30秒間の熱処理により、CoSi2を得る。これにより、図4のような断面構造が得られる。
【0039】
最後に、CVD酸化膜からなる層間絶縁膜を1000nm形成し、CMPによる平坦化を行い、通常のコンタクト工程及び配線工程を経て、2種類の電界効果トランジスタが得られる。
実施例では2種類のチャネル領域のSOI層の厚みの電界効果トランジスタにおいてNMOS、PMOSともに同じ注入が行われている。しかし、これに限定されるものでなく、各々フォトリソグラフィ工程を分け、異なる条件で注入を行ってもよい。
【0040】
また、図1(a)〜図3(r)では2種類のトランジスタを形成しているが、図1(e)の工程後、レジスト層を除去し、更に、図1(d)の工程に戻ることで、結果的にチャネル厚さの異なる3種類以上のトランジスタを同一基板上に形成することも可能である。この場合、最もチャネルが薄くなるトランジスタのチャネル厚さは、繰り返される図1(d)の工程の酸化量の総和により決定することができる。
【0041】
【発明の効果】
以上、詳細に説明したように、本発明を用いることにより、2電源化の可能なSOI集積回路を実現できる。更にはチャネル領域とソース/ドレイン領域のSOI層厚さが独立に制御可能なリセス構造のトランジスタを実現できる。
第1素子と第2素子のソース/ドレイン領域を、同じ厚さとすることで、コンタクトホールの加工マージンを増やすことができる。
ゲート電極が、T型状の逆テーパ形状を有することで、トランジスタのチャネル領域を規定するゲート電極下部の幅が短いためトランジスタのチャネル領域を狭くでき、かつ上部の幅が長いため、低抵抗のゲート電極を実現できる。
本発明の半導体装置の製造方法により、
(1)チャネル表面の低ダメージ化を実現できる。
(2)ゲート電極をリセス端にオーバーラップさせず、また、セルフアラインでゲート電極とチャネル部を決め、同時にサリサイド技術が適用できるので、完全空乏動作とソース/ドレイン領域の寄生抵抗の低減が両立し、且つ、安定した動作を有するトランジスタの形成を実現することができる。
(3)サイドウォール技術を利用したダマシンゲート電極技術のため、ゲート長の微細化がフォトリソグラフィ技術に律速されずに実現できる。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造工程を説明するための概略断面図である。
【図2】本発明の半導体装置の製造工程を説明するための概略断面図である。
【図3】本発明の半導体装置の製造工程を説明するための概略断面図である。
【図4】図1〜3に示す工程で製造された半導体装置の概略断面図である。
【図5】従来技術による、第1のリセス構造のSOI層に電界効果トランジスタを形成する概略工程断面図である。
【図6】従来技術による、第2のリセス構造のSOI層に電界効果トランジスタを形成する概略工程断面図である。
【図7】従来技術による、第3のリセス構造のSOI層に電界効果トランジスタを形成する概略工程断面図である。
【符号の説明】
1 支持基板
2 埋め込み酸化膜
3、33、42、52 SOI層
4 素子分離膜
5、35、45、55、57 シリコン酸化膜
6、34、46、51 シリコン窒化膜
7、35a 選択酸化膜
8、13 サイドウォールスペーサー
9、14、47 ゲート酸化膜
10、36 ゲート電極
10a CVDポリシリコン膜
11 チャネル領域
15 シリサイド膜
16、17、21、24、25、26、27 レジスト層
18 低濃度ソース/ドレイン領域
19 高濃度ソース/ドレイン領域
22 NMOS形成領域
23 PMOS形成領域
31、44、54 シリコン基板
32、43、53 埋め込みシリコン酸化膜
41 素子分離酸化膜
56 ポリシリコン膜
Claims (12)
- SOI基板を構成するSOI層に第1及び第2素子を備え、第1及び第2素子が、SOI層上のゲート電極と、SOI層の表面層に位置するチャネル領域及びチャネル領域の両側に形成されるソース/ドレイン領域とからなるトランジスタであり、第1素子のチャネル領域が形成されるSOI層が、第1素子のソース/ドレイン領域が形成されるSOI層より薄く、第2素子のソース/ドレイン領域とチャネル領域とが形成されるSOI層が同じ厚さであることを特徴とする半導体装置。
- 第1素子と第2素子のソース/ドレイン領域が、同じ厚さである請求項1に記載の半導体装置。
- ゲート電極が、T型状の逆テーパ形状を有する請求項1に記載の半導体装置。
- 第1素子のチャネル領域が形成されるSOI層が、5〜60nmの厚さを有する請求項1に記載の半導体装置。
- 請求項1〜4のいずれか1つに記載の半導体装置を製造する方法であって、
SOI層上に酸化防止膜を形成する工程と、
第1素子のチャネル領域の平面形状を画定する第1開口部を酸化防止膜に形成する工程と、
第1開口部内のSOI層の1部を除去することで、SOI層を薄くし第1素子のチャネル領域の厚さを画定する凹部を半導体層に設ける工程と、
第2素子のチャネル領域の平面形状を画定する第2開口部を酸化防止膜に形成する工程と、
第1及び第2開口部に露出するSOI層上にゲート絶縁膜を形成した後、第1及び第2開口部をゲート電極となるポリシリコン膜又は金属膜で埋める工程と、
酸化防止膜を除去し、ゲート電極をマスクとして、SOI層にイオン注入を行って、ソース/ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 第1開口部内のSOI層の1部の除去が、酸化防止膜をマスクにし、第1開口部で露出するSOI層の表面を酸化して選択酸化膜を形成する工程と、選択酸化膜を除去する工程とからなり、第1素子のチャネル領域の厚さが、2工程を1回又は複数回繰り返すことによりコントロールされる請求項5に記載の半導体装置の製造方法。
- 第1素子のチャネル部のSOI層が、5〜60nmの厚さにコントロールされる請求項5又は6に記載の半導体装置の製造方法。
- 選択酸化膜が、酸素、水蒸気又は塩酸ガス混合の酸素の雰囲気下、500〜1200℃の温度で熱酸化により形成される請求項6又は7に記載の半導体装置の製造方法。
- ゲート絶縁膜が、第1及び第2開口部に第1絶縁膜を堆積する工程、第1絶縁膜を異方性エッチングして第1及び第2開口部の側壁に第1サイドウォールスペーサーを形成する工程を経て、露出したSOI層表面に形成される請求項5〜8のいずれか1つに記載の半導体装置の製造方法。
- 酸化防止膜が、SOI層側からシリコン酸化膜とシリコン窒化膜との積層膜からなる請求項5〜9のいずれか1つに記載の半導体装置の製造方法。
- ゲート絶縁膜が、酸化シリコン、窒化シリコン、ZrO2、HfO2の材料の内どれか1つからなる膜、あるいはこれらの材料の積層膜からなる請求項5〜10のいずれか1つに記載の半導体装置の製造方法。
- ソース/ドレイン領域が、ゲート電極をマスクとして、ソース/ドレイン領域の濃度より低濃度のイオン注入をSOI層に行うことで低濃度不純物層を形成した後、全面に第3絶縁膜を堆積し、第3絶縁膜を異方性エッチングしてゲート電極側壁に第2サイドウォールスペーサーを形成し、ゲート電極及び第2サイドウォールスペーサーをマスクとしてSOI層にイオン注入を行うことで形成される請求項5〜11のいずれか1つに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publication Number | Publication Date |
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JP2004071963A true JP2004071963A (ja) | 2004-03-04 |
Family
ID=32017326
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JP2002231607A Pending JP2004071963A (ja) | 2002-08-08 | 2002-08-08 | 半導体装置及びその製造方法 |
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JP2007095784A (ja) * | 2005-09-27 | 2007-04-12 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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