JP2940880B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に関し、特に、MOS（Meta1 Oxi
de Semiconductor）型電界効果トランジスタ（以下「SO
I−MOSFET）と称す）などの比較的薄い厚さの活性領域
を有する半導体装置およびその製造方法に関するもので
ある。
de Semiconductor）型電界効果トランジスタ（以下「SO
I−MOSFET）と称す）などの比較的薄い厚さの活性領域
を有する半導体装置およびその製造方法に関するもので
ある。
［従来の技術］ まず、本発明の背景技術として、本発明が主として適
用されるSOI−MOSFETの概要を、相補型MOS（以下、「CM
OS」と記す）を例にとって説明する。
用されるSOI−MOSFETの概要を、相補型MOS（以下、「CM
OS」と記す）を例にとって説明する。
CMOSは低消費電力で雑音特性にも優れ、高集積化，高
速化を追求する上で重要性が増している。従来の、SOI
型ではないいわゆるバルク型のCMOSの断面構造は、第4A
図に示すようになっている。同図に示すCMOSは、ｐ型シ
リコン基板１の表面近傍には、ｎウェル領域２が形成さ
れ、このｎウェル領域２上には多結晶シリコンゲート３
を主たる構成要素とするnpチャネル型MOSFET4が形成さ
れている。また、ｐ型シリコン基板１の表面の、ｎウェ
ル領域２以外の領域に、多結晶シリコンゲート５を主た
る構成要素とするｎチャネル型MOSFET6が形成されてい
る。ｎウェル領域２と他の領域は、フィールド酸化膜７
で分離絶縁されている。このようなバルク型のCMOSは、
素子寸法が縮小化すると、外来雑音によつて寄生サイリ
スタが動作し、電源端子から接地端子へ異常電流が流れ
て回路動作が停止する、いわゆるラッチアップ現象や、
α線によるソフトエラーなどが起こりやすくなるという
問題がある。
速化を追求する上で重要性が増している。従来の、SOI
型ではないいわゆるバルク型のCMOSの断面構造は、第4A
図に示すようになっている。同図に示すCMOSは、ｐ型シ
リコン基板１の表面近傍には、ｎウェル領域２が形成さ
れ、このｎウェル領域２上には多結晶シリコンゲート３
を主たる構成要素とするnpチャネル型MOSFET4が形成さ
れている。また、ｐ型シリコン基板１の表面の、ｎウェ
ル領域２以外の領域に、多結晶シリコンゲート５を主た
る構成要素とするｎチャネル型MOSFET6が形成されてい
る。ｎウェル領域２と他の領域は、フィールド酸化膜７
で分離絶縁されている。このようなバルク型のCMOSは、
素子寸法が縮小化すると、外来雑音によつて寄生サイリ
スタが動作し、電源端子から接地端子へ異常電流が流れ
て回路動作が停止する、いわゆるラッチアップ現象や、
α線によるソフトエラーなどが起こりやすくなるという
問題がある。
それに対して、SOI型の構造を有するCMOSの断面構造
は、概略第4B図に示すようになっている。このSOI型CMO
Sは、第4B図を参照して、シリコン基板１上に、絶縁体
層８を介して、フィールド絶縁膜７によって島状に分離
形成されたシリコン層などからなる半導体層9,10が形成
されている。半導体層９には、多結晶シリコンゲート３
を含むｐチャネルMOSFET4の、ｎ型のチャネル領域とｐ
型のソース／ドレイン領域が形成され、半導体層10に
は、ｎチャネルMOSFET6のｐ型のチャネル領域とｎ型の
ソース／ドレイン領域が形成されている。このようなSO
I構造のCMOSにおいては、各素子相互および基板との間
が完全に絶縁分離されているため、ソフトエラーやラッ
チアップに関与する電流経路がなく、素子寸法の縮小化
に有利である。また、下層の絶縁層によって、配線容量
や接合容量が低下するため、高速動作にも有効である
（応用物理第54巻第12号（1985）p1274〜p1283「SOI技
術」参照）。
は、概略第4B図に示すようになっている。このSOI型CMO
Sは、第4B図を参照して、シリコン基板１上に、絶縁体
層８を介して、フィールド絶縁膜７によって島状に分離
形成されたシリコン層などからなる半導体層9,10が形成
されている。半導体層９には、多結晶シリコンゲート３
を含むｐチャネルMOSFET4の、ｎ型のチャネル領域とｐ
型のソース／ドレイン領域が形成され、半導体層10に
は、ｎチャネルMOSFET6のｐ型のチャネル領域とｎ型の
ソース／ドレイン領域が形成されている。このようなSO
I構造のCMOSにおいては、各素子相互および基板との間
が完全に絶縁分離されているため、ソフトエラーやラッ
チアップに関与する電流経路がなく、素子寸法の縮小化
に有利である。また、下層の絶縁層によって、配線容量
や接合容量が低下するため、高速動作にも有効である
（応用物理第54巻第12号（1985）p1274〜p1283「SOI技
術」参照）。
以下、従来のSOI−MOSFETの構造およびその製造方法
を第５図，第6A図ないし第6F図に基づいて説明する。ま
ず、第５図を参照して、従来のSOI−MOSFETは、シリコ
ン基板11上に絶縁体層12が形成されており、この絶縁体
層12上に300〜1500Å程度の比較的薄いシリコン層13が
形成されている。シリコン層13内には、その中央近傍
に、低いｐ型不純物濃度（たとえば、1016〜1017／c
m3）を有するチャネル領域14が形成されている。また、
中程度のｎ型不純物濃度（たとえば1018／cm3）を有す
る付加的ソース領域15と付加的ドレイン領域16が、それ
ぞれチャネル領域14の左右両側に隣接して形成されてい
る。
を第５図，第6A図ないし第6F図に基づいて説明する。ま
ず、第５図を参照して、従来のSOI−MOSFETは、シリコ
ン基板11上に絶縁体層12が形成されており、この絶縁体
層12上に300〜1500Å程度の比較的薄いシリコン層13が
形成されている。シリコン層13内には、その中央近傍
に、低いｐ型不純物濃度（たとえば、1016〜1017／c
m3）を有するチャネル領域14が形成されている。また、
中程度のｎ型不純物濃度（たとえば1018／cm3）を有す
る付加的ソース領域15と付加的ドレイン領域16が、それ
ぞれチャネル領域14の左右両側に隣接して形成されてい
る。
また、付加的ソース領域15と付加的ドレイン領域16に
は、高いｎ型不純物濃度（たとえば1019〜1020／cm3）
を有するソース領域17およびドレイン領域18が接続して
形成されている。
は、高いｎ型不純物濃度（たとえば1019〜1020／cm3）
を有するソース領域17およびドレイン領域18が接続して
形成されている。
チャネル領域14上には、誘電体薄膜19を挾んでゲート
電極20が形成されている。ゲート電極20の両側壁には、
サイドウォールスペーサ21が形成されている。シリコン
層13,ゲート電極20およびサイドウォールスペーサ21
は、層間絶縁膜22によって覆われている。層間絶縁膜22
には、コンタクトホール23が設けられ、各コンタクトホ
ール23を介してゲート電極20,ソース領域17およびドレ
イン領域18に配線層24が接続されている。
電極20が形成されている。ゲート電極20の両側壁には、
サイドウォールスペーサ21が形成されている。シリコン
層13,ゲート電極20およびサイドウォールスペーサ21
は、層間絶縁膜22によって覆われている。層間絶縁膜22
には、コンタクトホール23が設けられ、各コンタクトホ
ール23を介してゲート電極20,ソース領域17およびドレ
イン領域18に配線層24が接続されている。
以上のように構成されたSOI−MOSFETにおいて、ゲー
ト電極20に正の電圧を印加すると、ｐ型のチャネル領域
14の上層部にｎ導電型のキャリア（電子）が誘引され、
その上層部はソース領域17およびドレイン領域18あるい
は付加的ソース領域15,付加的ドレイン領域16と同じｎ
導電型に反転させられる。したがって、ソース領域17と
ドレイン領域18との間で電流が流れることが可能とな
る。また、チャネル領域14の上層部に誘引されるｎ型キ
ャリアの濃度は、ゲート電圧によって変化するため、チ
ャネル領域14を流れる電流量をゲート電圧によって制御
することができる。これがMOSFETの動作原理である。
ト電極20に正の電圧を印加すると、ｐ型のチャネル領域
14の上層部にｎ導電型のキャリア（電子）が誘引され、
その上層部はソース領域17およびドレイン領域18あるい
は付加的ソース領域15,付加的ドレイン領域16と同じｎ
導電型に反転させられる。したがって、ソース領域17と
ドレイン領域18との間で電流が流れることが可能とな
る。また、チャネル領域14の上層部に誘引されるｎ型キ
ャリアの濃度は、ゲート電圧によって変化するため、チ
ャネル領域14を流れる電流量をゲート電圧によって制御
することができる。これがMOSFETの動作原理である。
ここで、付加的ドレイン領域16はドレイン領域18とゲ
ート電極20の境界近傍の電界を弱め、衝突電離現象によ
って発生する電子正孔対の生成を抑える役割を有するも
ので、いわゆるLDD（Light1y−Doped Drain）構造にな
っている。ところで、たとえば厚さ500〜1500Åの比較
的薄いシリコン層13を有する薄膜SOI−MOSFETは、厚さ5
000Å程度の比較的厚いシリコン層を有する通常のSOI−
MOSFETに比べて、下記のような優れた特性を有してい
る。すなわち、電流が流れるチャネル領域14が非常に薄
いため、ゲート電圧を印加することにより、チャネル領
域14が完全に空乏化される。したがって、チャネル領域
14の空乏層が、ドレイン電圧の影響を受けることなく、
ゲート電極20によって確実に支配することが可能とな
る。このため、ドレイン領域18からのチャネル領域14へ
の電界の影響が少なくなる。よって、SOI以外の通常の
バルクMOSFETで見られるような、高いドレイン電圧で急
激に電流が増加するいわゆるパンチスルー現象によっ
て、第7A図に示すようなVD−ID特性の劣化が抑制され
る。したがって、ゲート長の短いトランジスタにおいて
も安定に動作させることが可能である。
ート電極20の境界近傍の電界を弱め、衝突電離現象によ
って発生する電子正孔対の生成を抑える役割を有するも
ので、いわゆるLDD（Light1y−Doped Drain）構造にな
っている。ところで、たとえば厚さ500〜1500Åの比較
的薄いシリコン層13を有する薄膜SOI−MOSFETは、厚さ5
000Å程度の比較的厚いシリコン層を有する通常のSOI−
MOSFETに比べて、下記のような優れた特性を有してい
る。すなわち、電流が流れるチャネル領域14が非常に薄
いため、ゲート電圧を印加することにより、チャネル領
域14が完全に空乏化される。したがって、チャネル領域
14の空乏層が、ドレイン電圧の影響を受けることなく、
ゲート電極20によって確実に支配することが可能とな
る。このため、ドレイン領域18からのチャネル領域14へ
の電界の影響が少なくなる。よって、SOI以外の通常の
バルクMOSFETで見られるような、高いドレイン電圧で急
激に電流が増加するいわゆるパンチスルー現象によっ
て、第7A図に示すようなVD−ID特性の劣化が抑制され
る。したがって、ゲート長の短いトランジスタにおいて
も安定に動作させることが可能である。
次に、第５図に示された構造を有する従来のSOI−MOS
FETの製造方法について、第6A図〜第6F図を参照しなが
ら説明する。まず、シリコン基板11に、酸素イオンをた
とえば注入エネルキ200KeV、注入量２×1018／cm2で注
入し1350℃程度の熱処理を行なうと、表面に薄いシリコ
ン層13を残して絶縁層12がシリコン基板11中に形成され
る。次に、シリコン層13を島状に加工し、活性領域を形
成する（第6A図）。ここで、シリコン層13にｐ型の不純
物を注入し、チャネル領域14を形成する。次に、シリコ
ン層13の表面を熱酸化することによって誘電体薄膜19を
形成し、さらにポリシリコンなどからなるゲート電極20
を形成する。ここで、このゲート電極20をマスクとして
イオン注入を行ない、たとえばｎ型の不純物であるリン
を注入することにより、付加的ソース領域15および付加
的ドレイン領域16を形成する（第6B図）。
FETの製造方法について、第6A図〜第6F図を参照しなが
ら説明する。まず、シリコン基板11に、酸素イオンをた
とえば注入エネルキ200KeV、注入量２×1018／cm2で注
入し1350℃程度の熱処理を行なうと、表面に薄いシリコ
ン層13を残して絶縁層12がシリコン基板11中に形成され
る。次に、シリコン層13を島状に加工し、活性領域を形
成する（第6A図）。ここで、シリコン層13にｐ型の不純
物を注入し、チャネル領域14を形成する。次に、シリコ
ン層13の表面を熱酸化することによって誘電体薄膜19を
形成し、さらにポリシリコンなどからなるゲート電極20
を形成する。ここで、このゲート電極20をマスクとして
イオン注入を行ない、たとえばｎ型の不純物であるリン
を注入することにより、付加的ソース領域15および付加
的ドレイン領域16を形成する（第6B図）。
次に、CVD絶縁膜21aを堆積し（第6C図）、反応性イオ
ンエッチングを行なうことにより、ゲート電極20の側壁
にサイドウォールスペーサ21が形成される。このサイド
ウォールスペーサ21の形成に際して、CVD酸化膜21aは30
00Å程度の厚さに堆積させるため、サイドウォールスペ
ーサ21を残して、その他をすべてエッチングするために
は、CVD酸化膜21aの厚さの不均一性などを考慮に入れ
て、ある程度のオーバーエッチングが必要である。この
オーバーエッチングのために、シリコン層13が多少エッ
チングされて削られ、第6D図に矢印Ａで示すように段差
が生じる。具体的には、たとえば平均3000Å程度のCVD
酸化膜21aに反応性イオンエッチングを施す場合、CVD酸
化膜21aの厚さのばらつきやエッチング特性のばらつき
を考慮して、約20％のオーバーエッチングを行なう。す
なわち、CVD酸化膜21aが3000Åエッチングされた後、さ
らに3000Åの20％である600ÅのCVD酸化膜21aがオーバ
ーエッチングされる時間のエッチングが行なわれる。し
たがって、シリコン層13表面上にちょうど3000ÅのCVD
絶縁膜が堆積されている場合には、シリコン層13がオー
バーエッチングされることになる。CVD絶縁膜としては
通常シリコン酸化膜が用いられ、これとシリコンとの反
応性イオンエッチングの選択比は、およそ5:1になる。
したがって、シリコン酸化膜ならば600Åオーバーエッ
チングされる時間に、約120Åのシリコンがエッチング
されてしまうことになる。
ンエッチングを行なうことにより、ゲート電極20の側壁
にサイドウォールスペーサ21が形成される。このサイド
ウォールスペーサ21の形成に際して、CVD酸化膜21aは30
00Å程度の厚さに堆積させるため、サイドウォールスペ
ーサ21を残して、その他をすべてエッチングするために
は、CVD酸化膜21aの厚さの不均一性などを考慮に入れ
て、ある程度のオーバーエッチングが必要である。この
オーバーエッチングのために、シリコン層13が多少エッ
チングされて削られ、第6D図に矢印Ａで示すように段差
が生じる。具体的には、たとえば平均3000Å程度のCVD
酸化膜21aに反応性イオンエッチングを施す場合、CVD酸
化膜21aの厚さのばらつきやエッチング特性のばらつき
を考慮して、約20％のオーバーエッチングを行なう。す
なわち、CVD酸化膜21aが3000Åエッチングされた後、さ
らに3000Åの20％である600ÅのCVD酸化膜21aがオーバ
ーエッチングされる時間のエッチングが行なわれる。し
たがって、シリコン層13表面上にちょうど3000ÅのCVD
絶縁膜が堆積されている場合には、シリコン層13がオー
バーエッチングされることになる。CVD絶縁膜としては
通常シリコン酸化膜が用いられ、これとシリコンとの反
応性イオンエッチングの選択比は、およそ5:1になる。
したがって、シリコン酸化膜ならば600Åオーバーエッ
チングされる時間に、約120Åのシリコンがエッチング
されてしまうことになる。
サイドウォールスペーサ21が形成された後、これをマ
スクとしてさらに燐イオンを101.9〜1020／cm3程度注入
し、高濃度のソース領域17とドレイン領域18を形成し、
第6D図の状態になる。その後、層間絶縁膜22をCVDによ
って堆積し、さらに、この層間絶縁膜22の所定位置にコ
ンタクトホール23を形成する。このコンタクトホール23
を形成する際にも、若干のオーバーエッチングが起こ
り、第6E図に矢印Ｂで示す窪みが生ずる。最後に、配線
層24を形成すると、第6F図に示す薄膜SOI−MOSFETが完
成する。
スクとしてさらに燐イオンを101.9〜1020／cm3程度注入
し、高濃度のソース領域17とドレイン領域18を形成し、
第6D図の状態になる。その後、層間絶縁膜22をCVDによ
って堆積し、さらに、この層間絶縁膜22の所定位置にコ
ンタクトホール23を形成する。このコンタクトホール23
を形成する際にも、若干のオーバーエッチングが起こ
り、第6E図に矢印Ｂで示す窪みが生ずる。最後に、配線
層24を形成すると、第6F図に示す薄膜SOI−MOSFETが完
成する。
［発明が解決しようとする課題］ 従来のSOI−MOSFETは以上のように構成され、かつ製
造されているため、サイドウォールスペーサ21を形成す
る際やコンタクトホール23を形成する際にオーバーエッ
チングが起こり、第6D図の矢印Ａおよび第6E図の矢印Ｂ
で示されるようにシリコン層13に薄い部分が生じる。そ
の結果この部分の抵抗が増加してトランジスタ特性が劣
化し、第7B図に示すように、所定のドレイン電圧VDに対
するドレイン電流IDの値が低くなってしまう。また、完
全にシリコン層13が消失する部分が生じて、ソース領域
17あるいはドレイン領域18が分断されてしまい、トラン
ジスタ動作がされなくなるという問題があった。
造されているため、サイドウォールスペーサ21を形成す
る際やコンタクトホール23を形成する際にオーバーエッ
チングが起こり、第6D図の矢印Ａおよび第6E図の矢印Ｂ
で示されるようにシリコン層13に薄い部分が生じる。そ
の結果この部分の抵抗が増加してトランジスタ特性が劣
化し、第7B図に示すように、所定のドレイン電圧VDに対
するドレイン電流IDの値が低くなってしまう。また、完
全にシリコン層13が消失する部分が生じて、ソース領域
17あるいはドレイン領域18が分断されてしまい、トラン
ジスタ動作がされなくなるという問題があった。
上記従来の問題点を解消するため本発明は、オーバー
エッチングによる半導体層の膜厚の減少を抑制すること
により、トランジスタ特性の向上を図った半導体装置お
よびその製造方法を提供することを目的とする。
エッチングによる半導体層の膜厚の減少を抑制すること
により、トランジスタ特性の向上を図った半導体装置お
よびその製造方法を提供することを目的とする。
［課題を解決するための手段］ 本発明に従った半導体装置は、絶縁体層上に形成され
た半導体層と、この半導体層内に形成された、第１導電
型のチャネル領域と、半導体層内でチャネル領域の左右
両側に接して形成された第２導電型の付加的ソース／ド
レイン領域と、チャネル領域上に誘電体薄膜を介して形
成されたゲート電極と、このゲート電極の左右両側壁に
設けられた第１のサイドウォールスペーサと、半導体層
の表面上の、第１のサイドウォールスペーサの外側に形
成された、耐エッチング性を有する金属層と、第１のサ
イドウォールスペーサの外側に設けられた第２のサイド
ウォールスペーサと、この第２のサイドウォールスペー
サよりも外側の領域の半導体層内に、付加的ソース／ド
レイン領域に隣接して形成された、付加的ソース／ドレ
イン領域よりも高濃度のソース／ドレイン領域とを備え
た、SOI型の電界効果トランジスタを含む半導体装置で
あって、第１のサイドウォールスペーサの最大幅を第２
のサイドウォールスペーサの最大幅よりも小さくし、か
つ、第１および第２のサイドウォールスペーサは、絶縁
膜を異方性エッチングによりオーバーエッチングして形
成されたことを特徴とする。
た半導体層と、この半導体層内に形成された、第１導電
型のチャネル領域と、半導体層内でチャネル領域の左右
両側に接して形成された第２導電型の付加的ソース／ド
レイン領域と、チャネル領域上に誘電体薄膜を介して形
成されたゲート電極と、このゲート電極の左右両側壁に
設けられた第１のサイドウォールスペーサと、半導体層
の表面上の、第１のサイドウォールスペーサの外側に形
成された、耐エッチング性を有する金属層と、第１のサ
イドウォールスペーサの外側に設けられた第２のサイド
ウォールスペーサと、この第２のサイドウォールスペー
サよりも外側の領域の半導体層内に、付加的ソース／ド
レイン領域に隣接して形成された、付加的ソース／ドレ
イン領域よりも高濃度のソース／ドレイン領域とを備え
た、SOI型の電界効果トランジスタを含む半導体装置で
あって、第１のサイドウォールスペーサの最大幅を第２
のサイドウォールスペーサの最大幅よりも小さくし、か
つ、第１および第２のサイドウォールスペーサは、絶縁
膜を異方性エッチングによりオーバーエッチングして形
成されたことを特徴とする。
本発明に従った半導体装置の製造方法は、絶縁体層上
に形成された第１導電型の半導体層上に、誘電体薄膜を
形成する工程と、この誘電体薄膜上にゲート電極を形成
する工程と、このゲート電極をマスクとして、半導体層
内に第２導電型の不純物を注入し、付加的ソース／ドレ
イン領域を形成する工程と、半導体層上全面に第１の絶
縁膜を堆積した後、この第１の絶縁膜を異方性エッチン
グによりオーバーエッチングすることによって、ゲート
電極の左右両側壁に、第１のサイドウォールスペーサを
形成する工程と、第１のサイドウォールスペーサの表面
を除き、半導体層が露出した領域およびゲート電極の上
面に、自己整合的に耐エッチング性のある金属層を形成
する工程と、半導体層上全面に、第１の絶縁膜よりも厚
い第２の絶縁膜を堆積した後、この第２の絶縁膜を異方
性エッチングによりオーバーエッチングすることによっ
て、ゲート電極の左右両側壁の第１のサイドウォールス
ペーサの外側に、該第１のサイドウォールスペーサの最
大幅よりも大きな最大幅を有する第２のサイドウォール
スペーサを形成する工程と、ゲート電極、第１および第
２のサイドウォールスペーサをマスクとして、半導体層
内に第２導電型の不純物を注入し、付加的ソース／ドレ
イン領域よりも高濃度のソース／ドレイン領域を形成す
る工程とを備える。
に形成された第１導電型の半導体層上に、誘電体薄膜を
形成する工程と、この誘電体薄膜上にゲート電極を形成
する工程と、このゲート電極をマスクとして、半導体層
内に第２導電型の不純物を注入し、付加的ソース／ドレ
イン領域を形成する工程と、半導体層上全面に第１の絶
縁膜を堆積した後、この第１の絶縁膜を異方性エッチン
グによりオーバーエッチングすることによって、ゲート
電極の左右両側壁に、第１のサイドウォールスペーサを
形成する工程と、第１のサイドウォールスペーサの表面
を除き、半導体層が露出した領域およびゲート電極の上
面に、自己整合的に耐エッチング性のある金属層を形成
する工程と、半導体層上全面に、第１の絶縁膜よりも厚
い第２の絶縁膜を堆積した後、この第２の絶縁膜を異方
性エッチングによりオーバーエッチングすることによっ
て、ゲート電極の左右両側壁の第１のサイドウォールス
ペーサの外側に、該第１のサイドウォールスペーサの最
大幅よりも大きな最大幅を有する第２のサイドウォール
スペーサを形成する工程と、ゲート電極、第１および第
２のサイドウォールスペーサをマスクとして、半導体層
内に第２導電型の不純物を注入し、付加的ソース／ドレ
イン領域よりも高濃度のソース／ドレイン領域を形成す
る工程とを備える。
［作用］ 本発明に従った半導体装置およびその製造方法では、
第１のサイドウォールスペーサの最大幅を、第２のサイ
ドウォールスペーサの最大幅よりも小さくし、かつ、第
１および第２のサイドウォールスペーサは、絶縁膜を異
方性エッチングによりオーバーエッチングして形成され
ている。また、第１のサイドウォールスペーサをソース
／ドレイン領域の表面上の金属層の形成のためのマスク
として用い、第２のサイドウォールスペーサをマスクと
してLDD構造における高濃度ソース／ドレイン領域の形
成に用いている。
第１のサイドウォールスペーサの最大幅を、第２のサイ
ドウォールスペーサの最大幅よりも小さくし、かつ、第
１および第２のサイドウォールスペーサは、絶縁膜を異
方性エッチングによりオーバーエッチングして形成され
ている。また、第１のサイドウォールスペーサをソース
／ドレイン領域の表面上の金属層の形成のためのマスク
として用い、第２のサイドウォールスペーサをマスクと
してLDD構造における高濃度ソース／ドレイン領域の形
成に用いている。
それにより、第１のサイドウォールスペーサを形成す
る際の異方性エッチングにおけるオーバーエッチングが
極めてわずかに抑えられる。さらに、耐エッチング性の
ある金属層をソース／ドレイン領域上に形成しているた
め、第２のサイドウォールスペーサを形成する際のソー
スドレイン領域のオーバーエッチングも防止される。よ
って、極めて薄い半導体層を有するためにオーバーッチ
ングによる特性の劣化を生じやすいSOI型の電界効果ト
ランジスタの特性を良好に保つことができる。
る際の異方性エッチングにおけるオーバーエッチングが
極めてわずかに抑えられる。さらに、耐エッチング性の
ある金属層をソース／ドレイン領域上に形成しているた
め、第２のサイドウォールスペーサを形成する際のソー
スドレイン領域のオーバーエッチングも防止される。よ
って、極めて薄い半導体層を有するためにオーバーッチ
ングによる特性の劣化を生じやすいSOI型の電界効果ト
ランジスタの特性を良好に保つことができる。
［実施例］ 以下本発明の一実施例を図面に基づいて説明する。第
１図に、本実施例における薄膜SOI−MOSFETの断面構造
が示されている。この薄膜SOI−MOSFETは、同図を参照
して、シリコン基板11上に絶縁体層12が形成されてお
り、この絶縁体層12上には、半導体装置としての、300
〜1500Å程度の薄いシリコン層13が形成されている。シ
リコン層13には、その中央近傍に、低いｐ型不純物濃度
（たとえば1016〜1017／cm3）を有するチャネル領域14
が形成されている。また、中程度のｎ型不純物濃度（た
とえば1018／cm3）を有する付加的ソース領域15と付加
的ドレイン領域16がそれぞれチャネル領域14の左右両側
に隣接して形成されている。また、付加的ソース領域15
と付加的ドレイン領域16には、チャネル領域14と反対側
に、隣接して、高いｎ型不純物濃度（たとえば1019〜10
21／cm3）を有するソース領域17およびドレイン領域18
が形成されている。チャネル領域14上には、誘電体薄膜
19を挾んでゲート電極20が形成されている。
１図に、本実施例における薄膜SOI−MOSFETの断面構造
が示されている。この薄膜SOI−MOSFETは、同図を参照
して、シリコン基板11上に絶縁体層12が形成されてお
り、この絶縁体層12上には、半導体装置としての、300
〜1500Å程度の薄いシリコン層13が形成されている。シ
リコン層13には、その中央近傍に、低いｐ型不純物濃度
（たとえば1016〜1017／cm3）を有するチャネル領域14
が形成されている。また、中程度のｎ型不純物濃度（た
とえば1018／cm3）を有する付加的ソース領域15と付加
的ドレイン領域16がそれぞれチャネル領域14の左右両側
に隣接して形成されている。また、付加的ソース領域15
と付加的ドレイン領域16には、チャネル領域14と反対側
に、隣接して、高いｎ型不純物濃度（たとえば1019〜10
21／cm3）を有するソース領域17およびドレイン領域18
が形成されている。チャネル領域14上には、誘電体薄膜
19を挾んでゲート電極20が形成されている。
以上の構成は、第５図に示された上記従来例と同様で
ある。本実施例においては、ゲート電極20の側壁に、最
大の幅が1000Å程度の比較的薄い第１のサイドウォール
スペーサ25が設けられている。ゲート電極20あるいは第
１のサイドウォールスペーサ25で覆われていないシリコ
ン層13表面上と、ゲート電極20の上表面には、たとえば
厚さ500Å程度の薄いチタンシリサイド層からなる、金
属層27が設けられている。また、第１のサイドウォール
スペーサ25の外側には、最大の厚さが3000Å程度の第２
のサイドウォールスペーサ26が形成されており、第１の
サイドウォールスペーサ25の下方のシリコン層13中に
は、付加的ソース領域15あるいは付加的ドレイン領域16
が設けられている。ここで、第２のサイドウォールスペ
ーサ26およびコンタクトホール23の底部のシリコン層13
には、オーバーエッチングによる窪みあるいは膜厚の現
象は見られない。
ある。本実施例においては、ゲート電極20の側壁に、最
大の幅が1000Å程度の比較的薄い第１のサイドウォール
スペーサ25が設けられている。ゲート電極20あるいは第
１のサイドウォールスペーサ25で覆われていないシリコ
ン層13表面上と、ゲート電極20の上表面には、たとえば
厚さ500Å程度の薄いチタンシリサイド層からなる、金
属層27が設けられている。また、第１のサイドウォール
スペーサ25の外側には、最大の厚さが3000Å程度の第２
のサイドウォールスペーサ26が形成されており、第１の
サイドウォールスペーサ25の下方のシリコン層13中に
は、付加的ソース領域15あるいは付加的ドレイン領域16
が設けられている。ここで、第２のサイドウォールスペ
ーサ26およびコンタクトホール23の底部のシリコン層13
には、オーバーエッチングによる窪みあるいは膜厚の現
象は見られない。
またこの構造では、シリコン層13上に低抵抗の金属層
27が設けられているため、ソース領域17およびドレイン
領域18の抵抗を下げることが可能となっている。
27が設けられているため、ソース領域17およびドレイン
領域18の抵抗を下げることが可能となっている。
次に、第１図に示された本実施例のSOI−MOSFETの製
造工程を、第2A図〜第2H図を参照して説明する。本実施
例のSOI−MOSFETの製造方法においては、まず、シリコ
ン基板11にたとえば注入エネルギ200KeV,イオン注入量
２×1018／cm2で酸素イオンを注入し、さらに1350℃程
度の熱処理を行なうと、表面に薄いシリコン層13を残し
て、絶縁体層12がシリコン基板11中に形成される。次
に、シリコン層13を島状に加工し、活性領域を形成する
（第2A図）。ここでシリコン層13にｐ型の不純物を導入
して、チャネル領域14を形成する。次に、シリコン層13
の表面を熱酸化し、誘電体薄膜19を形成する。その後さ
らにポリシリコンからなるゲート電極20を形成する（第
2B図）。次に、ゲート電極20をマスクとして、燐イオン
などのｎ型不純物を、注入エネルギ80KeV,注入量１×10
13／cm2で、1018／cm3程度の濃度の付加的ソース領域15
および付加的ドレイン領域16を形成する（第2C図）。
造工程を、第2A図〜第2H図を参照して説明する。本実施
例のSOI−MOSFETの製造方法においては、まず、シリコ
ン基板11にたとえば注入エネルギ200KeV,イオン注入量
２×1018／cm2で酸素イオンを注入し、さらに1350℃程
度の熱処理を行なうと、表面に薄いシリコン層13を残し
て、絶縁体層12がシリコン基板11中に形成される。次
に、シリコン層13を島状に加工し、活性領域を形成する
（第2A図）。ここでシリコン層13にｐ型の不純物を導入
して、チャネル領域14を形成する。次に、シリコン層13
の表面を熱酸化し、誘電体薄膜19を形成する。その後さ
らにポリシリコンからなるゲート電極20を形成する（第
2B図）。次に、ゲート電極20をマスクとして、燐イオン
などのｎ型不純物を、注入エネルギ80KeV,注入量１×10
13／cm2で、1018／cm3程度の濃度の付加的ソース領域15
および付加的ドレイン領域16を形成する（第2C図）。
以上の製造工程は、上記従来例と同様である。本実施
例においては、次に、CVD酸化膜25aを形成した後（第2D
図）、反応性イオンエッチング法によって第１のサイド
ウォールスペーサ25を形成する（第2E図）。このとき、
CVD酸化膜25aの膜厚をたとえば1000Å程度にすると、オ
ーバーエッチングによるシリコン層13の厚さの減少は極
めて小さい。これは、CVD酸化膜25aのオーバーエッチン
グ量は、1000Åの20％の約200Åとなるように設定さ
れ、シリコンのエッチング選択比はCVD酸化膜25aの５分
の１程度であるので、シリコン層13のオーバーエッチン
グ量は40Å程度で済むからである。
例においては、次に、CVD酸化膜25aを形成した後（第2D
図）、反応性イオンエッチング法によって第１のサイド
ウォールスペーサ25を形成する（第2E図）。このとき、
CVD酸化膜25aの膜厚をたとえば1000Å程度にすると、オ
ーバーエッチングによるシリコン層13の厚さの減少は極
めて小さい。これは、CVD酸化膜25aのオーバーエッチン
グ量は、1000Åの20％の約200Åとなるように設定さ
れ、シリコンのエッチング選択比はCVD酸化膜25aの５分
の１程度であるので、シリコン層13のオーバーエッチン
グ量は40Å程度で済むからである。
次に、以下に述べる自己整合法により、シリコン層13
上あるいはゲート電極20上に、たとえばチタンシリサイ
ドからなる金属層27が形成される（第2F図）。たとえ
ば、金属層27としてチタンシリサイド層を形成する場合
には、チタンを全面に数100Å〜1000Å程度の厚さで堆
積し、熱処理により、シリコンまたはポリシリコンの露
出した部分がシリサイド化され、チタンシリサイド層が
形成される。絶縁体層12上あるいはサイドウォールスペ
ーサ25表面上のチタンは、未反応のまま放置するか、あ
るいは窒化させて窒化チタンとする。次に未反応のチタ
ンあるいは窒化チタンを硫酸などで除去すると、シリコ
ン層13またはゲート電極20上にチタンシリサイド層から
なる金属層27が選択的に形成される。次に、厚さ約3000
Å程度のCVD酸化膜を全面に堆積させ、異方性エッチン
グを施して、第２のサイドウォールスペーサ26を形成す
る。その後、このサイドウォールスペーサ26をマスクと
して、燐イオンや砒素イオンなどのｎ型不純物をトーピ
ングすることにより、ソース領域17およびドレイン領域
18を形成する（第2G図）。ここで、第２のサイドウォー
ルスペーサ26を形成する際には、シリコン層13上を金属
層27が覆っているため、シリコン層13のオーバーエッチ
ングが防止される。これは、通常、サイドウォールスペ
ーサ26を形成するCVD絶縁膜に対する金属層27のエッチ
ングの選択比が、20分の１程度と小さくなるからであ
る。
上あるいはゲート電極20上に、たとえばチタンシリサイ
ドからなる金属層27が形成される（第2F図）。たとえ
ば、金属層27としてチタンシリサイド層を形成する場合
には、チタンを全面に数100Å〜1000Å程度の厚さで堆
積し、熱処理により、シリコンまたはポリシリコンの露
出した部分がシリサイド化され、チタンシリサイド層が
形成される。絶縁体層12上あるいはサイドウォールスペ
ーサ25表面上のチタンは、未反応のまま放置するか、あ
るいは窒化させて窒化チタンとする。次に未反応のチタ
ンあるいは窒化チタンを硫酸などで除去すると、シリコ
ン層13またはゲート電極20上にチタンシリサイド層から
なる金属層27が選択的に形成される。次に、厚さ約3000
Å程度のCVD酸化膜を全面に堆積させ、異方性エッチン
グを施して、第２のサイドウォールスペーサ26を形成す
る。その後、このサイドウォールスペーサ26をマスクと
して、燐イオンや砒素イオンなどのｎ型不純物をトーピ
ングすることにより、ソース領域17およびドレイン領域
18を形成する（第2G図）。ここで、第２のサイドウォー
ルスペーサ26を形成する際には、シリコン層13上を金属
層27が覆っているため、シリコン層13のオーバーエッチ
ングが防止される。これは、通常、サイドウォールスペ
ーサ26を形成するCVD絶縁膜に対する金属層27のエッチ
ングの選択比が、20分の１程度と小さくなるからであ
る。
次に、配線層24を形成すると、第2H図に示す断面構造
を得ることができる。この配線層24は、コンタクトホー
ル23において金属層27を介して、ソース領域17およびド
レイン領域18と電気的に接続される。
を得ることができる。この配線層24は、コンタクトホー
ル23において金属層27を介して、ソース領域17およびド
レイン領域18と電気的に接続される。
なお、本実施例においては、金属層27の材質としてチ
タンシリサイドを示したが、耐エッチング性を有しかつ
自己整合的に形成し得る導電性の金属層であれば、コバ
ルトシリサイドや選択タングステン層などの他の材質を
用いても、同様の効果を奏する。選択タングステン層
は、下記の反応式によって、シリコン上でタングステン
の核が発生し易いことを利用したものである。
タンシリサイドを示したが、耐エッチング性を有しかつ
自己整合的に形成し得る導電性の金属層であれば、コバ
ルトシリサイドや選択タングステン層などの他の材質を
用いても、同様の効果を奏する。選択タングステン層
は、下記の反応式によって、シリコン上でタングステン
の核が発生し易いことを利用したものである。
WF6＋Si→Ｗ＋SiF6↑ また、本実施例においては、半導体層として単結晶シ
リコン層の場合を例にとって説明したが、多結晶シリコ
ンや、ガリウム砒素などの他の半導体層であっても同様
の作用効果を有する。
リコン層の場合を例にとって説明したが、多結晶シリコ
ンや、ガリウム砒素などの他の半導体層であっても同様
の作用効果を有する。
さらに、本実施例ではｎチャネルMOSFETについて述べ
たが、ｐチャネルMOSFETであっても、導電型が逆になる
だけであって、全く同様の効果を有することは言うまで
もない。
たが、ｐチャネルMOSFETであっても、導電型が逆になる
だけであって、全く同様の効果を有することは言うまで
もない。
さらに、本実施例においては、薄膜SOI−MOSFETの場
合について本発明を適用した例を述べたが、本発明の目
的であるオーバーエッチングを防ぐことは通常の半導体
基板上に設けられるいわゆるバルクMOSFETについても有
効に適用し得るものであり、特に比較的浅いソース／ド
レイン接合を有する場合には特に効果がある。
合について本発明を適用した例を述べたが、本発明の目
的であるオーバーエッチングを防ぐことは通常の半導体
基板上に設けられるいわゆるバルクMOSFETについても有
効に適用し得るものであり、特に比較的浅いソース／ド
レイン接合を有する場合には特に効果がある。
なお、上記実施例に関連する従来の技術として、第８
図に示すような、バルク型MOSFETのソース／ドレイン領
域の表面にチタンシリサイド膜などを形成した構造が特
開昭61−270870号公報に開示されている。同公報に開示
された構造は、第８図を参照して、シリコン基板101上
に絶縁膜102を介して形成されたゲート電極103の左右両
側部に、このゲート電極103とソース／ドレイン領域と
なる不純物拡散層104a,104bとを絶縁する絶縁膜からな
る、サイドウォールスペーサ105a,105bが形成されてい
る。不純物拡散層104a上にはチタンシリサイド膜106a
が、ゲート電極103上にはチタンシリサイド膜106cが、
不純物拡散層104b上にはチタンシリサイド膜106bが形成
されている。また、チタンシリサイド膜106a上，サイド
ウォールスペーサ105a上，チタンシリサイド膜106c上に
は、酸化チタン膜107aが形成されている。チタンシリサ
イド膜106b上，サイドウォールスペーサ105b上，チタン
シリサイド膜106c上には酸化チタン膜107cが形成されて
いる。チタンシリサイド膜106b上，比較的厚い絶縁膜10
8上には酸化チタン膜107bが形成されている。この構造
によれば、チタンシリサイド層106a,106bにより、不純
物拡散層104a,104bのシート抵抗値の低減に寄与してい
る。
図に示すような、バルク型MOSFETのソース／ドレイン領
域の表面にチタンシリサイド膜などを形成した構造が特
開昭61−270870号公報に開示されている。同公報に開示
された構造は、第８図を参照して、シリコン基板101上
に絶縁膜102を介して形成されたゲート電極103の左右両
側部に、このゲート電極103とソース／ドレイン領域と
なる不純物拡散層104a,104bとを絶縁する絶縁膜からな
る、サイドウォールスペーサ105a,105bが形成されてい
る。不純物拡散層104a上にはチタンシリサイド膜106a
が、ゲート電極103上にはチタンシリサイド膜106cが、
不純物拡散層104b上にはチタンシリサイド膜106bが形成
されている。また、チタンシリサイド膜106a上，サイド
ウォールスペーサ105a上，チタンシリサイド膜106c上に
は、酸化チタン膜107aが形成されている。チタンシリサ
イド膜106b上，サイドウォールスペーサ105b上，チタン
シリサイド膜106c上には酸化チタン膜107cが形成されて
いる。チタンシリサイド膜106b上，比較的厚い絶縁膜10
8上には酸化チタン膜107bが形成されている。この構造
によれば、チタンシリサイド層106a,106bにより、不純
物拡散層104a,104bのシート抵抗値の低減に寄与してい
る。
しかしながら、第８図に示すような構造では、サイド
ウォールスペーサ105a,105bが、比較的幅の広い１層構
造であるため、サイドウォールスペーサ105a,105bを形
成する際の異方性エッチング工程において、不純物拡散
層104a,104bがオーバーエッチングされる。したがっ
て、薄型のSOI−MOSFETなどのような、薄い半導体層の
活性領域を有する半導体装置において、このような構造
を適用したとしても、オーバーエッチングによるソース
／ドレイン領域の抵抗値の増加などの問題点を解消する
ことはできない。
ウォールスペーサ105a,105bが、比較的幅の広い１層構
造であるため、サイドウォールスペーサ105a,105bを形
成する際の異方性エッチング工程において、不純物拡散
層104a,104bがオーバーエッチングされる。したがっ
て、薄型のSOI−MOSFETなどのような、薄い半導体層の
活性領域を有する半導体装置において、このような構造
を適用したとしても、オーバーエッチングによるソース
／ドレイン領域の抵抗値の増加などの問題点を解消する
ことはできない。
次に、本発明をSOI構造を有するCMOSに適用した場合
の実施例について説明する。第３図は、第4A図に従来構
造を示したSOI型のCMOSに、本発明を適用した場合の断
面構造を示している。本実施例においては、第３図を参
照して、シリコン基板111上に絶縁体層112を介して半導
体層としてのシリコン層113a,113bがそれぞれ島状に形
成されている。シリコン113aにはｎチャネルMOS101が形
成され、シリコン層113bにはｐチャネルMOS102が形成さ
れている。具体的には、シリコン113aの中央にｐチャネ
ル領域114aが形成され、その左右両側に隣接して、ｎ型
の付加的ソース領域115aと付加的ドレイン領域116aが、
さらにそれらに隣接して、ソース領域117aおよびドレイ
ン領域118aが形成されている。チャネル領域114aの上に
は、誘電体薄膜119を介してゲート電極120が形成されて
いる。ゲート電極120の左右両側部には、第１のサイド
ウォールスペーサ125と第２のサイドウォールスペーサ1
26が、２層構造をなして形成されている。シリコン層11
3a表面上の、第１のサイドウォールスペーサ125よりも
外側の領域およびゲート電極120表面上の領域には、チ
タンシリサイド層などからなる金属層127が形成されて
いる。フィールド絶縁膜103によってシリコン層113aと
分離された113bには、その中央にｎ型のチャネル領域11
4bが形成されている。チャネル領域114b左右両側に隣接
して。Ｐ型の付加的ソース領域115bおよび付加的ドレイ
ン領域116bが形成され、さらにその外側の左右両側に
は、高濃度のｐ型ソース領域117bおよびドレイン領域11
8bが形成されている。そのほか、ゲート電極120および
第１のサイドウォールスペーサ125,第２のサイドウォー
ルスペーサ126および金属層127の構造については、上記
ｐチャネルMOS101と同様である。
の実施例について説明する。第３図は、第4A図に従来構
造を示したSOI型のCMOSに、本発明を適用した場合の断
面構造を示している。本実施例においては、第３図を参
照して、シリコン基板111上に絶縁体層112を介して半導
体層としてのシリコン層113a,113bがそれぞれ島状に形
成されている。シリコン113aにはｎチャネルMOS101が形
成され、シリコン層113bにはｐチャネルMOS102が形成さ
れている。具体的には、シリコン113aの中央にｐチャネ
ル領域114aが形成され、その左右両側に隣接して、ｎ型
の付加的ソース領域115aと付加的ドレイン領域116aが、
さらにそれらに隣接して、ソース領域117aおよびドレイ
ン領域118aが形成されている。チャネル領域114aの上に
は、誘電体薄膜119を介してゲート電極120が形成されて
いる。ゲート電極120の左右両側部には、第１のサイド
ウォールスペーサ125と第２のサイドウォールスペーサ1
26が、２層構造をなして形成されている。シリコン層11
3a表面上の、第１のサイドウォールスペーサ125よりも
外側の領域およびゲート電極120表面上の領域には、チ
タンシリサイド層などからなる金属層127が形成されて
いる。フィールド絶縁膜103によってシリコン層113aと
分離された113bには、その中央にｎ型のチャネル領域11
4bが形成されている。チャネル領域114b左右両側に隣接
して。Ｐ型の付加的ソース領域115bおよび付加的ドレイ
ン領域116bが形成され、さらにその外側の左右両側に
は、高濃度のｐ型ソース領域117bおよびドレイン領域11
8bが形成されている。そのほか、ゲート電極120および
第１のサイドウォールスペーサ125,第２のサイドウォー
ルスペーサ126および金属層127の構造については、上記
ｐチャネルMOS101と同様である。
このような構造を有するSOI型のCMOSによれば、ソフ
トエラーやラッチアップ現象が生じないばかりでなく、
ソース／ドレイン領域の抵抗値が低く保たれ、トランジ
スタの電流特性などを向上することができる。
トエラーやラッチアップ現象が生じないばかりでなく、
ソース／ドレイン領域の抵抗値が低く保たれ、トランジ
スタの電流特性などを向上することができる。
なお、上記各実施例によって得られるSOI−MOSFETのV
D−ID特性は、第９図に示すグラフのように良好なもの
が得られる。
D−ID特性は、第９図に示すグラフのように良好なもの
が得られる。
［発明の効果］ 以上述べたように、本発明によれば、第１のサイドウ
ォールスペーサを形成した後に耐エッチング性のある金
属層が形成され、さらに高濃度のソース／ドレイン領域
を形成するためのマスクとなる第２のサイドウォールス
ペーサを形成しているため、第２のサイドウォールスペ
ーサの形成や、コンタクトホールを形成する際に生じる
オーバーエッチングによる半導体層の厚みの減少が防止
される。その結果、半導体層に形成されたソース／ドレ
イン領域の抵抗の増加や断線などによる、トランジスタ
特性の劣化や回路不良などを、有効に防止することがで
きる。
ォールスペーサを形成した後に耐エッチング性のある金
属層が形成され、さらに高濃度のソース／ドレイン領域
を形成するためのマスクとなる第２のサイドウォールス
ペーサを形成しているため、第２のサイドウォールスペ
ーサの形成や、コンタクトホールを形成する際に生じる
オーバーエッチングによる半導体層の厚みの減少が防止
される。その結果、半導体層に形成されたソース／ドレ
イン領域の抵抗の増加や断線などによる、トランジスタ
特性の劣化や回路不良などを、有効に防止することがで
きる。
第１図は、本発明の一実施例におけるSOI−MOSFETの断
面構造を示す図である。 第2A図，第2B図，第2C図，第2D図，第2E図，第2F図，第
2G図および第2H図は、同実施例のSOI−MOSFETの製造工
程を順次示す断面図である。 第３図は、本発明をSOI構造を有するCMOSに適用した場
合の断面構造を示す図である。 第4A図は、従来のバルク型のCMOSの断面構造を示す図、
第4B図は、従来のSOI−CMOSの断面構造を示す図であ
る。 第５図は、従来の薄型SOI−MOSFETの断面構造を示す図
である。 第6A図，第6B図，第6C図，第6D図，第6E図および第6F図
は、従来のSOI−MOSFETの製造工程を順次示す断面図で
ある。 第7A図は、通常のバルク型MOSFETで見られる、いわゆる
パンチスルー現象によって劣化したVD−ID特性のグラフ
を示す図、第7B図は、従来のSOI−MOSFETにおいて、ソ
ース／ドレイン領域のシリコン層が薄いために抵抗が増
加した場合のトランジスタ特性のグラフを示す図であ
る。 第８図は、本発明に関連する従来技術であって、バルク
型のMOSFETのソース／ドレイン領域の表面にチタンシリ
サイド膜を形成した場合の構造を示す断面図である。 第９図は、本発明の一実施例における薄型SOI−MOSFET
のVD−ID特性のグラフを示す図である。 図において、11,111はシリコン基板、12,112は絶縁体
層、13,113a,113bはシリコン層（半導体層）、14,114a.
114bはチャネル領域、15,115a,115bは付加的ソース領
域、16,116a,116bは付加的ドレイン領域、17,117a,117b
はソース領域、18,118a,118bはドレイン領域、19,119は
誘電体薄膜、20,120はゲート電極、25,125は第１のサイ
ドウォールスペーサ、26,126は第２のサイドウォールス
ペーサ、27,127は金属層である。 なお、図中、同一番号を付した部分は、同一または相当
の要素を示す。
面構造を示す図である。 第2A図，第2B図，第2C図，第2D図，第2E図，第2F図，第
2G図および第2H図は、同実施例のSOI−MOSFETの製造工
程を順次示す断面図である。 第３図は、本発明をSOI構造を有するCMOSに適用した場
合の断面構造を示す図である。 第4A図は、従来のバルク型のCMOSの断面構造を示す図、
第4B図は、従来のSOI−CMOSの断面構造を示す図であ
る。 第５図は、従来の薄型SOI−MOSFETの断面構造を示す図
である。 第6A図，第6B図，第6C図，第6D図，第6E図および第6F図
は、従来のSOI−MOSFETの製造工程を順次示す断面図で
ある。 第7A図は、通常のバルク型MOSFETで見られる、いわゆる
パンチスルー現象によって劣化したVD−ID特性のグラフ
を示す図、第7B図は、従来のSOI−MOSFETにおいて、ソ
ース／ドレイン領域のシリコン層が薄いために抵抗が増
加した場合のトランジスタ特性のグラフを示す図であ
る。 第８図は、本発明に関連する従来技術であって、バルク
型のMOSFETのソース／ドレイン領域の表面にチタンシリ
サイド膜を形成した場合の構造を示す断面図である。 第９図は、本発明の一実施例における薄型SOI−MOSFET
のVD−ID特性のグラフを示す図である。 図において、11,111はシリコン基板、12,112は絶縁体
層、13,113a,113bはシリコン層（半導体層）、14,114a.
114bはチャネル領域、15,115a,115bは付加的ソース領
域、16,116a,116bは付加的ドレイン領域、17,117a,117b
はソース領域、18,118a,118bはドレイン領域、19,119は
誘電体薄膜、20,120はゲート電極、25,125は第１のサイ
ドウォールスペーサ、26,126は第２のサイドウォールス
ペーサ、27,127は金属層である。 なお、図中、同一番号を付した部分は、同一または相当
の要素を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山野 剛 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平２−228041（ＪＰ，Ａ) 特開 昭63−292679（ＪＰ，Ａ) 特開 平１−291464（ＪＰ，Ａ)
Claims (2)
- 【請求項１】絶縁体層上に形成された半導体層と、 この半導体層内に形成された、第１導電型のチャネル領
域と、 前記半導体層内で前記チャネル領域の左右両側に接して
形成された第２導電型の付加的ソース／ドレイン領域
と、 前記チャネル領域上に誘電体薄膜を介して形成されたゲ
ート電極と、 このゲート電極の左右両側壁に設けられた第１のサイド
ウォールスペーサと、 前記半導体層の表面上の、前記第１のサイドウォールス
ペーサの外側に形成された、耐エッチング性を有する金
属層と、 前記第１のサイドウォールスペーサの外側に設けられた
第２のサイドウォールスペーサと、 この第２のサイドウォールスペーサよりも外側の領域の
半導体層内に、前記付加的ソース／ドレイン領域に隣接
して形成された、前記付加的ソース／ドレイン領域より
も高濃度のソース／ドレイン領域と を備えた、SOI型の電界効果トランジスタを含む半導体
装置であって、 前記第１のサイドウォールスペーサの最大幅を、前記第
２のサイドウォールスペーサの最大幅よりも小さくし、
かつ、前記第１および第２のサイドウォールスペーサ
は、絶縁膜を異方性エッチングによりオーバーエッチン
グして形成されたことを特徴とする、半導体装置。 - 【請求項２】絶縁体層上に形成された半導体層上に、誘
電体薄膜を形成する工程と、 この誘電体薄膜上にゲート電極を形成する工程と、 このゲート電極をマスクとして、前記半導体層内に第２
導電型の不純物を注入し、付加的ソース／ドレイン領域
を形成する工程と、 前記半導体層上全面に第１の絶縁膜を堆積した後、この
第１の絶縁膜を異方性エッチングによりオーバーエッチ
ングすることによって、前記ゲート電極の左右両側壁
に、第１のサイドウォールスペーサを形成する工程と、 前記第１のサイドウォールスペーサの表面を除き、前記
半導体層が露出した領域および前記ゲート電極の上面
に、自己整合的に耐エッチング性のある金属層を形成す
る工程と、 前記半導体層上全面に、前記第１の絶縁膜よりも厚い第
２の絶縁膜を堆積した後、この第２の絶縁膜を異方性エ
ッチングによりオーバーエッチングすることによって、
前記ゲート電極の左右両側壁の前記第１のサイドウォー
ルスペーサの外側に、該第１のサイドウォールスペーサ
の最大幅よりも大きな最大幅を有する第２のサイドウォ
ールスペーサを形成する工程と、 前記ゲート電極、前記第１および第２のサイドウォール
スペーサをマスクとして、前記半導体層内に第２導電型
の不純物を注入し、前記付加的ソース／ドレイン領域よ
りも高濃度のソース／ドレイン領域を形成する工程と を備えた、SOI型の電界効果トランジスタを含む半導体
装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271727A JP2940880B2 (ja) | 1990-10-09 | 1990-10-09 | 半導体装置およびその製造方法 |
| DE69111963T DE69111963T2 (de) | 1990-10-09 | 1991-10-03 | Dünnfilm-Transistor und Verfahren zur Herstellung. |
| US07/770,041 US5341028A (en) | 1990-10-09 | 1991-10-03 | Semiconductor device and a method of manufacturing thereof |
| EP91309095A EP0480635B1 (en) | 1990-10-09 | 1991-10-03 | Thin film transistor and a method of manufacturing thereof |
| US08/268,877 US5444282A (en) | 1990-10-09 | 1994-06-30 | Semiconductor device and a method of manufacturing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271727A JP2940880B2 (ja) | 1990-10-09 | 1990-10-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04147629A JPH04147629A (ja) | 1992-05-21 |
| JP2940880B2 true JP2940880B2 (ja) | 1999-08-25 |
Family
ID=17504002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2271727A Expired - Lifetime JP2940880B2 (ja) | 1990-10-09 | 1990-10-09 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5341028A (ja) |
| EP (1) | EP0480635B1 (ja) |
| JP (1) | JP2940880B2 (ja) |
| DE (1) | DE69111963T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101453829B1 (ko) * | 2007-03-23 | 2014-10-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그 제조 방법 |
Families Citing this family (88)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2940880B2 (ja) * | 1990-10-09 | 1999-08-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| TW232751B (en) | 1992-10-09 | 1994-10-21 | Semiconductor Energy Res Co Ltd | Semiconductor device and method for forming the same |
| JPH06140631A (ja) * | 1992-10-28 | 1994-05-20 | Ryoden Semiconductor Syst Eng Kk | 電界効果型薄膜トランジスタおよびその製造方法 |
| JP3486426B2 (ja) * | 1993-01-18 | 2004-01-13 | キヤノン株式会社 | 半導体装置及び液晶表示装置 |
| EP0923138B1 (en) * | 1993-07-26 | 2002-10-30 | Seiko Epson Corporation | Thin -film semiconductor device, its manufacture and display sytem |
| TW297142B (ja) | 1993-09-20 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
| US5719065A (en) | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
| JPH07135324A (ja) * | 1993-11-05 | 1995-05-23 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体集積回路 |
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