JPH1022466A - 強誘電体不揮発性メモリ・セルおよびメモリ・セルの形成方法 - Google Patents

強誘電体不揮発性メモリ・セルおよびメモリ・セルの形成方法

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JPH1022466A
JPH1022466A JP9044655A JP4465597A JPH1022466A JP H1022466 A JPH1022466 A JP H1022466A JP 9044655 A JP9044655 A JP 9044655A JP 4465597 A JP4465597 A JP 4465597A JP H1022466 A JPH1022466 A JP H1022466A
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insulating layer
drain
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conductivity type
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Robert E Jones Jr
ロバート・イー・ジョーンズ、ジュニア
Wayne M Paulson
ウェイン・エム・ポールソン
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    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Abstract

(57)【要約】 【課題】 漏れ電流を防止する強誘電体不揮発性メモリ
・セルを提供する。 【解決手段】 基板の一部である絶縁層（３２）上にＦ
ＥＮＶＭアレイを形成する。絶縁層は、メモリ・アレイ
内のトランジスタのソース／ドレイン領域と接触し、共
通バイアス印加状態の下でアレイのメモリ・セル内のデ
ータが乱される可能性を低く抑える。ソース／ドレイン
領域が絶縁層と接触するので、トランジスタのソース／
ドレイン領域の接合容量が小さくなる。バルク基板内に
形成されたメモリ・セルと比較すると、メモリ・セルの
リード（アクセス）およびライト時間は短縮される。ラ
ッチ・アップの可能性を低下させるために必要な保護リ
ングやその他の構造は不要である。一実施例では、フィ
ールド分離領域は、メモリ・セル間のトランジスタの各
活性領域を包囲しない。したがって、格段に小型化され
たメモリ・セルを得ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
に関し、特に、強誘電体不揮発性メモリ・セルに関する
ものである。
【０００２】
【従来の技術】強誘電体不揮発性メモリ（ＦＥＮＶＭ）
セルは、１つのトランジスタと１つのコンデンサとを有
することができる。しかしながら、１トランジスタ−１
コンデンサ・セルには、対称的なデータをコンデンサに
書き込む場合に問題がある。例えば、ビット線とワード
線がハイ（即ち、ＶCC）であり、駆動線がローであると
き、強誘電体コンデンサ間の電位は、ＶCCではなく、ほ
ぼＶCCからトランジスタのスレシホルド電圧を引いたも
のとなる。ビット線がロー、駆動線がＶCC、ワード線が
ＶCCの場合、強誘電体コンデンサ間の電位を−ＶCCとす
ることによって、反対極性を書き込むことができる。こ
の書き込みの問題は、低電圧低電力回路において、ＶCC
を低下（０ボルトに近い程）させる程、重大となる。
【０００３】対称的書き込み問題を解決するために使用
可能な手法が２つある。第１に、ワード線電圧を昇圧す
るという手法を取ることができる。しかしながら、この
ために余分な回路が必要となり、素子の消費電力も増大
する。第２の解決案は、図１におけるＦＥＮＶＭセル１
０，２０に示すもののように、各相補対に、強誘電体コ
ンデンサを有するアクセス・トランジスタの相補対を使
用することである。
【０００４】図１において、メモリ・セル１０は、ｎ−
チャネル・トランジスタ１２、ｐ−チャネル・トランジ
スタ１４、および強誘電体コンデンサ１６を含む。ビッ
ト線（ＢＬ）がトランジスタ１２，１４のソース／ドレ
インに結合されている。トランジスタ１２，１４の他の
ソース／ドレインは、強誘電体コンデンサ１６の一方の
電極に結合されている。トランジスタ１２のゲートはワ
ード線（ＷＬ）の一部となっており、トランジスタ１４
のゲートは相補ワード線（ＷＬ反転）の一部となってい
る。強誘電体コンデンサ１６の他方の電極は、駆動線
（ＤＬ）に結合されている。
【０００５】図２は、２つのｎ−チャネル・トランジス
タ２１，２２、２つのｐ−チャネル・トランジスタ２
３，２４、および２つの強誘電体コンデンサ２５，２６
を有する。ビット線（ＢＬ）がトランジスタ２１，２３
のソース／ドレインに結合されている。トランジスタ２
１，２３の他のソース／ドレインは、強誘電体コンデン
サ２５の一方の電極に結合されている。トランジスタ２
１，２３のゲートはワード線（ＷＬ）の一部となってお
り、トランジスタ２３，２４のゲートは相補ワード線
（ＷＬ反転）の一部となっている。図２に示すように、
相補ビット線（ＢＬ反転）がトランジスタ２２，２４の
ソース／ドレインに結合されている。トランジスタ２
２，２４の他のソース／ドレインは、強誘電体コンデン
サ２６の一方の電極に結合されている。コンデンサ２
５，２６の他方の電極は、駆動線（ＤＬ）に接続されて
いる。
【０００６】
【発明が解決しようとする課題】従来のシリコン・ウエ
ハを用いる場合、メモリ・セル１０，２０は比較的広い
面積を必要とする。この面積の欠点(penalty) は、ラッ
チ・アップを回避するために活性領域を分離したことに
関係がある。蓄積ノードに接続されているソース／ドレ
インにおける逆ダイオードの漏れによる漏れ電流のため
に、蓄積ノードに充電され、スタンバイの間でも、デー
タの逆転(dat reversal)が発生する可能性がある。した
がって、対称的に書き込みが可能で、しかも漏れが少な
い強誘電体セルが必要とされている。
【０００７】
【課題を解決するための手段】本発明では、基板の一部
である絶縁層上にＦＥＮＶＭアレイを形成する。絶縁層
は、メモリ・アレイ内のトランジスタのソース／ドレイ
ン領域と接触し、共通バイアス印加状態の下でアレイの
メモリ・セル内のデータが乱される可能性を低く抑え
る。ソース／ドレイン領域が絶縁層と接触するので、ト
ランジスタのソース／ドレイン領域の接合容量が小さく
なる。バルク基板内に形成されたメモリ・セルと比較す
ると、メモリ・セルのリード（アクセス）およびライト
時間は短縮される。ラッチ・アップの可能性を低下させ
るために必要な保護リングやその他の構造は不要とな
る。フィールド分離領域がメモリ・セル間のトランジス
タの各活性領域を包囲しないので、格段に小型化された
メモリ・セルを得ることができる。
【０００８】
【発明の実施の形態】ＦＥＮＶＭアレイは、基板の一部
である絶縁層上に形成される。絶縁層は、メモリ・アレ
イ内のトランジスタのソース／ドレイン領域と接触し、
アレイのメモリ・セル内のデータが、共通バイアス印加
状態の下で、乱れを生じる可能性を小さくする。ソース
／ドレイン領域は絶縁層と接触しているので、トランジ
スタのソース／ドレイン領域の接合容量は小さくなる。
バルク基板内に形成されるメモリ・セルと比較すると、
このメモリ・セルのリード（アクセス）時間は短縮され
ている。ラッチ・アップの可能性を低くするために必要
な保護リングやその他の構造は不要となる。一実施例で
は、メモリ・アレイ内の活性領域は、ストリップとして
形成される。異なるメモリ・セルのトランジスタ間の活
性領域に沿って、フィールド分離領域は形成されない。
したがって、格段に小型化されたメモリ・アレイが得ら
れる。本発明は、以下に記載する実施例によって、より
よく理解されよう。
【０００９】図３は、半導体基礎物質３０、絶縁層３２
および半導体層３４を含む、基板３６の一部を示す断面
図である。一実施例では、半導体基礎物質３０は、シリ
コン・ウエハであり、絶縁層３２は、本質的に単結晶で
あるシリコン層３４の下に形成されている酸化物層また
は窒化物層である。図３に示すような基板は、従来の酸
素注入分離（ＳＩＭＯＸ）またはウエハ接合法によって
形成可能である。シリコン層３４へのドープは、ｎ−型
でもｐ−型でもよい。シリコン層３４の厚さは、典型的
に、約１００ないし２０００オングストロームの範囲で
あり、より一般的には、４００ないし１０００オングス
トロームの範囲である。完全な空乏トランジスタ(fully
depletedtransistor)を形成する場合、シリコン層３４
の厚さは、典型的に、６００オングストローム以下とす
る。
【００１０】フィールド分離領域４２を形成して、シリ
コン層３４を活性領域４４，４６に分離する。後続の工
程において、活性領域４４，４６の一方または双方に、
ｐ−型またはｎ−型ドーパントをドープする。図４に示
すように、活性領域４４にはｎ−型をドープし、活性領
域４６にはｎ−型をドープする。領域４４，４６のドー
ピング・レベルは、典型的に、これら活性領域内に形成
するトランジスタのスレシホルド電圧によって決定す
る。
【００１１】図５に示すように、活性領域４４，４６上
にゲート誘電体層５１を形成する。ゲート誘電体層は、
酸化物、酸化物−窒化物配合物、あるいは複数の酸化物
または窒化物および酸化物層を含むことができる。次
に、ゲート誘電体層５１上に導電層を形成し、これにパ
ターニングを行って、ゲート電極５２を形成する。図５
に示すように、ゲート電極は、シリコン、シリサイドま
たは導電性物質を含むことができる。ポリシリコンをゲ
ート誘電体層付近に用いる場合、活性領域４４上のゲー
ト電極５２には、ｎ−型にドープし、活性領域４６上の
ゲート電極５２にはｐ−型にドープする。あるいは、ゲ
ート電極５２全体を、ｎ−型にドープするか、またはｐ
−型にドープすることも可能である。ゲート電極５２を
形成するためのパターニング工程の間に、ゲート誘電体
層５１にもパターニングが行われ、ゲート電極５２によ
って覆われていないゲート誘電体層５１の部分が除去さ
れる。
【００１２】次に、図５に示すように、ゲート電極に隣
接して、絶縁スペーサ５３を形成する。絶縁スペーサ５
３は、窒化物、酸化物などを含み、典型的に、コンフォ
ーマル層を堆積し、次にこの層に異方性エッチ・バック
を施して、図５に示すような側壁スペーサ５３を形成す
る。スペーサ５３の形成に続いて、ソース／ドレイン領
域５４ないし５７を形成する。ｎ−型ドーパントを用い
てドープ領域５４，５５を形成し、活性領域４４内に高
濃度ドープＮ＋領域５４，５５を形成する。ソース／ド
レイン領域５４，５５間にある活性領域４４の部分は、
図示したトランジスタのチャネル領域を形成する。この
明細書においては、高濃度ドープとは、特定領域または
層のドーピング濃度が、１立方センチメートル当たり少
なくとも１Ｅ１９原子以上であることを意味する。同様
に、活性領域４６内にＰ−型ドーパントを注入すること
によって、Ｐ＋ソース／ドレイン領域５６，５７を形成
する。したがって、図５に示すように、ｎ−チャネルお
よびｐ−チャネル・トランジスタが形成されたことにな
る。
【００１３】図６に示すように、活性領域４４，４６内
のゲート電極５２上に、絶縁層６１を形成する。絶縁層
は１枚以上の膜を含んでもよい。例えば、ドープされな
い絶縁膜を活性領域上に形成し、次いでドープした絶縁
膜でこれを覆う。ドープした絶縁膜は、ホウ素、燐等、
またはその他のドーパントを含む。また、絶縁膜は、酸
化物、窒化物等を含むことができる。更に、絶縁層６１
は、絶縁性接着剤またはバリア膜を、その上面付近に含
むことも可能である。この接着層またはバリア膜は、二
酸化チタン、五酸化タンタル等を含むことができる。簡
略化のために、絶縁層６１は、単一層として図示してあ
り、本発明の理解が容易に得られるようにしてある。
【００１４】図６に示すように、下側導電層７２、強誘
電体層７４、および上側導電層７６を、絶縁層６１上に
形成する。導電層７２，７６は、プラチナ、ルテニウ
ム、レニウム、オスミウム、イリディウム、またはそれ
らの導電性金属酸化物のいずれかを含む。強誘電体層７
４は、ジルコン酸チタン酸鉛(lead zirconate titanat
e)、 ランタンをドープしたジルコン酸チタン酸鉛(lead
zirconatetitanate)、チタン酸バリウム・ストロンチウ
ム(barium strontiumtitanate)、ニオブ酸ストロンチウ
ム・ビスマス(strontium bismuthniobate)、タンタル酸
ストロンチウム・ビスマス(strontium bismuthtantalat
e)、ニオブ酸タンタル酸ストロンチウム・ビスマス(str
ontium bismuth niobatetantalate)、または適性に酸化
されたときにヒステリシス曲線を描くことができるその
他のいずれかの物質を含むことができる。強誘電体層７
４および上側導電層７６にパターニングを行い、概略的
に強誘電体コンデンサの形状に対応させる。次に、下側
導電層７４にパターニングを行い、メモリ・セルの駆動
線を形成する。パターニングされた強誘電体層７４に隣
接する導電層７２，７６の部分は、強誘電体コンデンサ
７０の電極を形成する。他の実施例では、層７２，７
４，７６は、ストリップ状にパターニングすることがで
き、更に層７４，７６に続いてパターニングを行って、
強誘電体コンデンサを規定することができる。
【００１５】酸化サイクルを行って、強誘電体層に強誘
電体特性を発揮させる。酸化サイクルは、典型的に、摂
氏約５００ないし８００度の範囲の温度で、約１ないし
１２０分の範囲の時間行う。また、酸化サイクルを行う
のは、強誘電体層７４にパターニングを行う前でも後で
もよい。
【００１６】図７に示すように、絶縁層６１および強誘
電体コンデンサ７０上に、絶縁層８１を形成する。絶縁
層は、絶縁層６１を形成するために使用可能な膜または
物質のいずれでも含むことができる。しかしながら、絶
縁層８１では、接着層またはバリア層を使用する場合、
絶縁層８１内でそれが最初（最も下に位置する）膜とな
り、強誘電体コンデンサと接触することになる。
【００１７】図７に示すように、ソース／ドレイン領域
５４ないし５７への接点開口８２を絶縁層８１，６１に
形成し、強誘電体コンデンサ６２への接点開口８２を絶
縁層８１に形成する。次に、これらの接点開口８２を導
電性物質で充填し、導電性プラグ８３を形成する。導電
性プラグを形成するには、当業者が用いている、従来か
らの物質および方法を用いる。次に、導電性プラグ８２
上に相互接続部８４，８６を形成する。相互接続物質８
４はメモリ・セルのビット線を形成し、相互接続８６は
メモリ・セルの蓄積ノードの一部となる。相互接続物質
８４，８６は、アルミニウム、銅等を含む。また、相互
接続部８４，８６は、接着膜、バリア膜、または反射防
止膜を含むことができる。酸化物膜、窒化物膜、酸窒化
物膜、またはこれらの膜の組み合わせを堆積することに
より、パシベーション層８８を相互接続部上に形成す
る。限定を意図しない一実施例では、燐をドープしたガ
ラス膜を相互接続部上に配し、次いでプラズマ・エンハ
ンス窒化物膜(plasma enhanced nitride film)で相互接
続部を覆う。
【００１８】別のＦＥＮＶＭセル９０を図８に示す。メ
モリ・セル９０は、図７に示すものと同様であるが、駆
動線が強誘電体コンデンサ７０上に位置する点が異な
る。絶縁層６１を形成した後、従来の方法を用いて、開
口６２および導電性プラグ６３を形成する。接点プラグ
６２および導電性プラグ６３を形成した後、強誘電体コ
ンデンサ９２を形成する。強誘電体コンデンサ９２は、
下側電極層９２１、強誘電体層９２２、および上側電極
層９２３を含む。これらを形成するには、図６および図
７に示したように、強誘電体コンデンサ７０を形成する
際に用いたのと同様の物質および方法を用いる。しかし
ながら、強誘電体コンデンサ７０とは異なり、下側導電
層９２には、駆動線を形成するパターニングを行わな
い。したがって、層９２１ないし９２３のパターニング
には、同一マスクを用いることができる。
【００１９】図８に示すように、強誘電体コンデンサ９
２および絶縁層６１上に、絶縁層８１を形成する。次
に、絶縁層８１に開口９１１を貫通形成し、導電性プラ
グ９１２で充填する。更に、絶縁層８１上に相互接続部
９３１，９３２を形成する。相互接続部９３１，９３２
の形成に際しては、相互接続部９３１がランディング・
パッド(landingpad)を形成し、続いてその上に導電性プ
ラグを載置し、相互接続部９３２を、別の強誘電体コン
デンサ（図８には示していない）からの導電層９２３の
他の部分に、電気的に接続し、メモリ・セルの駆動線を
形成する。
【００２０】次に、図８に示すように、相互接続部分９
３１，９３２および絶縁層８１上に絶縁層９４を形成す
る。絶縁層９４にパターニングを行い、相互接続部９３
１まで貫通するビア開口９４１を形成する。これらの開
口には導電性プラグ９４２を充填する。絶縁層９４およ
び導電プラグ９４２上に相互接続部９５を形成する。相
互接続部９５は、メモリ・セル９０のビット線の一部と
なる。相互接続部９５を覆うパシベーション層８８を形
成する。
【００２１】導電性プラグ６３，９１２，９４２、導電
層９２１，９２３、強誘電体層９２２、絶縁層９４、お
よび相互接続部９３１，９３２，９５は、導電性プラグ
８２、導電層７２，７６、強誘電体層７４、絶縁層６
１、および相互接続部分８４，８８のために記載した物
質をそれぞれ使用可能である。
【００２２】シリサイド化ソース／ドレイン領域(silic
ided source/drainregion)を有し、同一行または列に沿
ったメモリ・セル間にフィールド分離部を有しない、別
の実施例を示す。図３に示した基板３６のシリコン層３
４にドープして、図９に示すように、ｐ−型活性領域１
２０とｎ−型活性領域１１８，１２２とを形成する。活
性領域１１８，１２０，１２２を形成する場合、ドーパ
ント濃度は、後に活性領域１１８，１２０，１２２内に
形成するトランジスタに適正なスレシホルド電圧が得ら
れるように選択する。一実施例では、活性領域１１８の
み、または活性領域１２０，１２２のみにドープする。
他の実施例では、双方の導電型活性領域にドープする
が、別のドーピング工程で行う。
【００２３】図１０に示すように、活性領域１１８，１
２０，１２２上に、ゲート誘電体層５１、ゲート電極５
２、および絶縁スペーサ５３を形成する。活性領域１２
０内に、Ｐ＋ソース／ドレイン領域１３４，１３６，１
３８，１４０を形成する。同様に、活性領域１１８，１
２２内に、Ｎ＋ソース／ドレイン領域１４２，１４４，
１４６を形成する。領域１３６，１４２、および領域１
３８，１４６は、互いに直に隣接していることに注意さ
れたい。これら隣接領域の対を形成する場合、各対の領
域間に小さな重なり合いまたは空隙があっても許され
る。これは、後に形成されるシリサイド領域が、各対内
で２つの領域を電気的に接続するからである。領域間の
重なり合いまたは空隙は、トランジスタの性能に重大な
影響を与えないように、あまり大きくなり過ぎないよう
にしなければならない。
【００２４】図１１において、ソース／ドレイン領域上
に自己整合シリサイド領域１５０を形成する。シリサイ
ド領域１５０は、チタン・シリサイド、コバルト・シリ
サイド等とすることができる。あるいは、耐熱金属の窒
化物（即ち、窒化チタン、窒化タンタル、窒化タングス
テン等）のような、他の耐熱金属含有物質を、シリサイ
ド物質の代わりに、またはこれと共に用いることもでき
る。シリサイド領域１５０を形成した後、シリサイド領
域１５０上に絶縁層６１を堆積する。絶縁層６１にパタ
ーニングを行い、図１２に示すように、シリサイド領域
１５０まで達する接点開口６２を形成する。導電性プラ
グ６３を開口６２および接点シリサイド領域１５０内に
形成する。
【００２５】図１３に示すように、導電性プラグ６３上
に、強誘電体コンデンサ１５６，１５８を形成する。強
誘電体コンデンサ１５６，１５８の各々は、下側電極９
２１、強誘電体層９２２、および上側電極９２３を含
む。強誘電体コンデンサ９２を形成するために使用した
方法と同様に、層９２１ないし９２３にパターニングを
行う。強誘電体コンデンサ１５６の下側電極層９２１
は、ソース／ドレイン領域１３６，１４２に電気的に短
絡される。同様に、強誘電体コンデンサ１５８の下側電
極層９２１は、ソース／ドレイン領域１４６，１３８に
電気的に短絡される。
【００２６】次に、図１４に示すように、強誘電体コン
デンサ１５６，１５８上に、絶縁層８１を形成する。次
に、接点開口９１１を形成し、導電性プラグ９１２で充
填する。図１４に示すように、ランディング・パッド１
７４と相互接続部１７６とを形成する。ランディング・
パッド１７４および相互接続部１７６は同じ導電層から
形成する。相互接続部１７６は、２つの異なるメモリ・
セルの駆動線となる。図１５に示すように、ランディン
グ・パッド１７４、相互接続部１７６、および絶縁層８
１上に絶縁層９４を形成する。次に、従来の技法を用い
て、絶縁層９４を平面化する。ビア開口９４１を形成し
充填して、導電性ビア・プラグ９４２を形成する。導電
性ビア・プラグ９４２上に相互接続部１８４を形成す
る。相互接続部１８４は、図１５に示すメモリ・セルの
ビット線となる。相互接続部１８４上にパシベーション
層８８を形成する。この時点で、ほぼ完成された素子が
形成される。図１５は、ＦＥＮＶＭセル１５２，１５４
の部分を含む。
【００２７】図１６は別の実施例を示し、ここでは、素
子を形成するために単一レベルの相互接続部のみがあれ
ばよい。図１２において導電性プラグ６３を形成した
後、導線性プラグ６３および絶縁層６１上に絶縁層１６
１を形成する。絶縁層１６１を用いて、プラグ６３およ
び下側電極７２間に電気的短絡が形成するのを防止す
る。絶縁層１６１は、典型的に、絶縁層６１のために記
載した膜を１枚以上含む。層７２，７４，７６を形成
し、パターニングを行って、図６における強誘電体コン
デンサ７０と同様の強誘電体コンデンサ１８８，２０８
を形成する。下側電極層７２の部分は、メモリ・セル１
６２，１６４の駆動線の一部となる。コンデンサ１８
８，２０８を形成した後、層１６１，７２，７４，７６
を貫通する開口を形成し、これらの層の下に位置する導
電性プラグ６３を露出させる。これら開口内に絶縁性ス
ペーサ１８６を形成する。導電性部材１９８を形成し、
上側電極層７６の部分を導電性プラグ６３に電気的に接
続する。
【００２８】強誘電体コンデンサ１８８，２０８上に絶
縁層８１を形成する。ビア開口９１１および導電性ビア
・プラグ９１２と同様に、ビア開口２１２および導電性
ビア・プラグ２１０を形成する。この実施例では、ビア
開口は絶縁層１６１を貫通する。導電性ビア・プラグ２
１０および絶縁層８１上に、相互接続部１８４とパシベ
ーション層８８とを形成する。
【００２９】只今述べた実施例においては、空間効率的
な接点が強誘電体コンデンサ１８８，２０８を貫通して
形成された。１レベルの相互接続部のみがあればよい。
空間効率的な接点構造は、いくらかコンデンサ領域を犠
牲にするが、相互接続レベルを１つ減らせることによっ
て得られる利点のため、通常、かかる設計は正当化され
る。
【００３０】図１７は、図１５に示した構造を用いて製
造した、強誘電体メモリ・セルの平面図である。メモリ
・アレイ３５０を形成する場合、フィールド分離領域４
２をストリップ状に形成する。ストリップは、概略的に
図１７の上面から底面まで達する、長さを有する。フィ
ールド分離領域４２は、フィールド分離領域４２間にあ
る活性領域ストリップ３０６を規定する。活性領域スト
リップ３０６上に、これに垂直にワード線（ＷＬ）３０
４および相補ワード線（ＷＬ反転）３０８を形成する。
図１７の左上角付近にある強誘電体コンデンサ３１０
は、ソース／ドレイン領域３１２，３１４、ならびにＷ
Ｌ３０４およびＷＬ反転３０８の一部の上に位置する。
他の強誘電体コンデンサ３１０は、それらの位置的関係
において同様である。Ｎ＋ソース／ドレイン領域３１２
およびＰ＋ソース／ドレイン領域３１４は、強誘電体コ
ンデンサ３１０の下で互いに当接していることに注意さ
れたい。
【００３１】駆動線（ＤＬ）３２２を、下に位置する強
誘電体コンデンサ３１０と電気的に接続する。駆動線３
２２は、活性領域ストリップ３０６に対して概略的に垂
直に方向付けられた長さを有する。ビット線接点３１６
は、Ｘで示されている。ビット線は図１７には示してい
ないが、活性領域ストリップ３０６に概略的に平行な長
さを有する。また、メモリ・アレイ３５０の縁部付近に
おいて、ＷＬ３０４、ＷＬ反転３０８、およびＤＬ３２
２に対する接点も形成するが、図１７には示していな
い。
【００３２】メモリ・アレイ３５０は、２トランジスタ
−１コンデンサ（２Ｔ−１Ｃ）メモリ・セル、または４
トランジスタ−２コンデンサ（４Ｔ−２Ｃ）メモリ・セ
ルに使用可能である。領域３００は、２Ｔ−１Ｃメモリ
・セルの位置を表わす。領域３０２は、４トランジスタ
−２コンデンサ・メモリ・セルの位置を表わす。メモリ
・セル３５０が４Ｔ−２Ｃメモリ・セルのみを有する場
合、ビット線（ＢＬ）および相補ビット線（ＢＬ反転）
を用いる。この構成では、ＢＬが領域３０２を貫通する
活性領域ストリップ３０６の１つの上に位置し、一方Ｂ
Ｌ反転は、領域３０２を貫通する他の活性領域ストリッ
プ３０６の上に位置することになる。
【００３３】本発明の実施例は、これら実施例のユーザ
に恩恵を与えるものである。メモリ・セルの蓄積ノード
の一部を形成するＰ＋およびＮ＋ソース／ドレイン領域
が、絶縁層３２に直に隣接するので、バルク基板で見ら
れる漏れ電流は発生しない。このため、これらの領域お
よびバルク基板、即ち、バルク基板内のウエル領域間に
おけるダイオードの形成が防止される。逆バイアスされ
たダイオードに関係するデータの逆転も発生することは
ない。
【００３４】また、絶縁層３２は、ソース／ドレイン領
域の接合容量を小さくする。接合容量が小さくなれば、
リード（アクセス）およびライト時間が短縮することに
なる。また、絶縁層３２のために、保護リングやウエル
同士間に間隔を設ける必要性がなくなる。貴重な基板面
積の節約が図られる。また、フィールド分離領域は各メ
モリ・セルを横方向に包囲しない。図１７を参照する
と、活性領域は、メモリ・セルの列に対して延在するス
トリップ状である。フィールド分離領域が列に沿ったメ
モリ・セルを分離しないので、基板面積の節約が図られ
る。
【００３５】基板３６は形成するのが、即ち、得るのが
比較的簡単である。本発明は、サファイア基板を使用し
ない。格子不整合、サファイア基板の破断(fracturin
g)、およびサファイアからのアルミニウムのドーピング
に関係する問題は、全く起こらない。
【００３６】前述の実施例においては、特定実施例を参
照しながら本発明を説明した。しかしながら、特許請求
の範囲に記載した本発明の範囲から逸脱することなく、
種々の改造や変更が可能であることを当業者は認めよ
う。したがって、明細書および図面は、制限的な意味で
はなく、例示として見なすべきであり、かかる改造は全
て、本発明の範囲に含まれることを意図するものであ
る。特許請求の範囲においては、機能手段(means-plus-
function) の節があれば、ここに記載した構造で挙列し
た機能（群）を行うものを含むものとする。また、機能
手段の節は、挙列した機能（群）を行う、構造的均等物
および同等の構造も含むものとする。
【図面の簡単な説明】
【図１】２トランジスタ−１コンデンサＦＥＮＶＭセル
（従来技術）の回路図。
【図２】４トランジスタ−２コンデンサＦＥＮＶＭ（従
来技術）の回路図。
【図３】半導体基板の一部を示す断面図。
【図４】フィールド絶縁領域を形成し、絶縁層を覆うシ
リコン層の部分にドーピングを行った後の、図３の基板
を示す断面図。
【図５】２つのトランジスタを形成した後の、図４の基
板を示す断面図。
【図６】絶縁層上に強誘電体コンデンサを形成した後
の、図５の基板を示す断面図。
【図７】本発明の一実施例にしたがって、ほぼ完成した
ＦＥＮＶＭセルを形成した後の、図６の基板の一部を示
す断面図。
【図８】本発明の他の実施例によるＦＥＮＶＭセルを含
む半導体素子の一部を示す断面図。
【図９】ドーピング工程の後の、図３の基板の一部を示
す断面図。
【図１０】４つのトランジスタを形成した後の、図９の
基板を示す断面図。
【図１１】ソース／ドレイン領域上に導電性部材を形成
した後の、図１０の基板を示す断面図。
【図１２】絶縁層および接点プラグを形成した後の、図
１１の基板を示す断面図。
【図１３】強誘電体コンデンサを形成した後の、図１２
の基板を示す断面図。
【図１４】相互接続部の第１レベルを形成した後の、図
１３のの基板を示す断面図。
【図１５】本発明にしたがってほぼ完成した素子を形成
した後の、図１４の基板を示す断面図。
【図１６】本発明の他の実施例にしたがって、ほぼ完成
した素子の一部を示す断面図。
【図１７】ＦＥＮＶＭアレイの一部を示す平面図。
【符号の説明】
３０ 半導体基礎物質 ３２ 絶縁層 ３４ 半導体層 ３６ 基板 ４２ フィールド分離領域 ４４，４６ 活性領域 ５１ ゲート誘電体層 ５２ ゲート電極 ５３ 絶縁スペーサ ５４−５７ ソース／ドレイン領域 ６１ 絶縁層 ６２ 開口 ６３ 導電性プラグ ７０ 強誘電体コンデンサ ７２ 下側導電層 ７４ 強誘電体層 ７６ 上側導電層 ８１ 絶縁層 ８２ 接点開口 ８３ 導電性プラグ ８４，８６ 相互接続部 ８８ パシベーション層 ９０ ＦＥＮＶＭセル ９２ 強誘電体コンデンサ ９４ 絶縁層 ９５ 相互接続部 １１８，１２０，１２２ 活性領域 １３４，１３６，１３８，１４０ Ｐ＋ソース／ドレ
イン領域 １４２，１４４，１４６ Ｎ＋ソース／ドレイン領域 １５０ 自己整合シリサイド領域 １５６，１５８ 強誘電体コンデンサ １６１ 絶縁層 １６２，１６４ メモリ・セル １７４ ランディング・パッド １７６ 相互接続部 １８４ 相互接続部 １８６ 絶縁性スペーサ １８８，２０８ 強誘電体コンデンサ １９８ 導電性部材 ２１２ ビア開口
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】強誘電体不揮発性メモリ・セル（９０）で
    あって：半導体基礎材料（３０）；前記半導体基礎材料
    （３０）を覆う第１絶縁層（３２）；前記第１絶縁層
    （３２）を覆い、第１導電型を有する第１活性領域（４
    ４）；前記第１絶縁層（３２）を覆い、前記第１導電型
    とは異なる第２導電型を有する第２活性領域（４６）；
    第１ソース／ドレイン領域（５５）および第２ソース／
    ドレイン領域（５４）であって：前記第１および第２ソ
    ース／ドレイン領域（５５，５４）は、前記第１活性領
    域（４４）内に位置して互いに離間されており、前記第
    １および第２ソース／ドレイン領域（５５，５４）は前
    記第２導電型を有する、前記第１ソース／ドレイン領域
    （５５）および第２ソース／ドレイン領域（５４）；第
    ３ソース／ドレイン領域（５６）および第４ソース／ド
    レイン領域（５７）であって：前記第３および第４ソー
    ス／ドレイン領域（５６，５７）は前記第２活性領域
    （４６）内に位置して互いに離間されており、前記第３
    および第４ソース／ドレイン領域（５６，５７）は、前
    記第１導電型を有する、前記第３ソース／ドレイン領域
    （５６）および第４ソース／ドレイン領域（５７）；前
    記第１および第２活性領域（４４，４６）をそれぞれ覆
    う第１ゲート電極（５２）および第２ゲート電極（５
    ２）；前記第１および第２活性領域（４４，４６）なら
    びに前記第１および第２ゲート電極（５２）を覆う第２
    絶縁層（６１）；および前記第２絶縁層（６１）を覆
    い、第１コンデンサ電極（９２）と第２コンデンサ電極
    （９２３）とを有する第１強誘電体コンデンサ（９２）
    であって、前記第１および第２コンデンサ電極（９２
    １，９２３）の一方が、前記第１および第３ソース／ド
    レイン領域（５５，５６）に電気的に結合される前記第
    １強誘電体コンデンサ（９２）；から成ることを特徴と
    する強誘電体不揮発性メモリ・セル（９０）。
  2. 【請求項２】強誘電体不揮発性メモリ・セル（３０２）
    であって：半導体基礎材料（３０）；前記半導体基礎材
    料（３０）を覆う第１絶縁層（３２）；前記第１絶縁層
    （３２）を覆い、第１導電型を有する第１活性領域（１
    １８）；前記第１絶縁層（３２）を覆い、前記第１導電
    型とは逆の第２導電型を有する第２活性領域（１２
    ０）；前記第１絶縁層（３２）を覆い、前記第１導電型
    を有する第３活性領域（１１８）；前記絶縁層（３２）
    を覆い、前記第２導電型を有する第４活性領域（１２
    ０）；第１ソース／ドレイン領域（１３６）および第２
    ソース／ドレイン領域（１３４）であって：前記第１お
    よび第２ソース／ドレイン領域（１３６，１３４）は、
    前記第１活性領域（１１８）内に位置して互いに離間さ
    れており、前記第１および第２ソース／ドレイン領域
    （１３６，１３４）は、前記第２導電型を有する、前記
    第１ソース／ドレイン領域（１３６）および第２ソース
    ／ドレイン領域（１３４）；第３ソース／ドレイン領域
    （１４２）および第４ソース／ドレイン領域（１４４）
    であって：前記第３および第４ソース／ドレイン領域
    （１４２，１４４）は、前記第２活性領域内に位置して
    互いに離間されており、前記第３および第４ソース／ド
    レイン領域（１４２，１４４）は、前記第１導電型を有
    する、前記第３ソース／ドレイン領域（１４２）および
    第４ソース／ドレイン領域（１４４）；第５ソース／ド
    レイン領域（１３６）および第６ソース／ドレイン領域
    （１３４）であって：前記第５および第６ソース／ドレ
    イン領域（１３６，１３４）は、前記第３活性領域（１
    １８）内に位置して互いに離間されており、前記第５お
    よび第６ソース／ドレイン領域（１３６，１３４）は、
    前記第２導電型を有する、前記第５ソース／ドレイン領
    域（１３６）および第６ソース／ドレイン領域（１３
    ４）；第７ソース／ドレイン領域（１４２）と第８ソー
    ス／ドレイン領域（１４４）であって：前記第７および
    第８ソース／ドレイン領域（１４２，１４４）は、前記
    第４活性領域（１２０）内に位置して互いに離間されて
    おり、前記第７および第８ソース／ドレイン領域（１４
    ２，１４４）は、前記第１導電型を有する、前記第７ソ
    ース／ドレイン領域（１４２）と第８ソース／ドレイン
    領域（１４４）；前記第１、第２、第３、および第４活
    性領域（１１８，１２０）をそれぞれ覆う、第１ゲート
    電極（５２）、第２ゲート電極（５２）、第３ゲート電
    極（５２）、および第４ゲート電極（５２）；前記第
    １、第２、第３、第４活性領域（１１８，１２０）およ
    び前記第１、第２、第３、および第４電極（５２）を覆
    う第２絶縁層（６１）；前記第２絶縁層（６１）を覆
    い、第１コンデンサ電極（６１）と第２コンデンサ電極
    （９２３）とを有する第１強誘電体コンデンサ（１５
    ６）であって、前記第１および第２コンデンサ電極（９
    ２１，９２３）の一方が、前記第１および第３ソース／
    ドレイン領域（１３６，１４２）に電気的に結合される
    前記第１強誘電体コンデンサ（６１）；および前記第２
    絶縁層（６１）を覆い、第３コンデンサ電極（９２１）
    と、第４コンデンサ電極（９２３）とを有する第２強誘
    電体コンデンサ（１５６）であって、前記第３および第
    ４コンデンサ電極（９２１，９２３）の一方が前記第５
    および第７ソース／ドレイン領域（１３６，１４２）に
    電気的に結合される前記第２強誘電体コンデンサ（１５
    ６）；から成ることを特徴とする強誘電体不揮発性メモ
    リ・セル。
  3. 【請求項３】強誘電体不揮発性メモリ・セル（８０）の
    形成方法であって：半導体基礎材料（３０）；前記半導
    体基礎材料（３０）を覆う第１絶縁層（３２）；前記第
    １絶縁層（３２）を覆い、第１導電型を有する第１活性
    領域（４４）；および前記第１絶縁層（３２）を覆い、
    前記第１導電型とは逆の第２導電型を有する第２活性領
    域（４６）；を有する基板を用意する段階；第１ゲート
    電極（５２）と第２ゲート電極（５２）とを形成する段
    階であって、前記第１および第２ゲート電極は、それぞ
    れ前記第１および第２活性領域（４４，４６）を被覆す
    る前記段階；前記第１活性領域（４４）内に第１ソース
    ／ドレイン領域（５５）および第２ソース／ドレイン領
    域（５４）を形成する段階であって：前記第１および第
    ２ソース／ドレイン領域（５５，５４）は互いに離隔さ
    れ、前記第１および第２ソース／ドレイン領域（５５，
    ５４）は前記第２導電型を有する、前記段階；前記第２
    活性領域（４６）内に第３ソース／ドレイン領域（５
    ６）および第４ソース／ドレイン領域（５７）を形成す
    る段階であって：前記第３および第４ソース／ドレイン
    領域（５６，５７）は互いに離隔され、前記第３および
    第４ソース／ドレイン領域（５６，５７）は前記第１導
    電型を有する、前記段階；前記第１および第２活性領域
    （４４，４６）ならびに前記第１および第２ゲート電極
    （５２）を覆う第２絶縁層（６１）を形成する段階；お
    よび前記第２絶縁層（６１）を覆い、第１コンデンサ電
    極（９２１）と第２コンデンサ電極（９２３）とを有す
    る第１強誘電体コンデンサ（９２）を形成する段階であ
    って、前記第１および第２コンデンサ電極（９２１，９
    ２３）の一方を、前記第１および第３ソース／ドレイン
    領域（５５，５６）に電気的に結合する前記段階；から
    成ることを特徴とする強誘電体不揮発性メモリ・セル
    （８０）の形成方法。
  4. 【請求項４】強誘電体不揮発性メモリ・セル（３０２）
    の形成方法であって：半導体基礎材料（３０）；前記半
    導体基礎材料（３０）を覆う第１絶縁層（３２）；前記
    第１絶縁層（３２）を覆い、第１導電型を有する第１活
    性領域（１１８）；前記第１絶縁層（３２）を覆い、前
    記第１導電型とは逆の第２導電型を有する第２活性領域
    （１２０）；前記第１絶縁層（３２）を覆い、前記第１
    導電型を有する第３活性領域（１１８）；および前記絶
    縁層（３２）を覆い、前記第２導電型を有する第４活性
    領域（１２０）；を有する基板を用意する段階；前記第
    １、第２、第３、および第４活性領域（１１８，１２
    ０）上に、それぞれ、第１ゲート電極（５２）、第２ゲ
    ート電極（５２）、第３ゲート電極（５２）、および第
    ４ゲート電極（５２）を形成する段階；第１ソース／ド
    レイン領域（１３６）、第２ソース／ドレイン領域（１
    ３４）、第３ソース／ドレイン領域（１３６）、および
    第４ソース／ドレイン領域（１３４）を形成する段階で
    あって：前記第１および第２ソース／ドレイン領域（１
    ３６，１３４）を、前記第１活性領域（１１８）内に配
    置し、かつ互いに離間し、前記第３および第４ソース／
    ドレイン領域（１４２，１４４）を、前記第３活性領域
    （１３６）内に配置し、かつ互いに離間し、前記第１、
    第２、第３、および第４ソース／ドレイン領域（１３
    ６，１３４）は、前記第２導電型を有する、前記段階；
    第５ソース／ドレイン領域（１４２）、第６ソース／ド
    レイン領域（１４４）、第７ソース／ドレイン領域（１
    ４２）、および第８ソース／ドレイン領域（１４４）を
    形成する段階であって：前記第５および第６ソース／ド
    レイン領域（１４２，１４４）を、前記第２活性領域
    （１２０）内に配置し、かつ互いに離間し、前記第７お
    よび第８ソース／ドレイン領域（１４２，１４４）を、
    前記第４活性領域（１２０）内に配置し、かつ互いに離
    間し、前記第５、第６、第７、および第８ソース／ドレ
    イン領域（１４２，１４４）は、前記第１導電型を有す
    る、前記段階；前記第１、第２、第３、第４活性領域
    （１１８，１２０）および前記第１、第２、第３、およ
    び第４電極（５２）を覆う第２絶縁層（６１）を形成す
    る段階；および前記第２絶縁層（６１）上に第１強誘電
    体コンデンサ（１５６）と第２強誘電体コンデンサ（１
    ５６）とを形成する段階であって：前記第１強誘電体コ
    ンデンサ（１５６）は第１コンデンサ電極（９２１）と
    第２コンデンサ電極（９２３）とを有し、前記第１およ
    び第２コンデンサ電極（９２１，９２３）の一方を前記
    第１および第５ソース／ドレイン領域（１３６，１４
    ２）に電気的に接続し、前記第２強誘電体コンデンサ
    （１５６）は第３コンデンサ電極（９２１）と第コンデ
    ンサ電極（９２３）とを有し、前記第３および第４コン
    デンサ電極（９２１，９２３）の一方を前記第３および
    第７ソース／ドレイン領域（１３６，１４２）に接続す
    る、前記段階；から成ることを特徴とする強誘電体不揮
    発性メモリ・セル（３０２）の形成方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340426A (ja) * 1998-03-24 1999-12-10 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2002094024A (ja) * 2000-09-11 2002-03-29 Samsung Electronics Co Ltd ２ｔ−１ｃ型強誘電体ランダムアクセスメモリ及びその動作方法
KR20020058570A (ko) * 2000-12-30 2002-07-12 박종섭 반도체장치 및 그 제조 방법
JP2012151169A (ja) * 2011-01-17 2012-08-09 Toshiba Corp 半導体記憶装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100268424B1 (ko) * 1998-08-07 2000-10-16 윤종용 반도체 장치의 배선 형성 방법
EP0996160A1 (en) 1998-10-12 2000-04-26 STMicroelectronics S.r.l. Contact structure for a semiconductor device
JP2000174219A (ja) * 1998-12-01 2000-06-23 Rohm Co Ltd 強誘電体メモリ装置およびその製造方法
EP1067605A1 (en) * 1999-07-05 2001-01-10 STMicroelectronics S.r.l. Ferroelectric memory cell and corresponding manufacturing method
IT1314025B1 (it) 1999-11-10 2002-12-03 St Microelectronics Srl Processo per sigillare selettivamente elementi capacitoriferroelettrici compresi in celle di memorie non volatili integrate su
EP1207558A1 (en) * 2000-11-17 2002-05-22 STMicroelectronics S.r.l. Contact structure for ferroelectric memory device
WO2002086965A1 (en) 2001-04-19 2002-10-31 Stmicroelectronics S.R.L. Contact structure for an integrated semiconductor device
JP4368085B2 (ja) * 2002-01-08 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2940880B2 (ja) * 1990-10-09 1999-08-25 三菱電機株式会社 半導体装置およびその製造方法
US5359219A (en) * 1992-12-04 1994-10-25 Texas Instruments Incorporated Silicon on insulator device comprising improved substrate doping
JPH0722517A (ja) * 1993-06-22 1995-01-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5373463A (en) * 1993-07-06 1994-12-13 Motorola Inc. Ferroelectric nonvolatile random access memory having drive line segments

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340426A (ja) * 1998-03-24 1999-12-10 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2002094024A (ja) * 2000-09-11 2002-03-29 Samsung Electronics Co Ltd ２ｔ−１ｃ型強誘電体ランダムアクセスメモリ及びその動作方法
KR20020058570A (ko) * 2000-12-30 2002-07-12 박종섭 반도체장치 및 그 제조 방법
JP2012151169A (ja) * 2011-01-17 2012-08-09 Toshiba Corp 半導体記憶装置

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KR970067851A (ko) 1997-10-13

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