JP2004522303A

JP2004522303A - 集積された半導体デバイスのためのコンタクト構造

Info

Publication number: JP2004522303A
Application number: JP2002584383A
Authority: JP
Inventors: ツァンブラノ，ラッファエーレ; アルトーニ，チェサレ; コルバシェ，キアラ
Original assignee: エスティーマイクロエレクトロニクスソチエタレスポンサビリタリミテ
Priority date: 2001-04-19
Filing date: 2001-04-19
Publication date: 2004-07-22
Also published as: EP1380051A1; CN1586005A; US7052985B2; US20040175927A1; CN100433296C; WO2002086965A1; US6734565B2; US20020180054A1

Abstract

第１の導電領域(6A)と、第２の導電領域(11A)と、第１と第２の導電領域の間に配置された絶縁層(9)と、第１と第２の導電領域の間の絶縁層(9)内に伸びる少なくとも１つのスルー開口(36)と、スルー開口内に形成され、第１の導電領域(6A)と第２の導電領域(11B)を電気的に接続するコンタクト構造(10A)とを備える集積デバイスで。コンタクト構造(10A)は、導電材料層(30)で形成され、導電材料層(30)はスルー開口(36)の側面と底面をコートし、第２の導電領域(11A)により上が閉じられた空の領域(35)を囲む。導電材料層(30)は、互いに上に配置されたチタン層(31)と窒化チタン層(32)を備えることが望ましい。
【選択図】図３

Description

【技術分野】
【０００１】
本発明は、集積された半導体デバイスのための接触（コンタクト）構造及びそれの製造プロセスに関する。
さらにいえば、本発明は、半導体基板に集積され、適当な制御回路及び強誘電体メモリセルのアレイを備えたタイプの強誘電体メモリデバイスのためのコンタクト構造に関する。
本発明は、これに限定されるものではないが、特に「スタック（積み重ね）」型の強誘電体メモリデバイスに関し、以下の説明は、発明の提示を簡単にするためだけの目的でこれへの応用を参照して行われる。実際、スタックされた構成は、新しいＣＭＯＳ技術の集積化の要求に特に適している。
【背景技術】
【０００２】
スタックされた光電子メモリデバイスにおいては、各メモリセルは半導体材料の基板に集積されたＭＯＳトランジスタを有し、それはＭＯＳトランジスタの上に配置された強誘電体の容量に接続されている。
ＭＯＳトランジスタは、基板に形成された第１及び第２の導電端子（ターミナル）（ソース及びドレイン領域）と、基板の上で、基板を覆う絶縁層内に形成された制御電極とを備える。強誘電体容量は、絶縁層上の、第１の導電ターミナルを有する電気的コンタクトの上及び内部に作られた底電極を備える。底電極は、強誘電体材料層でコートされ、上電極に容量的に結合される。
【０００３】
既知のように、強誘電体メモリは、従来の非揮発性メモリに比べて同等の高い読出及び消去速度と共にその低消費電力により、展開する集積回路の分野で重要な役割を果たし始めている。
したがって、同一の半導体基板に集積されたＭＯＳデバイスと組み合わされる強誘電体メモリデバイスを作るのを可能にすることが大きな注目を集めている。
【０００４】
強誘電体メモリデバイスを組み込む既知のプロセスは、基板にＭＯＳトランジスタの導電ターミナルを形成した後に、チップの表面全体を覆う絶縁層を形成することに直面する。
制御電極は、絶縁層の内側に形成され、そして次に絶縁層の上に強誘電体容量が形成される。
【０００５】
Yamazakiらによる論説「半ミクロンメートルのＣＭＯＳ論理デバイスと完全互換性を有する先端0.5μmのＦＲＡＭデバイス技術」(proceedings of IEDM '97, Washington, DC, December 1997)は、強誘電体デバイスの組み込み及び対応するコンタクトのための第１の既知の解決方法を記載している。
特に、上記の論説は、コンタクト領域を通して強誘電体デバイスとＭＯＳデバイスを電気的に接続することを意図したコンタクトの製造を記載している。コンタクト領域は、絶縁層に開口を開け、それをタングステン（Ｗ）のような導電材料で埋めることにより形成される。
【０００６】
Ｗプラグ技術と言われるこの技術は、高アスペクト比の、すなわち高コンタクト深さ対幅比有するコンタクトを形成できるが、Ｗプラグが次のプロセス工程で酸化環境での熱処理を受ける時には、容易には使用できない。
これは強誘電体材料の場合である。これらの材料の処理は、強誘電体材料を堆積した後、実際に酸素のある状態で５００°Ｃと８５０°Ｃの間の温度でアニーリング及び結晶化が行われる。
【０００７】
しかし、これらの処理には問題がある。実際に、酸素（Ｏ₂）と反応するタングステンは、強烈な発熱プロセスに従って、五酸化タングステン（Ｗ₂Ｏ₂）に、すなわち非導電材料に変換される。この「火山」現象として知られる現象は、Ｗ₂Ｏ₂の形成の結果コンタクトの爆発さえ生じ、さらに酸化オーブンの汚染の危険を含む。同様の考察が、コンタクト領域がポリシリコンで埋められる（polySiプラグの）場合に適用され、強誘電体材料の結晶化に必要な処理が行われるなら、ポリシリコンは酸化して絶縁性になる。
【０００８】
さらに、酸素と反応するポリシリコンは、堆積の増加を含み、それゆえ構造に高いストレスを呈するプロセスにより、二酸化シリコン（ＳｉＯ₂）に、すなわち非導電材料に変換される。この問題を解決するため、タングステン又はポリシリコンで埋められたコンタクトは、集積回路の製造プロセスでは標準でない材料で作られたバリア層で「シール」される。
バリア層を形成するプロセス工程の導入は、製造プロセスをかなり複雑にする。
【０００９】
上記の公知例に記載されたデバイスは、部分的な相互接続として使用される窒化チタン（ＴｉＮ）層を通して得られるＭＯＳデバイスとの相互接続を有する。
１９９８年１０月１２日付けで出願された本出願人名義の欧州特許出願EP0996160は、ＭＯＳトランジスタ（N⁺型又はP⁺型接合）のターミナルと絶縁層の上に重ねられた容量との間の導電を確実にするために、プラグの前に堆積されるTi/TiNバリア層（図１）を使用する半導体デバイスのためのコンタクト構造を形成することを開示している。残りの空間は二酸化シリコン（「酸化プラグ」）で埋められる。
【００１０】
この解決方法は、上記の「火山」の問題を避けることを可能にする。
しかし、上記の解決方法は、タングステンで埋められた構造に対する接触抵抗を増加させることになる。この欠点は、容量をバイアスする、それゆえメモリデバイスの問題には関係しないが、制御回路の性能を悪化させる。
【００１１】
本出願人名義で出願された欧州特許出願EP00830762.1は、酸化プラグとタングステンプラグの使用を異ならせることにより上記の問題を解決し、それは、（ａ）（メモリアレイにおける）ＭＯＳトランジスタのソース領域と強誘電体容量の底電極間のコンタクトのための酸化プラグと、ＭＯＳトランジスタのドレイン領域とのコンタクト及び回路のＣＭＯＳ部品の全てのコンタクトのためのタングステンプラグを使用し、（ｂ）ＭＯＳトランジスタのターミナルの両方のコンタクト（メモリアレイにおけるソース領域と容量の底電極間と、ドレイン領域とビットラインのメタル領域の間の両方）のための酸化プラグを使用する２つの可能な方法に従って、解決する。
【００１２】
たとえ、これらの解決方法が有効であっても、コンタクトを埋め及びそれに続く残りの酸化物の平坦化又はエッチングの工程により、製造プロセスには負担になる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
したがって、本発明の目的は、上記の欠点を回避可能なプロセスを提供することであり、特にコンタクト構造として既知のデバイスになお影響する制限及び欠点を克服するような構造的及び機能的な特徴を有する、特に強誘電体タイプの半導体デバイスのコンタクト構造を提供することである。
【課題を解決するための手段】
【００１４】
本発明によれば、請求項１及び９にそれぞれ記載された集積デバイス及びその製造プロセスが提供される。
【発明を実施するための最良の形態】
【００１５】
本発明をより理解するために、好適な実施例が、付属の図面を参照して説明されるが、この例は単に説明のためであり、本発明を制限するものではない。
図２は、半導体材料の基板５に集積され、数個のメモリセル２を有する強誘電体タイプのメモリアレイ１の一部を示す。
各メモリセル２は、ＭＯＳトランジスタ３と共に、それに直列に接続された強誘電体容量４とを備える。
【００１６】
メモリアレイ１のメモリセル２は、既知の方法で、ワード線ＷＬとビット線ＢＬで組織され、各セル２はワード線とビット線との交点により一義的に規定される。
各ＭＯＳトランジスタ３は、基板５に形成され、Ｎ⁺型又はＰ⁺型がドープされた各ソース領域６Ａとドレイン領域６Ｂとを備える。
【００１７】
さらに、２重ポリシリコン及びシリサイド層により形成された制御電極７は、基板５のチャンネル領域に重ねられ、チャンネル領域はソース領域６Ａとドレイン領域６Ｂの間に備えられ、薄い酸化層８により基板５の表面から絶縁される。この構成で、隣接し且つ同一のビット線ＢＬに属する１組のトランジスタは、共通のドレインターミナル６Ｂを有する。
【００１８】
例えばボロン（ホウ素）及びりんがドープされた酸化物（ＢＰＳＧ）である第１の絶縁層９が基板５をコートする。
開口３６は、第１の絶縁層９内の、ソース領域６Ａとドレイン領域６Ｂ上に形成され、それぞれのコンタクト１０Ａ，１０Ｂを収容する。
【００１９】
コンタクト１０Ａ，１０Ｂは、（図３に示すように）互いに上に配置されたチタン層３１と窒化チタン層３２とを備える導電材料層３０である。コンタクト１０Ａ，１０Ｂのそれぞれは、第１の絶縁層９の開口の側壁と底をコートするコーティング部２０Ａ，２０Ｂと、第１の絶縁層９の上面に伸びる水平部分２１Ａ，２１Ｂとを備える。コンタクト１０Ａ，１０Ｂの各コーティング部分２０Ａ，２０Ｂの内側の領域又は体積３５は空である。
【００２０】
例えば、白金（プラチナ）でできた第１及び第２の導電領域１１Ａ，１１Ｂは、コンタクト１０Ａ，１０Ｂの水平部分２１Ａ，２１Ｂを覆い、その上面でコンタクト１０Ａ，１０Ｂをシールする。第１の導電領域１１Ａは強誘電体容量４の底板を形成し、少なくとも部分的にはトランジスタ３の制御電極７の上に伸びる。
【００２１】
さらに、各容量４は、強誘電体材料領域１２と上板１３とを備える。強誘電体材料領域１２は、共通なドレイン領域１１Ｂを有さない２個のメモリセル２に属する１組の隣接する第１の導電領域１１Ａの上及び間に、（１９９９年４月３０日付けで出願されたイタリア国特許出願TO99A000356)に記載されたように）図の平面に対して垂直な方向に伸びる帯を形成する。
【００２２】
上電極１３は、例えば白金などの金属で、図の平面に対して垂直に強誘電体材料領域１２の上面に伸びる帯により形成される。特に、図２の断面図から分かるように、上面電極１３は、強誘電体容量４の底面電極を形成する第１の導電領域１１Ａより狭い幅を有する。
強誘電体容量４の上には、連続して第２の絶縁層１４、ビット線を形成し且つ図の水平方向に伸びる第１の金属線１８（メタル１）、第３の絶縁層１５、及びワード線を形成し且つ第３の絶縁層１５の内側を図の平面に垂直な方向に伸びる第２の金属線１９（メタル２）が伸びている。コンタクト領域２２は、第２の絶縁層１４を通って、第１の金属線１８と第２の導電領域１１Ｂの間に伸びて、第２の導電領域１１Ｂと第２のコンタクト１０Ｂを通って、第１の金属線１８をドレイン領域６Ｂに電気的に接続する。
【００２３】
図２の構造は、以下に説明する方法で得られる。最初に、厚い酸化（フィールド酸化）領域１６が基板５内に形成され、強誘電体メモリデバイス１の導電部分又は活性部分を規定する。活性部分の内部及び上面には、ＭＯＳトランジスタ３、すなわち薄い酸化層８、制御ゲート電極７、及びソース領域６Ａとドレイン領域６Ｂが形成される。詳細は説明しない公知の方法で、ソース領域６Ａとドレイン領域６Ｂの接合（ジャンクション）（Ｐ⁺又はＮ⁺）が、本発明によるコンタクト構造を通して順に接触される酸化物スペーサにより、可能な限り離すことができる。
【００２４】
次に、第１の絶縁層９が基板５の上に堆積される。第１の絶縁層９には、コンタクトマスク及び続く酸化エッチを使用して、開口３６がソース領域６Ａとドレイン領域６Ｂの上に作られ、第１の絶縁層９を通して基板５にアクセス可能にする。
次に、本発明の主題を形成するコンタクト構造１０Ａ，１０Ｂが、導電性材料層３０を堆積することにより形成される。
【００２５】
可能な実行方法では、限定的でない例として、チタン層３１がプラズマ堆積（ＰＶＤ）又は他の堆積技術を使用して第１の絶縁層９の上に堆積され、そしてＴｉＮ層３２が化学的堆積（ＣＶＤ）又は他の堆積技術を使用して堆積される。例えば、チタン層３１は１０と１００ｎｍの間の厚さを有し、好ましくは３５ｎｍの厚さを有し、ＴｉＮ層３２は５０と２００ｎｍの間の厚さを有し、好ましくは１００ｎｍの厚さを有する。
【００２６】
チタン層だけ又は窒化チタン層だけを形成することも可能であるが、できれば両方の層を有することが望ましい。
それにより、導電材料層３０は、開口３６の側壁と底面をほぼ適合した方法でコートし、コンタクト１０Ａ，１０Ｂを形成する。この点において、コンタクト１０Ａ，１０Ｂの壁の間に構成された領域３５は、空のまま残る。
【００２７】
次に、例えば白金で作られた導電層が非適合な方法で堆積され、導電層が導電材料層と一緒に整形され、コンタクト１０Ａ，１０Ｂの水平部分２１Ａと２１Ｂ及び第１と第２の導電領域１１Ａ，１１Ｂが同時に形成される。
実験的な試験から、第１及び第２の導電領域１１Ａ，１１Ｂを形成する導電層が上面でコンタクト１０Ａ，１０Ｂをシールし、十分な平坦を維持することが注目される。いずれにしろ、空領域３５の幅は導電材料層３０の幅に類似している（又は少し大きい）ことが望ましい。ＭＯＳトランジスタ３のソース領域６Ａとドレイン領域６Ｂを形成するＮ+，Ｐ+接合と、第１及び第２の導電領域１１Ａ，１１Ｂを形成する導電層との間の導電は、Ｔｉ／ＴｉＮ導電材料層３０により保証され、それは、開口３６の形状により、基板５から第１の絶縁層９の上表面まで届く。
【００２８】
最後に、強誘電体容量４は、現在の技術及び前述の１９９９年４月３０日付けで出願されたイタリア国特許出願TO99A000356に記載されたプロセス工程に従って形成される。
上記のコンタクト構造１０Ａ，１０Ｂは、公知の構造で議論した上記の問題を解決する。さらに、タングステン堆積のような水素の存在下で行うプロセス工程の省略は、強誘電体材料が水素により劣化するので、その品質の観点から利点がある。
【００２９】
最後に、これまで説明し例示したデバイス及び製造プロセスについて、本発明の範囲を離れること無しに、付属の請求項で定義した変形例が可能であることが明らかである。特に、説明したコンタクト構造は、第１の導電領域を電気的に接続する必要があり、異なる高さに配置された第２の導電領域（例えば、金属領域）を有するように（基板内に埋め込んで又は基板の上面に絶縁層で囲んで）形成するいかなる電子デバイスでも使用できる。特に、本発明は、連続する金属領域を、図４に例示として示したように、第１の金属線４１と第２の金属線４２の間に形成されたコンタクト構造４０に接続する領域にも適用可能である。
【図面の簡単な説明】
【００３０】
【図１】図１は、既知の強誘電体メモリアレイの部分の断面を示す。
【図２】図２は、本発明のコンタクト構造を備える強誘電体メモリアレイの断面を示す。
【図３】図３は、図２の拡大した詳細図を示す。
【図４】図４は、本発明のコンタクト構造の変形例を示す。

Claims

少なくとも１つの第１の導電領域（６Ａ；６Ｂ；４０）と、
少なくとも１つの第２の導電領域（１１Ａ；１１Ｂ；４１）と、
前記第１と第２の導電領域の間に伸びる絶縁層（９；４３）と、
前記第１と第２の導電領域の間の前記絶縁層（９；４３）内に伸びる少なくとも１つのスルー開口（３６）と、
前記スルー開口内に形成され、前記第１と第２の導電領域を電気的に接続する導電材料層（３０）を備えるコンタクト構造（１０Ａ；１０Ｂ；４０）とを備える集積デバイスであって、
前記コンタクト構造（１０Ａ；１０Ｂ；４０）は、空の領域（３５）を備えることを特徴とする集積デバイス。
請求項１に記載の集積デバイスであって、
前記スルー開口（３６）は、側方の範囲を限る表面と、前記第１の導電領域（６Ａ；６Ｂ；４１）に面する底面とを有し、
前記導電材料層（３０）は、前記スルー開口（３６）の前記側面と前記底面とをコートし、
前記空の領域（３５）は、前記導電材料層（３０）により囲まれていることを特徴とする集積デバイス。
請求項１又は２に記載の集積デバイスであって、
前記導電材料層（３０）は、チタン層（３１）を備えることを特徴とする集積デバイス。
請求項１から３のいずれか１項に記載の集積デバイスであって、
前記導電材料層（３０）は、窒化チタン層（３２）を備えることを特徴とする集積デバイス。
請求項２から４のいずれか１項に記載の集積デバイスであって、
前記空の領域（３５）は、前記第２の導電領域（１１Ａ；１１Ｂ；４２）により上面で閉じていることを特徴とする集積デバイス。
請求項５に記載の集積デバイスであって、
前記第２の導電領域（１１Ａ，１１Ｂ）は、白金を含むことを特徴とする集積デバイス。
請求項２から６のいずれか１項に記載の集積デバイスであって、
前記導電材料層（３０）は、前記スルー開口（３６）の前記側面と前記底面とをコートするコーティング部分（２０Ａ，２０Ｂ）と、前記絶縁層（９）の上面と前記第２の導電領域（１１Ａ，１１Ｂ）の下に伸びる水平部分（２１Ａ，２１Ｂ）とを備えることを特徴とする集積デバイス。
請求項１から７のいずれか１項に記載の集積デバイスであって、
当該集積デバイスは、
基板（５）と、前記基板に形成された第１の導電領域（６Ａ，６Ｂ）を有するトランジスタ（３）と、強誘電体材料領域（１２）により分離された第１のプレート（１１Ａ）及び第２のプレート（１３）を有する強誘電体容量（４）とを備え、前記第１の導電領域（６Ａ）は前記トランジスタ（３）の前記第１導電領域を形成し、前記第２の導電領域（１１Ａ）は前記強誘電体容量の前記第１のプレートを形成する強誘電体メモリ（１）であることを特徴とする集積デバイス。
半導体デバイス（１）を製造する方法であって、
少なくとも１つの第１の導電領域（６Ａ；６Ｂ；４１）を形成するステップと、
前記第１の導電領域をコートする絶縁層（９；４３）を形成するステップと、
前記第１の導電領域の上の前記絶縁層（９；４３）内に少なくとも１つのスルー開口（３６）を形成するステップと、
領域（３５）を限る導電材料層（３０）を備えるコンタクト構造（１０Ａ；１０Ｂ；４０）を前記スルー開口内に形成するステップと、
前記絶縁層の前記スルー開口の上に第２の導電領域（１１Ａ；１１Ｂ；４２）を形成するステップとを備える方法であって、
前記コンタクト構造（１０Ａ；１０Ｂ；４０）により限られる前記領域（３５）は、空で残されることを特徴とする方法。
請求項９に記載の半導体デバイスを製造する方法であって、
前記導電材料層（３０）は、チタン層（３１）を堆積して得られることを特徴とする方法。
請求項１０に記載の半導体デバイスを製造する方法であって、
前記チタン層（３１）はＰＶＤにより堆積されることを特徴とする方法。
請求項１０又は１１に記載の半導体デバイスを製造する方法であって、
前記チタン層（３１）は、１０ｎｍと１００ｎｍの間の厚さを有し、好ましくは３５ｎｍの厚さを有することを特徴とする方法。
請求項９から１２のいずれか１項に記載の半導体デバイスを製造する方法であって、
前記導電材料層（３０）は、窒化チタン層（３２）の堆積により得られることを特徴とする方法。
請求項１３に記載の半導体デバイスを製造する方法であって、
前記窒化チタン層（３２）はＣＶＤにより堆積されることを特徴とする方法。
請求項１３又は１４に記載の半導体デバイスを製造する方法であって、
前記窒化チタン層（３２）は、５０ｎｍと２００ｎｍの間の厚さを有し、好ましくは１００ｎｍの厚さを有することを特徴とする方法。
請求項９から１５のいずれか１項に記載の半導体デバイスを製造する方法であって、
前記第２の導電領域（１１Ａ；１１Ｂ；４２）を形成するステップは、前記領域（３５）上に非適合方法で導電材料を堆積することを備えることを特徴とする方法。
請求項１６に記載の半導体デバイスを製造する方法であって、
第２の導電領域（１１Ａ；１１Ｂ）は、白金を含むことを特徴とする方法。
請求項９から１７のいずれか１項に記載の半導体デバイスを製造する方法であって、
当該集積回路は、少なくとも１つのトランジスタ（３）と少なくとも１つの強誘電体容量（４）とを備える強誘電体メモリ（１）であり、
前記第１の導電領域（６Ａ；６Ｂ；４１）を形成するステップは、半導体材料の基板（５）内に前記トランジスタ（３）の第１の導電領域（６Ａ）を形成することを備え、
前記絶縁層（９）を形成するステップは、前記基板（５）の上に絶縁材料を堆積することを備え、そして
前記第２の導電領域を形成するステップは、前記強誘電体容量（４）の第１のプレート（１１Ａ）を形成することを備え、そしてさらに
前記第１プレートの上に強誘電体材料領域（１２）を形成するステップと、前記強誘電体材料領域の上に前記強誘電体容量の第２のプレート（１３）を形成するステップとを特徴とする方法。