JPH07111318A - 強誘電体メモリ - Google Patents

強誘電体メモリ

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JPH07111318A
JPH07111318A JP5254378A JP25437893A JPH07111318A JP H07111318 A JPH07111318 A JP H07111318A JP 5254378 A JP5254378 A JP 5254378A JP 25437893 A JP25437893 A JP 25437893A JP H07111318 A JPH07111318 A JP H07111318A
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thin film
ferroelectric
film
capacitor
protective film
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JP5254378A
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English (en)
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Hitoshi Watanabe
均 渡辺
Yoshiki Kuroda
吉己 黒田
Kaoru Tadokoro
かおる 田所
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SYMMETRICS CORP
Olympus Corp
Symetrix Corp
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SYMMETRICS CORP
Olympus Optical Co Ltd
Symetrix Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

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Abstract

(57)【要約】 【目的】この発明は、酸化物強誘電体表面の還元反応、
変質を阻止するとともに、ＭＯＳシンター工程において
強誘電体薄膜と上下電極間の剥離を防止することを主要
な目的とする。 【構成】半導体基板(1) と、この基板(1) 上に設けら
れ、下部電極(10)，酸化物強誘電体薄膜(11)，上部電極
(12)の順次積層して構成される誘電体薄膜キャパシタ
(9) と、このキャパシタ(9) 表面に被覆された、アルミ
ニウム，シリコンもしくはチタンの窒化物薄膜を主要な
構成要素とする保護膜(12)とを具備したことを特徴とす
る強誘電体メモリ。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は強誘電体メモリに関
し、特に酸化物強誘電体薄膜の残留分極特性を利用した
強誘電体メモリに関する。
【０００２】
【従来の技術】従来、強誘電体化合物は、その特異な電
気特性を利用して多くの分野に応用されている。例え
ば、圧電性を利用した圧電フィルタや超音波トランスデ
ューサに、また焦電性を利用して赤外線センサやパイロ
ビジコンに、あるいは電気光学効果を利用した光変調素
子や光シャッタ等の多方面に応用されている。さらにこ
れらの材料の薄膜を利用した電子デバイスも考案され、
薄膜化の検討が精力的になされている。特に、残留分極
の安定性を利用した強誘電体薄膜キャパシタ搭載の不揮
発性メモリデバイスは、最近の記憶容量の高密度化、高
集積化競争を背景にもっとも注目されている分野であ
る。
【０００３】こうした多用途に応じて競って研究されて
る代表材料として、ＰＺＴ（チタン酸ジルコン酸鉛）、
ＰＬＺＴ（チタン酸ジルコン酸ランタン鉛）等、一連の
鉛含有複合酸化物強誘電体が挙げられ、多年にわたって
多くの研究者により実用化の検討が続けられている。
【０００４】また、その他の有望誘電体材料として、ビ
スマス層状ペロブスカイト型酸化物強誘電体の薄膜も従
来の中心材料であったＰＺＴ，ＰＬＺＴ等の薄膜に比較
して情報の記録消去回数でさらに数桁以上上回る優れた
耐疲労特性を示し、高い耐久性能を有する不揮発性メモ
リデバイス、その他の電子、光学デバイスに応用するこ
とができる。
【０００５】上記の強誘電体薄膜は、予め焼成したセラ
ミックターゲットを用いたスパッタ法や金属の反応蒸着
法等の物理的成膜法、金属有機化合物を気相堆積するＣ
ＶＤ法、同様の化合物溶液を塗布することによって成膜
するゾルゲル法、ＭＯＤ法等によって形成することがで
きる。
【０００６】一般に、強誘電体材料は残留分極のヒステ
リシス特性を有し、この特性を利用して不揮発性メモリ
としてデータを記憶することができる。こうした強誘電
体材料を用いた強誘電体メモリ１は、図１に示すよう
に、ＭＯＳトランジスタ等で構成されるスイッチング素
子、増幅アンプ等の周辺素子群２を形成した例えばシリ
コン半導体からなる基板３上に、白金等を用いた下部電
極４、強誘電体薄膜５、上部電極６を順次積層してなる
強誘電体薄膜キャパシタ７を設け、更にスパッタ法やＣ
ＶＤ法によりシリコン酸化膜からなる層間絶縁膜８を設
け、更には配線電極９により素子間を接続して構成され
る。
【０００７】以上の基本構造に加えて、下部電極４の基
板密着性を向上させるための下引き層10や強誘電体薄膜
キャパシタを各種環境変化から保護するための保護膜
（図示せず）等が必要に応じて設けられる。ここで、従
来の強誘電体メモリの保護膜としては、例えば下記のも
のが提案されている。 (1) 強誘電体ＰＺＴ薄膜と上部電極間にＴｉ3 Ｎ4 層を
設けると同時にＰＺＴを直接Ｓｉ3 Ｎ4 層で被覆するこ
とによってＰＺＴからの酸素脱離を防ぎ、スイッチング
疲労特性を改善する（特開平２−１８３５６９号）。 (2) 白金又はバラジウムからなる第１導電膜とチタン，
窒化チタン，チタン−タングステン合金，モリブデンシ
リサイドからなる第２導電膜を積層してキャパシタ上部
電極とすることによりアルミニウム配線電極と第１導電
層の合金化を防止して後工程における熱処理を可能とす
る（特開平２−９０６０６号）。
【０００８】
【発明が解決しようとする課題】しかしながら、前述し
た強誘電体メモリは、その製造過程においてスパッタ法
やスピオン法で成膜された強誘電体薄膜の結晶化に不可
欠な６００〜９００℃に及ぶ比較的高温の熱処理工程を
経たり、イオンミリング等の高エネルギービームによる
加工工程や反応性プラズマエッチングによるプラズマ被
爆によって、半導体シリコン基板の単結晶構造中に多数
の格子欠陥を生じ、これが基板上のＭＯＳトランジスタ
ー特性を劣化させる。
【０００９】このため、特性改善のために最終工程にお
いて水素混合窒素ガス（フォーミングガス）雰囲気中に
おいて３５０〜４５０℃の熱処理（ＭＯＳシンター）を
行なうことにより、Ｈ2 の還元性を利用して単結晶シリ
コン中に発生したダングリングボンド等の欠点を終端し
劣化したＭＯＳ特性を修復する必要がある。
【００１０】ところが、強誘電体薄膜用電極材料として
水素に対して易透過性である白金等が使用される。その
ため、還元性雰囲気中の熱処理工程において、上記層間
絶縁膜及び上部電極を拡散通過して上部電極と強誘電体
薄膜の界面及びキャパシタ側面まで到達した水素の還元
作用によって、界面近傍の酸化物が酸化還元反応を起こ
したり分解して、この界面における化学変化に起因して
上部電極との密着性が低下したり、反応生成物である酸
素、水等によって上部電極が押し上げられたりして、そ
の結果上部電極と強誘電体薄膜との界面で剥離を発生さ
せる問題があった。
【００１１】また、時には還元性雰囲気のデバイス内部
への浸透はキャパシタ側面を通して下部電極まで及ぶと
考えられ、比較的大きな内部応力が残留し易いＡｌ−Ｓ
ｉ配線電極を用いた場合にはキャパシタ全体が半導体基
板そのものから剥離してしまうような不具合も生じるこ
とがあった。このような問題は、強誘電体薄膜キャパシ
タとシリコン半導体デバイスを組み合わせて強誘電体メ
モリを構成する上で新たな対策が必要とされてきた。
【００１２】この発明はこうした事情を考慮してなされ
たもので、酸化物強誘電体薄膜キャパシタとシリコンデ
バイスとで構成される強誘電体メモリにおいて還元性雰
囲気下でのＭＯＳシンター工程において強誘電体薄膜と
上下電極間の剥離を防止しえる構造を提供することを目
的とする。
【００１３】
【課題を解決するための手段】この発明は、半導体基板
と、この基板上に設けられ、下部電極，酸化物強誘電体
薄膜，上部電極の順次積層して構成される強誘電体薄膜
キャパシタと、このキャパシタ表面に被覆された、アル
ミニウム，シリコンもしくはチタンの窒化物薄膜を主要
な構成要素とする保護膜とを具備したことを特徴とする
強誘電体メモリである。
【００１４】この発明において、前記保護膜の材料であ
るアルミニウム，シリコンもしくはチタンの窒化物薄膜
は、膜密度が比較的高く、酸化物と比較して化学的にも
安定であり容易には水素ガスを透過させず、膜厚は２０
ｎｍ〜１００ｎｍの範囲にすることが望ましい。
【００１５】前記窒化物薄膜は、周知の各種成膜法、例
えばｄｃ又はｒｆスパッタ法やイオンビームデポジショ
ン、ＣＶＤ法、時にはゾルゲル法を用いることで容易に
成膜可能である。
【００１６】この発明において、主要な構成要素とは還
元性ガスの拡散透過を防止する効果を指しており、他の
構成要素としては前記窒化物薄膜と上部電極又は層間絶
縁膜との密着性を改善するために設けられる補強層など
のことをいう。通常、窒化物薄膜と他の薄膜とを積層す
る場合の補強層としては、共有金属の酸化物薄膜が適し
ている。特に、酸化物補強層の存在によって窒化物薄膜
の電極剥離防止効果が損なわれることはない。
【００１７】なお、上記窒化物のうちチタン、アルミニ
ウムの窒化物は導電性を維持できるため、キャパシタ上
部電極の全面を被覆して水素遮蔽効果を上げることがで
きる。窒化シリコンの場合は絶縁性であるため、配線電
極と上部電極を電気的に接合するためのコンタクトホー
ルを穿って貫通させる必要がある。従って、コンタクト
ホールの面積分だけ保護膜が除去されるため、保護膜と
しての効果は低下するがキャパシタ側面を直接被覆でき
るため、側方への回り込みを防止できる。また、１種類
の保護膜でキャパシタを保護するのではなく、上部電極
面をアルミニウムもしくはチタンの窒化物、側面をシリ
コン窒化物で併用被覆してもよい。
【００１８】この発明において、上記金属窒化物薄膜以
外の保護膜として、保護される対象である強誘電体薄膜
キャパシタを構成する強誘電体材料と同組成又は一部構
成元素を共有する酸化物強誘電体薄膜で上部電極表面を
被覆することも有効な手段である。配線電極，層間絶縁
膜を拡散透過して上部電極上に設けられたこの酸化物強
誘電体からなる保護膜表面まで到達した水素は酸化物強
誘電体の還元反応に消費され上部電極を越えて内部まで
到達することがない。
【００１９】従って、この場合の保護膜材料として最も
好ましいのは組成的にも結晶構造の上でも同等であり、
水素との反応性もキャパシタ強誘電体薄膜と等しい薄膜
である。但し、メモリデバイスの構造上数種の電極や金
属層がこれを挟んで存在するような場合は、保護膜が単
なる誘電体でなく強誘電体であるとデバイスの動作その
ものに支障をきたすこともある。そのような場合は、保
護膜成膜時の焼成温度を強誘電体の結晶化温度以下にす
ることにより非晶質もしくは部分結晶化するに止め、強
誘電性の発現を抑制することが望ましい。
【００２０】このように自ら還元性気体と反応すること
によって、それ以上の内部拡散を抑止する効果を示す薄
膜材料は、必ずしも強誘電体薄膜キャパシタを構成する
酸化物強誘電体と同一組成ではなくともよく、例えば一
部元素を置き換えた化合物や特定元素を取り除いた化合
物も同じ目的に供し得る。例えば、ＳｒＢｉ2 Ｔａ2Ｏ9
薄膜をキャパシタ材料とするデバイスではＳｒＴａ2
Ｏ6 やＳｒＢｉ2 Ｎｂ2 Ｏ9 の薄膜も保護膜として十分
な効果を与える。このときもこれらの保護膜は充分酸化
されていれば結晶化膜であっても、部分結晶化膜であっ
ても、さらには非晶質膜であってもよいのは当然であ
る。
【００２１】更には、上記保護膜は強誘電体キャパシタ
上部電極の外表面だけでなく、キャパシタ群を直接被覆
する層間絶縁膜の上から（配線電極の下引き層として）
基板全体を被覆する構成をとっても同様の効果を与える
ことができる。加えて、この保護膜と同組成、同構造の
下引き層をシリコン基板表面に設けその上にキャパシタ
下部電極を形成し、上述の構造にしたがって、強誘電体
メモリを構成してもよい。この下引き層はキャパシタ側
面から回り込む還元性気体を遮蔽し、下部電極からの剥
離を防止する効果を示す。
【００２２】また、当然の構成として配線電極まで構成
した強誘電体メモリの表面全面を本発明の保護膜を用い
て被覆することによっても強誘電体薄膜キャパシタへの
還元気体の影響を防止することができる。この場合、保
護膜は多層膜であってもよく、例えば酸化シリコン膜を
介して設けるも、逆の構成として保護膜の表面にさらに
同様の酸化シリコンの層を設けてもよい。この構成にお
いては保護膜による水素透過防止効果が大き過ぎて、Ｍ
ＯＳトランジスタ部へ特性回復に十分な水素量を供給で
きないため、ＭＯＳトランジスタ部上の保護膜を除去し
た構成することもできる。
【００２３】上述の電極剥離防止の保護膜を含む強誘電
体メモリの構造は強誘電体材料の種類を選ばないが、酸
化物強誘電体薄膜が下記の一般式（１）で表現される組
成を有するビスマス層状ペロブスカイト型化合物からな
る場合は、強誘電体材料の組成そのものを調整すること
によっても著しい剥離防止効果を得ることができる。式
（１）におけるＢサイト元素は金属状態であっても、ま
た酸化物状態にあってもそのいずれもが酸化シリコンや
その他の金属との密着性に優れ電極金属や下引き層や熱
膨脹率、格子定数の異なる層間の接合層として多用され
る元素である。
【００２４】ここで、強誘電体薄膜の成膜時に、予めＢ
元素過剰に成膜し、高温で焼成することによって化学量
論組成の膜と同様の強誘電体相と過剰配合によって、そ
の多くは薄膜表面に、偏析した元素Ｂの酸化物微粒子を
同時に形成することができる。同様の元素Ｂの表面偏析
は下層に化学量論比組成、上層に元素Ｂ過剰組成の多層
膜を形成してこれを焼成しても実現することができる。
【００２５】 （Ｂｉ2 Ｏ2 ）2+（Ａm-1 Ｂm Ｏ3m+1）2- …（１） 但し、Ａ＝Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、
Ｃｄの内から選ばれる１つもしくは複数元素からなる任
意比率による組み合わせ。Ｂ＝Ｔｉ、Ｎｂ、Ｔａ、Ｗ、
Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒの内から選ばれる１つもしくは
複数元素からなる任意比率による組み合わせ。
【００２６】ｍ＝１〜５の自然数。こうして得られた膜
厚方向に元素Ｂの濃度勾配を有し、上部電極との界面に
おいては元素Ｂが富裕に含有されているビスマス層状ペ
ロブスカイト型化合物からなる強誘電体薄膜で構成され
た薄膜キャパシタでは、還元性雰囲気中でのフォーミン
グ処理において、一部の結晶構造は還元されて破壊され
て若干の残留分極量低下と抗電界の増加が見られるが、
偏析成分であるところのＢ元素酸化物もしくはその一部
還元体が電極金属との接合を合金化反応をも含んで補強
することによって、電極の剥離を防止する効果を発生す
る。特に、キャパシタ強誘電体がＳｒＢｉ2 （Ｔａx Ｎ
ｂ1-x ）2 Ｏ9 （ｘ＝０〜１．０）で表されるビスマス
層状ペロブスカイト型化合物であり、元素ＢがＴａまた
はＮｂである場合は残留分極量の絶対値並びに電極接合
強度共に優れた強誘電体メモリを構成することができ
る。
【００２７】
【作用】この発明によれば、強誘電体薄膜キャパシタの
上部電極の表面やキャパシタ側面等に還元性ガスの内部
拡散浸透を防止する保護膜を設けること、又は、強誘電
体材料薄膜の一部構成元素を過剰に配合することによ
り、酸化物強誘電体表面の還元反応、変質を阻止でき
る。また、従来のようにフォーミング処理により上部電
極，下部電極が強誘電体薄膜から剥離するのを防止でき
る。
【００２８】
【実施例】以下、本発明の実施例を比較例とともに図面
を参照して説明する。 （実施例１）図１を参照する。図中の１は、表面に素子
分離領域２が形成されたシリコン基板である。前記素子
分離領域２で囲まれた基板１の素子領域にはソース領域
３，ドレイン領域４が形成され、更にこれら領域３，４
間の基板１上にはゲート絶縁膜５を介してゲート電極６
が形成されている。ここで、前記ソース・ドレイン領域
３，４及びゲート電極６を総称してＭＯＳトランジスタ
と呼ぶ。
【００２９】前記素子分離領域２を含む基板１全面に
は、ＢＰＳＧ（ボロン燐ドープ酸化シリコン）膜７が形
成されている。前記素子分離領域２上のＢＰＳＧ膜７上
には、チタン等の膜厚２０ｎｍの下引層（接着層）８を
介して強誘電体薄膜キャパシタ９が形成されている。こ
の強誘電体薄膜キャパシタ９は、Ｐｔからなる膜厚２０
０ｎｍの下部電極10と、この下部電極10上に順次形成さ
れた強誘電体薄膜11及びＰｔからなる膜厚２００ｎｍの
上部電極12から形成され、上部電極12上には膜厚５０ｎ
ｍの保護膜13とから構成されている。前記強誘電体薄膜
11は、ＰＺＴ（40／60）のゾルゲル薄膜からなる。
【００３０】前記強誘電体薄膜キャパシタ９を含む前記
ＢＰＳＧ膜７上には、層間絶縁膜14が形成されている。
前記ＭＯＳトランジスタのソース領域３，ドレイン領域
に対応する前記層間絶縁膜14及びＢＰＳＧ膜７には開口
部が形成され、この開口部にソース取出し配線15，ドレ
イン取出し配線16が形成されている。また、前記強誘電
体薄膜キャパシタ９の上部保護膜13，下部電極10に対応
する前記層間絶縁膜14にも開口部が形成され、これら開
口部に上部電極用取出し配線17，下部電極用取出し配線
18が形成されている。前記ドレイン取出し配線16と上部
電極用取出し配線17とは電気的に接続されている。ま
た、上記各取出し配線はＡｌ−Ｓｉからなる。
【００３１】図１の構成の強誘電体メモリは次のように
して製造する。 (1) まず、半導体微細加工技術等の周知の技術により、
基板１の表面に素子分離領域２を形成した後、この素子
分離領域２で囲まれた素子領域にソース領域３，ドレイ
ン領域４，ゲート電極６などからなるＭＯＳトランジス
タを形成した。つづいて、基板全面にＢＰＳＧ膜７を形
成したたの後、前記素子分離領域２上にｄｃスパッタ法
により膜厚２００ｎｍの下部電極10を、膜厚２０ｎｍの
接着層８を介して形成した。次に、所定の濃度、組成に
調整、部分加水分解を施したゾルゲルＰＺＴ前駆体溶液
のスピンコート塗布、乾燥、仮焼を繰り返して所望膜厚
の仮焼薄膜を成膜し、最後に酸素雰囲気中で所定の温度
において焼成処理を行って膜厚３００ｎｍの強誘電性Ｐ
ＺＴ薄膜（強誘電体薄膜）11を得た。ひきつづき、前記
強誘電体薄膜11上に下部電極10と同膜厚（２００ｎｍ）
の上部電極材をスパッタし、更に上部電極10上にｄｃス
パッタで膜厚５０ｎｍの窒化アルミニウム（ＡｌＮ）か
らなる保護膜13を成膜した後、各電極，強誘電体薄膜11
の加工をイオンミリングにて行ない強誘電体薄膜キャパ
シタ９を形成した。
【００３２】(2) 次に、全面にスピンオンガラスをスピ
ンコートし、所定の工程に従って乾燥、焼成を行ない、
膜厚４００ｎｍの層間絶縁膜14を形成した。つづいて、
前記ＭＯＳトランジスタのソース領域３，ドレイン領域
４に対応する前記層間絶縁膜14及びＢＰＳＧ膜７、及び
強誘電体薄膜キャパシタ９の保護膜13，下部電極10に対
応する層間絶縁膜14に夫々コンタクトホールを形成し
た。更に、全面にスパッタ法によりＡｌ−Ｓｉからなる
膜厚３００ｎｍの配線材料膜を成膜し、周知のウェット
エッチ法を用いてこの配線材料膜をパターニングし、前
記各コンタクトホールにソース取出し配線15，ドレイン
取出し配線16，上部電極用取出し配線17，下部電極用取
出し配線18が形成し、強誘電体薄膜キャパシタとＭＯＳ
トランジスタが電気的に接続された強誘電体メモリを製
造した。
【００３３】このように、実施例１の強誘電体メモリ
は、互いに電気的に接続されたＭＯＳトランジスタ６と
強誘電体薄膜キャパシタ９からなり、前記ＭＯＳトラン
ジスタ６は素子領域に形成されたソース領域３，ドレイ
ン領域４及びゲート電極６などから構成され、前記強誘
電体薄膜キャパシタ９は素子分離領域２上のＢＰＳＧ膜
７上に接着層８を介して形成された下部電極10，強誘電
性ＰＺＴ薄膜（強誘電体薄膜）11及び上部電極12から構
成されている。しかるに、前記キャパシタ９の上面特に
上部電極12の上面はＡｌＮからなる保護膜13で被覆され
た構成されているため、還元性ガスの内部透過を遮断で
き、強誘電体薄膜11表面の還元反応とこれに起因する電
極剥離を防止することができる。
【００３４】（実施例２）この実施例２は、実施例１と
比べ、膜厚５０ｎｍの窒化チタン（Ｔｉ3 Ｎ4 ）からな
る保護膜を用いた点を除いて、全く同様な構成である。
窒化チタンからなる保護膜を用いた実施例２に係る強誘
電体メモリによれば、実施例１と同様な効果が得られ
る。
【００３５】（実施例３）図２を参照する。但し、図１
と同部材は同符号を付して説明は省略する。図中の21
は、強誘電体薄膜キャパシタ９の上面のみならず側面に
も被覆形成された窒化シリコン（Ｓｉ3 Ｎ4 ）からなる
膜厚５０ｎｍの保護膜である。この保護膜21は、強誘電
体薄膜キャパシタ９を形成した後、全面にｄｃスパッタ
で窒化シリコンを成膜することにより形成する。
【００３６】上記実施例３によれば、強誘電体薄膜キャ
パシタ９の上面のみならず側面にも窒化シリコンからな
る保護膜21が形成されているため、還元性ガスのキャパ
シタ側方への廻り込みを防止できる。
【００３７】（実施例４）図３を参照する。但し、図
１，３と同部材は同符号を付して説明は省略する。この
実施例４は、強誘電体薄膜キャパシタ９の上面のみに形
成されたＡｌＮからなる保護膜13と、前記保護膜13の一
部及び強誘電体薄膜キャパシタ９の側面を被覆する窒化
シリコンからなる保護膜21を組み合わせた構成であるこ
とが特徴である。上記実施例４によれば、２種類の保護
膜13，21の組み合わせにより強誘電体薄膜キャパシタ９
の上部電極12の上面を被覆して水素遮蔽効果を上げるこ
とができるほか、還元性ガスのキャパシタ側方への廻り
込みを防止できる。
【００３８】（実施例５）この実施例５は、実施例３と
比べ、膜厚５０ｎｍの酸化シリコン（ＳｉＯ2 ）からな
る保護膜と、この保護膜上の膜厚５０ｎｍの窒化シリコ
ン（Ｓｉ3 Ｎ4 ）からなる保護膜の２層構造とした点を
除いて、他の構成は全く同じである。
【００３９】（実施例６）図４を参照する。但し、図１
と同部材は同符号を付して説明は省略する。この実施例
６は、実施例１と比べ、図１に図示されたＡｌＮからな
る保護膜13の他に、コンタクトホール周辺の層間絶縁膜
14上にもＡｌＮからなる保護膜41を設けた点が異なる。
上記実施例６によれば、保護膜13を強誘電体薄膜キャパ
シタ９の上部電極12の上面に被覆するのみならず、キャ
パシタ群を直接被覆する層間絶縁膜14の上から基板全体
を被覆するため、上部電極への水素遮蔽効果を上げるこ
とができるほか、還元性ガスのキャパシタ側方への廻り
込みを防止できる。
【００４０】（実施例７）図５を参照する。但し、図１
と同部材は同符号を付して説明を省略する。この実施例
７は、実施例１と比べ、ＢＰＳＧ膜７と接着層８間にＡ
ｌＮからなる膜厚５０ｎｍの保護膜51を設けた点を除い
て全く同様な構成になっている。ここで、前記保護膜5
1，接着層８及び下部電極10は１つのマスクで同時にパ
ターニングにより形成してもよいし、別工程で形成して
もよい。
【００４１】（実施例８）この実施例８は、実施例３と
比べ、強誘電体薄膜キャパシタの強誘電体薄膜として、
ビスマス層状ペロブスカイト型化合物ＳｒＢｉ2 Ｔａ2
Ｏ9 のＭＯＤ薄膜（膜厚２５０ｎｍ）を用いる点、及び
保護膜として膜厚８０ｎｍの強誘電性ＳｒＢｉ2 Ｔａ2
Ｏ9 薄膜を用いる点が異なる。ここで、前記保護膜は、
ＳｒＢｉ2 Ｔａ2 Ｏ9 のＭＯＤ前駆体溶液を１層スピン
コート塗布し、乾燥、仮焼を行なって仮焼薄膜を成膜
し、次いで酸素雰囲気中で８００℃において焼成処理を
行なうことにより得た。
【００４２】（実施例９）この実施例９は、実施例３と
比べ、強誘電体薄膜キャパシタの強誘電体薄膜として、
ビスマス層状ペロブスカイト型化合物ＳｒＢｉ2 Ｔａ2
Ｏ9 のＭＯＤ薄膜（膜厚２５０ｎｍ）を用いる点、及び
保護膜として膜厚８０ｎｍの非強誘電性酸化物の非晶質
膜を用いる点が異なる。ここで、前記保護膜は、ＳｒＢ
ｉ2 Ｔａ2 Ｏ9 のＭＯＤ前駆体溶液を１層スピンコート
塗布し、乾燥、４００℃仮焼を行なって仮焼薄膜を成膜
し、ひきつづき酸素雰囲気中で上記化合物の結晶化温度
よりも十分低い６００℃において焼成処理を行なって十
分焼き締めることにより得た。
【００４３】（実施例１０）この実施例１０は、実施例
３と比べ、強誘電体薄膜キャパシタの強誘電体薄膜とし
て、ビスマス層状ペロブスカイト型化合物ＳｒＢｉ2 Ｔ
ａ2 Ｏ9 のＭＯＤ薄膜（膜厚２５０ｎｍ）を用いる点、
及び保護膜として膜厚８０ｎｍの結晶性薄膜を用いる点
が異なる。ここで、前記結晶性薄膜は、薄膜キャパシタ
の強誘電体ＳｒＢｉ2 Ｔａ2 Ｏ9と一部共通の元素で構
成されるＳｒＴａ2 Ｏ6 （タンタル酸ストロンチウム）
のＭＯＤ前駆体溶液を１層スピンコート塗布し、乾燥、
４００℃仮焼を行なって仮焼薄膜を成膜し、ひきつづき
酸素雰囲気中で８００℃において焼成処理を行なうこと
により得た。
【００４４】（実施例１１）この実施例１１は、実施例
３と比べ、強誘電体薄膜キャパシタの強誘電体薄膜とし
て、ビスマス層状ペロブスカイト型化合物ＳｒＢｉ2 Ｔ
ａ2 Ｏ9 のＭＯＤ薄膜（膜厚２５０ｎｍ）を用いる点、
及び保護膜として膜厚８０ｎｍの強誘電体性のＳｒＢｉ
2 Ｎｂ2 Ｏ9 薄膜を用いる点が異なる。ここで、前記強
誘電体性薄膜は、ＳｒＢｉ2 Ｎｂ2 Ｏ9 の組成を有する
ＭＯＤ前駆体溶液を１層スピンコート塗布し、乾燥、仮
焼をを行なって仮焼薄膜を成膜し、ひきつづき酸素雰囲
気中で８５０℃において焼成処理を行なうことにより得
た。
【００４５】（実施例１２）図６を参照する。但し、図
１及び図５と同部材は同符号を付して説明を省略する。
この実施例12は、実施例１と比べ、ＢＰＳＧ膜７の表面
に保護膜としての膜厚８０ｎｍの強誘電体性ＳｒＢｉ2
Ｔａ2 Ｏ9 薄膜61を用いるとともに、キャパシタの上部
電極12上に膜厚１００ｎｍの強誘電体性ＳｒＢｉ2 Ｔａ
2 Ｏ9 薄膜62を設けた点を除いて全く同様な構成になっ
ている。ここで、前記薄膜61は、ＳｒＢｉ2 Ｔａ2 Ｏ9
の前駆体溶液を１層スピンコート塗布し、乾燥、仮焼を
を行なって仮焼薄膜を成膜し、ひきつづき酸素雰囲気中
で８００℃において焼成処理を行なうことにより得た。
また、前記薄膜62も、薄膜61と同様、ＳｒＢｉ2 Ｔａ2
Ｏ9 の前駆体溶液を１層スピンコート塗布し、乾燥、仮
焼を行なって仮焼薄膜を成膜し、ひきつづき酸素雰囲気
中で８００℃において焼成処理を行なうことにより得
た。
【００４６】（実施例１３）この実施例13は、実施例１
と比べ、上部電極に保護膜を設けない点、及び強誘電体
薄膜としてタンタル過剰強誘電性ＳｒＢｉ2 Ｔａ2 Ｏ9
薄膜を用いた点を除いて、構造が同じである。ここで、
前記薄膜は次のようにして得られる。即ち、下部電極を
形成した後、ＳｒＢｉ2 Ｔａ2 Ｏ9 の前駆体溶液を化学
量論比に対してタンタルが２０モル％過剰となるように
塗布溶液を調整して、スピンコート塗布し、乾燥、仮焼
を繰り返して仮焼薄膜を成膜し、ひきつづき酸素雰囲気
中で８００℃において焼成処理を行なうことにより得
た。このようにして得られた前記薄膜をＸ線回折、ＩＣ
Ｐ分析、電子顕微鏡観察等によって結晶構造を解析し、
薄膜組成分析を行なったところ、薄膜内部では強誘電相
と酸化タンタルを主とする常誘電相が混在し、薄膜表面
には酸化タンタルが多く偏析していることが確認され
た。
【００４７】（実施例１４）この実施例14は、実施例13
と強誘電体薄膜のみが異なる。ここで、この強誘電体薄
膜は、次のようにして得られる。即ち、下部電極を形成
した後、ＳｒＢｉ2 Ｔａ2 Ｏ9 の前駆体の化学量論比溶
液をスピンコート塗布し、乾燥、仮焼のサイクルを２回
繰り返して仮焼薄膜を成膜し、最終層に化学量論比に対
してタンタルが２０モル％過剰となるように調整した第
２の前駆体溶液を塗布、乾燥、仮焼して仮焼薄膜を成膜
し、ひきつづき酸素雰囲気中で８００℃において焼成処
理を行なうことにより得た。このようにして得られた前
記薄膜をＸ線回折、ＩＣＰ分析、電子顕微鏡観察等によ
って結晶構造を解析し、薄膜組成分析を行なったとこ
ろ、薄膜の大部分は強誘電相のＳｒＢｉ2 Ｔａ2 Ｏ9 で
あり、薄膜表面にのみ酸化タンタルの偏析が確認され
た。 （比較例１）図７を参照する。但し、図１と同部材は同
符号を付して説明を省略する。比較例１は、図１と比
べ、保護膜を設けていない点を除いて、全く同じ構成と
なっている。但し、強誘電体として膜厚３００ｎｍのＰ
ｂ（Ｚｒ0.4 Ｔｉ0.6 ）Ｏ3 薄膜を用いた。
【００４８】（比較例２）比較例２は、図１と比べ、保
護膜を設けていない点を除いて、全く同じ構成となって
いる。但し、強誘電体として膜厚３００ｎｍのＳｒＢｉ
2 Ｔａ2 Ｏ9 薄膜を用いた。
【００４９】（実施例１５）比較例２（ＳｒＢｉ2 Ｔａ
2 Ｏ9 薄膜を用いた強誘電体メモリ、配線電極パターン
形成済み）上に、薄膜キャパシタ強誘電体を形成したＳ
ｒＢｉ2 Ｔａ2 Ｏ9薄膜を成膜し、次いで酸素雰囲気中
で６００℃において焼成処理を行なって、膜厚１００ｎ
ｍの非結晶性、非誘電性のＳｒＢｉ2 Ｔａ2 Ｏ9 薄膜で
表面被覆した。この後、この保護膜にＭＯＳトランジス
タ部に対応する部分のみ配線電極を露出させたＭＯＳコ
ンタクトホールを開口し、図８の強誘電体メモリを得
た。なお、図８において、81はコンタクトホール、83は
保護膜を示す。
【００５０】上記実施例及び比較例１，２に係る強誘電
体メモリを拡散炉中で水素５％を含む窒素ガス（フォー
ミグガス）雰囲気にて４２５℃、３０分間のＭＯＳシン
ター処理を行なった。その結果、比較例１，２では強誘
電体薄膜−上部電極界面ではほとんどのキャパシタが剥
離を起こした。これに対し、全ての実施例では電極剥離
が観察されず、強誘電ヒステリシス特性もＭＯＳトラン
ジスタ特性も良好で、強誘電体メモリは完全に動作し
た。
【００５１】なお、上記各実施例では、下部電極，強誘
電体薄膜，上部電極，保護膜，取出し配線等の材料の一
例を述べたが、これらの材料に限定されないことは勿論
のことである。
【００５２】
【発明の効果】以上詳述したようにこの発明によれば、
還元性ガスの内部拡散浸透を防止する保護膜を設けるこ
と、又は、強誘電体材料膜の一部構成元素を過剰に配合
することにより、酸化物強誘電体表面の還元反応、変質
を阻止し、また従来のようにＭＯＳシンター工程におい
て強誘電体薄膜と上下電極間の剥離を防止して、実用に
供し得る強誘電体メモリを提供できる。
【図面の簡単な説明】
【図１】この発明の実施例１に係る強誘電体メモリの断
面図。
【図２】この発明の実施例３に係る強誘電体メモリの断
面図。
【図３】この発明の実施例４に係る強誘電体メモリの断
面図。
【図４】この発明の実施例６に係る強誘電体メモリの断
面図。
【図５】この発明の実施例７に係る強誘電体メモリの断
面図。
【図６】この発明の実施例12に係る強誘電体メモリの断
面図。
【図７】比較例１に係る強誘電体メモリの断面図。
【図８】この発明の実施例15に係る強誘電体メモリの断
面図。
【符号の説明】
１…シリコン基板、 ２…素子分離領域、
３…ソース領域、４…ドレイン領域、 ５…ゲ
ート絶縁膜、 ６…ゲート電極、７…ＢＰＳＧ膜、
８…接着層、９…強誘電体薄膜キャパシタ、
10…下部電極、 11…強誘電体薄膜、12…上部電
極、 13，21，41，51，61，82…保護膜、
15〜18…取出し配線、 81…コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8242 27/108 (72)発明者 渡辺 均 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内 (72)発明者 黒田 吉己 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内 (72)発明者 田所 かおる 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、この基板上に設けられ、
    下部電極，酸化物強誘電体薄膜，上部電極の順次積層し
    て構成される強誘電体薄膜キャパシタと、このキャパシ
    タ表面に被覆された、アルミニウム，シリコンもしくは
    チタンの窒化物薄膜を主要な構成要素とする保護膜とを
    具備したことを特徴とする強誘電体メモリ。
  2. 【請求項２】 前記保護膜が、強誘電体薄膜キャパシタ
    を構成する酸化物強誘電体と同組成または一部構成元素
    を共有する酸化物薄膜を主要な構成要素とするものであ
    ることを特徴とする請求項記載の強誘電体メモリ。
  3. 【請求項３】 前記保護膜が、部分結晶膜又は非晶質膜
    であることを特徴とする請求項１記載の強誘電体メモ
    リ。
  4. 【請求項４】 前記半導体基板と強誘電体薄膜キャパシ
    タ間に保護膜と同組成、同構造の下引層を設けたことを
    特徴とする請求項１記載の強誘電体メモリ。
  5. 【請求項５】 前記強誘電体薄膜キャパシタと半導体基
    板上に別途設けられたトランジスタ素子群が前記保護膜
    及び／又はこの保護膜に積層された層間絶縁膜を隔てて
    窒化アルミニウムとアルミニウム−シリコン合金の積層
    配線電極で電気的に接続されていることを特徴とする請
    求項１記載の強誘電体メモリ。
  6. 【請求項６】 前記酸化物強強誘電体薄膜が、下記一般
    式（１）で表現される組成を有するビスマス層状ペロブ
    スカイト型化合物からなり、かつ膜厚方向に下記元素Ｂ
    の濃度勾配を有し、上部電極との界面においては元素Ｂ
    が富裕に含有されていることを特徴とする請求項１記載
    の強誘電体メモリ。 （Ｂｉ2 Ｏ2 ）2+（Ａm-1 Ｂm Ｏ3m+1）2- …（１） 但し、Ａ＝Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、
    Ｃｄの内から選ばれる１つもしくは複数元素からなる任
    意比率による組み合わせ。Ｂ＝Ｔｉ、Ｎｂ、Ｔａ、Ｗ、
    Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒの内から選ばれる１つもしくは
    複数元素からなる任意比率による組み合わせ。ｍ＝１〜
    ５の自然数。
  7. 【請求項７】 前記ビスマス層状ペロブスカイト型化合
    物がＳｒＢｉ2 （Ｔａx Ｎｂ1-x ）2 Ｏ9 （ｘ＝０〜
    １．０）であり、元素ＢがＴａ又はＮｂであることを特
    徴とする請求項１記載の強誘電体メモリ。
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Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864786A (ja) * 1994-08-01 1996-03-08 Texas Instr Inc <Ti> マイクロ電子構造体とその製造法
EP0766319A2 (en) * 1995-09-29 1997-04-02 Sony Corporation Capacitor having ferroelectric film for nonvolatile memory cell, and method of manufacturing the same
JPH10163437A (ja) * 1996-08-20 1998-06-19 Ramtron Internatl Corp 強誘電体キャパシタの部分的にあるいは完全に被包された上部電極
WO1998029908A1 (fr) * 1996-12-25 1998-07-09 Hitachi, Ltd. Memoire ferroelectrique et son procede de fabrication
WO1998031053A1 (fr) * 1997-01-13 1998-07-16 Hitachi, Ltd. Dispositif de stockage a semiconducteur
JPH11145410A (ja) * 1997-11-13 1999-05-28 Toshiba Corp 半導体装置およびその製造方法
EP0920061A3 (en) * 1997-11-26 1999-11-03 Nec Corporation Capacitor and corresponding memory device, and method of manufacturing the same
EP0915522A3 (en) * 1997-10-31 2000-01-05 Nec Corporation Semiconductor device comprising a capacitor and method of manufacturing the same
EP0911871A3 (en) * 1997-10-24 2000-01-05 Sharp Kabushiki Kaisha Semiconductor memory device with ferroelectric thin film
JP2001044377A (ja) * 1999-07-26 2001-02-16 Samsung Electronics Co Ltd 三重金属配線一つのトランジスター／一つのキャパシタ及びその製造方法
JP2002026295A (ja) * 2000-06-19 2002-01-25 Hynix Semiconductor Inc 高誘電体キャパシタ及びその製造方法
JP2002110937A (ja) * 2000-10-05 2002-04-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002314047A (ja) * 2001-04-17 2002-10-25 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US6533948B2 (en) 2000-02-25 2003-03-18 Fujitsu Limited Method of manufacturing semiconductor device having ferro-dielectric material film
US6570203B2 (en) 2000-09-18 2003-05-27 Fujitsu Limited Semiconductor device and method of manufacturing the same
US6586790B2 (en) 1998-07-24 2003-07-01 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6611014B1 (en) 1999-05-14 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
JP2003273325A (ja) * 2002-03-15 2003-09-26 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004525525A (ja) * 2001-05-03 2004-08-19 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 水素防護層を備えた超小型電子構造体
KR100475018B1 (ko) * 1997-12-22 2005-07-12 삼성전자주식회사 반도체메모리소자의제조방법
US6919593B2 (en) 2001-08-09 2005-07-19 Sharp Kabushiki Kaisha Semiconductor memory device and method of fabricating the same
JP2006066934A (ja) * 1997-01-13 2006-03-09 Renesas Technology Corp 半導体記憶装置
US7157348B2 (en) 2002-03-15 2007-01-02 Matsushita Electric Industrial Co., Ltd. Method for fabricating capacitor device
US7161793B2 (en) 2002-11-14 2007-01-09 Fujitsu Limited Layer capacitor element and production process as well as electronic device
KR100773256B1 (ko) * 2000-08-31 2007-11-05 에이저 시스템즈 가디언 코포레이션 평행한 커패시터들에 대한 스택형 구조 및 제조 방법
US7439199B2 (en) 2004-07-15 2008-10-21 Fujitsu Limited Capacitive element, method of manufacture of the same, and semiconductor device
US7504684B2 (en) 2005-09-30 2009-03-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method therefor
JP2012173235A (ja) * 2011-02-24 2012-09-10 Seiko Epson Corp 焦電型検出器、焦電型検出装置及び電子機器

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977577A (en) * 1994-11-15 1999-11-02 Radiant Technologies, Inc Ferroelectric based memory devices utilizing low curie point ferroelectrics and encapsulation
JP3113173B2 (ja) * 1995-06-05 2000-11-27 シャープ株式会社 不揮発性ランダムアクセスメモリ及びその製造方法
US5625587A (en) * 1995-07-12 1997-04-29 Virginia Polytechnic Institute And State University Rare earth manganate films made by metalorganic decomposition or metalorganic chemical vapor deposition for nonvolatile memory devices
DE69614337T2 (de) * 1995-10-15 2002-06-13 Victor Company Of Japan Anzeigevorrichtung von Reflexionstyp
JPH09199680A (ja) * 1996-01-17 1997-07-31 Nec Corp 半導体装置およびその製造方法
JPH09205181A (ja) * 1996-01-26 1997-08-05 Nec Corp 半導体装置
KR100200704B1 (ko) * 1996-06-07 1999-06-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
KR100234361B1 (ko) * 1996-06-17 1999-12-15 윤종용 강유전체 캐패시터를 구비하는 반도체 메모리장치 및그제조방법
WO1998005071A1 (en) * 1996-07-26 1998-02-05 Symetrix Corporation Method of fabricating an integrated circuit using self-patterned thin films
US5920453A (en) * 1996-08-20 1999-07-06 Ramtron International Corporation Completely encapsulated top electrode of a ferroelectric capacitor
US6027947A (en) * 1996-08-20 2000-02-22 Ramtron International Corporation Partially or completely encapsulated top electrode of a ferroelectric capacitor
US5864932A (en) * 1996-08-20 1999-02-02 Ramtron International Corporation Partially or completely encapsulated top electrode of a ferroelectric capacitor
US5767543A (en) * 1996-09-16 1998-06-16 Motorola, Inc. Ferroelectric semiconductor device having a layered ferroelectric structure
US5902131A (en) * 1997-05-09 1999-05-11 Ramtron International Corporation Dual-level metalization method for integrated circuit ferroelectric devices
JP3149817B2 (ja) * 1997-05-30 2001-03-26 日本電気株式会社 半導体装置およびその製造方法
EP0893832A3 (en) * 1997-07-24 1999-11-03 Matsushita Electronics Corporation Semiconductor device including a capacitor device and method for fabricating the same
KR100269309B1 (ko) 1997-09-29 2000-10-16 윤종용 고집적강유전체메모리장치및그제조방법
US6320213B1 (en) * 1997-12-19 2001-11-20 Advanced Technology Materials, Inc. Diffusion barriers between noble metal electrodes and metallization layers, and integrated circuit and semiconductor devices comprising same
JP3584155B2 (ja) * 1998-01-29 2004-11-04 シャープ株式会社 半導体記憶装置の製造方法
US6207465B1 (en) 1998-04-17 2001-03-27 Symetrix Corporation Method of fabricating ferroelectric integrated circuit using dry and wet etching
US6165802A (en) * 1998-04-17 2000-12-26 Symetrix Corporation Method of fabricating ferroelectric integrated circuit using oxygen to inhibit and repair hydrogen degradation
US6130103A (en) * 1998-04-17 2000-10-10 Symetrix Corporation Method for fabricating ferroelectric integrated circuits
US6225156B1 (en) 1998-04-17 2001-05-01 Symetrix Corporation Ferroelectric integrated circuit having low sensitivity to hydrogen exposure and method for fabricating same
KR100279297B1 (ko) * 1998-06-20 2001-02-01 윤종용 반도체 장치 및 그의 제조 방법
KR100292819B1 (ko) * 1998-07-07 2001-09-17 윤종용 커패시터및그의제조방법
US6249014B1 (en) 1998-10-01 2001-06-19 Ramtron International Corporation Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices
EP0996160A1 (en) 1998-10-12 2000-04-26 STMicroelectronics S.r.l. Contact structure for a semiconductor device
US6174735B1 (en) 1998-10-23 2001-01-16 Ramtron International Corporation Method of manufacturing ferroelectric memory device useful for preventing hydrogen line degradation
US6512256B1 (en) 1998-11-20 2003-01-28 Symetrix Corporation Integrated circuit having self-aligned hydrogen barrier layer and method for fabricating same
US6225656B1 (en) * 1998-12-01 2001-05-01 Symetrix Corporation Ferroelectric integrated circuit with protective layer incorporating oxygen and method for fabricating same
US6242299B1 (en) 1999-04-01 2001-06-05 Ramtron International Corporation Barrier layer to protect a ferroelectric capacitor after contact has been made to the capacitor electrode
US6552403B1 (en) * 1999-11-05 2003-04-22 North Carolina State University Binary non-crystalline oxide analogs of silicon dioxide for use in gate dielectrics
IT1314025B1 (it) 1999-11-10 2002-12-03 St Microelectronics Srl Processo per sigillare selettivamente elementi capacitoriferroelettrici compresi in celle di memorie non volatili integrate su
US20050009209A1 (en) * 1999-11-10 2005-01-13 Stmicroelectronics S.R.L. Process for selectively sealing ferroelectric capactive elements incorporated in semiconductor integrated non-volatile memory cells
US6348705B1 (en) * 1999-12-22 2002-02-19 Advanced Technology Materials, Inc. Low temperature process for high density thin film integrated capacitors and amorphously frustrated ferroelectric materials therefor
KR100358163B1 (ko) * 1999-12-28 2002-10-25 주식회사 하이닉스반도체 강유전체 메모리 소자의 제조 방법
US20010053600A1 (en) * 2000-01-31 2001-12-20 Guarionex Morales Methods for characterizing and reducing adverse effects of texture of semiconductor films
US6365927B1 (en) * 2000-04-03 2002-04-02 Symetrix Corporation Ferroelectric integrated circuit having hydrogen barrier layer
IT1318279B1 (it) * 2000-07-28 2003-07-28 Getters Spa Dispositivo capacitivo integrato con strato dielettrico degradabiledall'idrogeno protetto da strato getter.
EP1207558A1 (en) * 2000-11-17 2002-05-22 STMicroelectronics S.r.l. Contact structure for ferroelectric memory device
EP1380051A1 (en) * 2001-04-19 2004-01-14 STMicroelectronics S.r.l. Contact structure for an integrated semiconductor device
DE60229740D1 (de) * 2001-05-15 2008-12-18 Ebara Corp Kontakthülse und durchkoppelgerät
US6492673B1 (en) * 2001-05-22 2002-12-10 Ramtron International Corporation Charge pump or other charge storage capacitor including PZT layer for combined use as encapsulation layer and dielectric layer of ferroelectric capacitor and a method for manufacturing the same
US6900487B2 (en) * 2001-06-29 2005-05-31 Oki Electric Industry Co., Ltd. Wiring layer structure for ferroelectric capacitor
CN1269215C (zh) * 2001-09-05 2006-08-09 精工爱普生株式会社 铁电存储装置及其制造方法
US7435675B2 (en) * 2006-06-30 2008-10-14 Intel Corporation Method of providing a pre-patterned high-k dielectric film
US8723654B2 (en) 2010-07-09 2014-05-13 Cypress Semiconductor Corporation Interrupt generation and acknowledgment for RFID
US9092582B2 (en) 2010-07-09 2015-07-28 Cypress Semiconductor Corporation Low power, low pin count interface for an RFID transponder
US9846664B2 (en) 2010-07-09 2017-12-19 Cypress Semiconductor Corporation RFID interface and interrupt
US9899516B2 (en) * 2015-10-01 2018-02-20 Drexel University Engineered ferroelectric gate devices
IT201900007213A1 (it) 2019-05-24 2020-11-24 St Microelectronics Srl Metodo di fabbricazione di un trasduttore piezoelettrico impilato, e trasduttore piezoelettrico
US11839087B2 (en) * 2019-09-20 2023-12-05 Wuxi Petabyte Technologies Co., Ltd. Ferroelectric memory devices with reduced edge defects and methods for forming the same
KR20210082310A (ko) 2019-12-24 2021-07-05 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3701121A (en) * 1970-04-22 1972-10-24 Bell Telephone Labor Inc Fine grain ferroelectric ceramic optical display device utilizing thermal depoling write-in
JPH02183569A (ja) * 1989-01-10 1990-07-18 Seiko Epson Corp 強誘電体記憶装置
JPH0590606A (ja) * 1991-09-25 1993-04-09 Seiko Epson Corp 半導体装置

Cited By (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864786A (ja) * 1994-08-01 1996-03-08 Texas Instr Inc <Ti> マイクロ電子構造体とその製造法
EP0766319A2 (en) * 1995-09-29 1997-04-02 Sony Corporation Capacitor having ferroelectric film for nonvolatile memory cell, and method of manufacturing the same
EP0766319A3 (en) * 1995-09-29 1998-04-22 Sony Corporation Capacitor having ferroelectric film for nonvolatile memory cell, and method of manufacturing the same
US6355952B1 (en) 1995-09-29 2002-03-12 Sony Corporation Capacitor having ferroelectric film and multiple layers of insulating and protective films for nonvolatile memory cell
JPH10163437A (ja) * 1996-08-20 1998-06-19 Ramtron Internatl Corp 強誘電体キャパシタの部分的にあるいは完全に被包された上部電極
JP4511642B2 (ja) * 1996-08-20 2010-07-28 ラムトロン・インターナショナル・コーポレーション 強誘電体キャパシタの製造方法
WO1998029908A1 (fr) * 1996-12-25 1998-07-09 Hitachi, Ltd. Memoire ferroelectrique et son procede de fabrication
US6623986B2 (en) 1996-12-25 2003-09-23 Hitachi, Ltd. Method of manufacturing a ferroelectric memory device
JPH10189885A (ja) * 1996-12-25 1998-07-21 Hitachi Ltd 強誘電体メモリ素子及びその製造方法
US6906365B2 (en) 1996-12-25 2005-06-14 Hitachi, Ltd. Ferroelectric memory device including an upper protection electrode
WO1998031053A1 (fr) * 1997-01-13 1998-07-16 Hitachi, Ltd. Dispositif de stockage a semiconducteur
US6818523B2 (en) 1997-01-13 2004-11-16 Hitachi, Ltd. Semiconductor storage device manufacturing method which forms a hydrogen diffusion inhibiting layer
JP4500248B2 (ja) * 1997-01-13 2010-07-14 株式会社ルネサステクノロジ 半導体記憶装置
US7256437B2 (en) 1997-01-13 2007-08-14 Renesas Technology Corp. Semiconductor storage device which includes a hydrogen diffusion inhibiting layer
KR100648500B1 (ko) * 1997-01-13 2006-11-24 가부시키가이샤 히타치세이사쿠쇼 반도체기억장치
JP2006066934A (ja) * 1997-01-13 2006-03-09 Renesas Technology Corp 半導体記憶装置
US6635913B2 (en) 1997-01-13 2003-10-21 Hitachi, Ltd. Semiconductor storage device
EP0911871A3 (en) * 1997-10-24 2000-01-05 Sharp Kabushiki Kaisha Semiconductor memory device with ferroelectric thin film
US6246082B1 (en) 1997-10-24 2001-06-12 Sharp Kabushiki Kaisha Semiconductor memory device with less characteristic deterioration of dielectric thin film
US6188098B1 (en) 1997-10-31 2001-02-13 Symetrix Corporation Semiconductor device and method of manufacturing the same
EP0915522A3 (en) * 1997-10-31 2000-01-05 Nec Corporation Semiconductor device comprising a capacitor and method of manufacturing the same
US6395612B1 (en) 1997-10-31 2002-05-28 Symetrix Corporation Semiconductor device and method of manufacturing the same
JPH11145410A (ja) * 1997-11-13 1999-05-28 Toshiba Corp 半導体装置およびその製造方法
EP0920061A3 (en) * 1997-11-26 1999-11-03 Nec Corporation Capacitor and corresponding memory device, and method of manufacturing the same
KR100475018B1 (ko) * 1997-12-22 2005-07-12 삼성전자주식회사 반도체메모리소자의제조방법
US6586790B2 (en) 1998-07-24 2003-07-01 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6982444B2 (en) 1998-07-24 2006-01-03 Kabushiki Kaisha Toshiba Ferroelectric memory device having a hydrogen barrier film
US6611014B1 (en) 1999-05-14 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
US6982453B2 (en) 1999-05-14 2006-01-03 Kabushiki Kaisha Toshiba Semicondutor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
JP2001044377A (ja) * 1999-07-26 2001-02-16 Samsung Electronics Co Ltd 三重金属配線一つのトランジスター／一つのキャパシタ及びその製造方法
US6533948B2 (en) 2000-02-25 2003-03-18 Fujitsu Limited Method of manufacturing semiconductor device having ferro-dielectric material film
JP2002026295A (ja) * 2000-06-19 2002-01-25 Hynix Semiconductor Inc 高誘電体キャパシタ及びその製造方法
KR100773256B1 (ko) * 2000-08-31 2007-11-05 에이저 시스템즈 가디언 코포레이션 평행한 커패시터들에 대한 스택형 구조 및 제조 방법
US6706540B2 (en) 2000-09-18 2004-03-16 Fujitsu Limited Method of manufacturing a semiconductor device with a hydrogen barrier layer
US6570203B2 (en) 2000-09-18 2003-05-27 Fujitsu Limited Semiconductor device and method of manufacturing the same
JP2002110937A (ja) * 2000-10-05 2002-04-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002314047A (ja) * 2001-04-17 2002-10-25 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004525525A (ja) * 2001-05-03 2004-08-19 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 水素防護層を備えた超小型電子構造体
US6919593B2 (en) 2001-08-09 2005-07-19 Sharp Kabushiki Kaisha Semiconductor memory device and method of fabricating the same
JP2003273325A (ja) * 2002-03-15 2003-09-26 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US7157348B2 (en) 2002-03-15 2007-01-02 Matsushita Electric Industrial Co., Ltd. Method for fabricating capacitor device
US6849959B2 (en) 2002-03-15 2005-02-01 Oki Electric Industry Co., Ltd. Method of fabricating semiconductor device
US7161793B2 (en) 2002-11-14 2007-01-09 Fujitsu Limited Layer capacitor element and production process as well as electronic device
US7405921B2 (en) 2002-11-14 2008-07-29 Fujitsu Limited Layer capacitor element and production process as well as electronic device
US7439199B2 (en) 2004-07-15 2008-10-21 Fujitsu Limited Capacitive element, method of manufacture of the same, and semiconductor device
US8264063B2 (en) 2004-07-15 2012-09-11 Fujitsu Limited Capacitive element, method of manufacture of the same, and semiconductor device
US7504684B2 (en) 2005-09-30 2009-03-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method therefor
JP2012173235A (ja) * 2011-02-24 2012-09-10 Seiko Epson Corp 焦電型検出器、焦電型検出装置及び電子機器

Also Published As

Publication number Publication date
US5481490A (en) 1996-01-02

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