JP2002110937A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JP2002110937A JP2000305614A JP2000305614A JP2002110937A JP 2002110937 A JP2002110937 A JP 2002110937A JP 2000305614 A JP2000305614 A JP 2000305614A JP 2000305614 A JP2000305614 A JP 2000305614A JP 2002110937 A JP2002110937 A JP 2002110937A
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Keiichi Yoshizumi
圭一 吉住
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Abstract

(57)【要約】 【課題】 ＦｅＲＡＭメモリセルの強誘電体膜からなる
容量絶縁膜の膜質の劣化を防止し、ＦｅＲＡＭメモリセ
ルの特性を向上させる技術を提供する。 【解決手段】ＦｅＲＡＭメモリセルのキャパシタＣの下
部電極１０ａ下に鉛の含有量が容量絶縁膜１１ａより多
いシールド膜Ｂ１ａを形成し、上部電極１２ａ上に鉛の
含有量が容量絶縁膜１１ａより多いシールド膜Ｂ２ａを
形成する。また、ＦｅＲＡＭメモリセルの層間絶縁膜Ｓ
１、Ｓ２中に、バリア層となるＰＺＴ膜Ｓ１ｂ、Ｓ２ｂ
を形成する。その結果、キャパシタＣの上部もしくは下
部からのＨ 2もしくはＨ2Ｏの侵入を防止することがで
き、また、容量絶縁膜１１ａ中から拡散した鉛を、シー
ルド膜Ｂ１ａ、Ｂ２ａ中の鉛で補うことができ、容量絶
縁膜１１ａの特性劣化を防止することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＦｅＲＡＭ（強誘
電体メモリ、Ferro−electric Random Access Memory）
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】強誘電体メモリ（ＦｅＲＡＭ）は、強誘
電体であるＰＺＴ（Ｐｂ（ＺｒyＴｉZ）Ｏ3）等の分極
状態の２値性を利用した不揮発性メモリである。このＦ
ｅＲＡＭのメモリセルは、１個のメモリセル選択用ＭＩ
ＳＦＥＴと１個の情報キャパシタとで構成され、キャパ
シタの容量絶縁膜に、ＰＺＴ膜が用いられている。
【０００３】このＰＺＴ膜等の強誘電体は、反応性に富
んだ酸素を多く含むため製造工程における各種処理など
によって特性が劣化すやすい。
【０００４】例えば、特開平８-５５８５０号公報およ
び特開平１０−３２１８１１号公報には、水素バリア層
を形成し、前記酸素との反応を防止する技術が記載され
ている。
【０００５】また、特開平１０−１６３４３７号公報に
は、容量素子の上部を犠牲保護膜で覆うことにより容量
素子を構成する容量絶縁膜中の酸素の反応を防止する技
術が記載されている。
【０００６】また、特開平１１-１３５７３６号公報に
は、容量素子全体を水素バリア膜で覆うことにより、還
元性雰囲気による強誘電体及び高誘電率材料の劣化を防
止する技術が記載されている。
【０００７】
【発明が解決しようとする課題】本発明者らは、ＦｅＲ
ＡＭの容量素子を開発している。この強誘電体膜は、Ｈ
2（水素）もしくはＨ2Ｏ（水）の存在により分極特性の
劣化が生じる。
【０００８】この水素もしくはＨ2Ｏの発生原因の一つ
として層間絶縁膜が挙げられる。即ち、プラズマＣＶＤ
（Chemical Vapor Deposition）法により酸化シリコン
膜や窒化シリコン膜等を形成する際には、原料ガスの反
応時に、水素やＨ2Ｏが発生する。さらに、この水素や
Ｈ2Ｏが、形成された酸化シリコン膜や窒化シリコン膜
等に含まれる。また、ＳＯＧ膜を加熱処理することによ
って酸化シリコン膜を形成する際には、その加熱処理に
よって水素やＨ2Ｏが発生する。
【０００９】一方、メモリセル形成領域の周辺に周辺回
路やロジック回路を有するＦｅＲＡＭにおいては、ロジ
ック回路の複雑化に伴い多層配線化が進んでいる。
【００１０】従って、これら複数の配線間にそれぞれ層
間絶縁膜が形成されるため水素やＨ 2Ｏ対策は、ますま
す重要なものとなってきている。
【００１１】本発明の目的は、容量素子を構成する強誘
電体膜の膜質の劣化を防止する技術を提供することにあ
る。
【００１２】また、本発明の他の目的は、強誘電体膜の
膜質を向上させることにより、ＦｅＲＡＭメモリセルの
特性を向上させる技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】（１）本発明の半導体集積回路装置は、半
導体基板の主表面に形成された情報転送用ＭＩＳＦＥＴ
と、前記情報転送用ＭＩＳＦＥＴに直列に接続されたキ
ャパシタとを有する半導体集積回路装置であって、前記
キャパシタの下部電極下に形成された第１のシールド膜
と、上部電極上に形成された第２のシールド膜とを有す
る。
【００１６】このような手段によれば、第１および第２
のシールド膜により、キャパシタの上部もしくは下部か
らＨ2もしくはＨ2Ｏの侵入を防止することができ、キャ
パシタ中の高もしくは強誘電体材料（容量絶縁膜）の特
性劣化を防止することができる。また、第１および第２
のシールド膜により、容量絶縁膜中の成分、例えば、鉛
の拡散を低減することができる。この第１および第２の
シールド膜を鉛化合物とすることができる。また、前記
容量絶縁膜も鉛化合物とすることができ、第１および第
２のシールド膜を鉛の組成比を容量絶縁膜のそれより大
きくしておけば、容量絶縁膜中から拡散した鉛を、第１
および第２のシールド膜中の鉛で補うことができ、容量
絶縁膜の特性劣化を防止することができる。鉛化合物と
しては、ＰＺＴ（Ｐｂx（ＺｒyＴｉz）Ｏ3）等があげら
れる。また、前記上部もしくは下部電極を、例えば、そ
の側壁にサイドウォール膜を形成する等して、第１およ
び第２のシールド膜で遮蔽すれば、より効果的である。
【００１７】（２）本発明の半導体集積回路装置は、半
導体基板の主表面に形成された情報転送用ＭＩＳＦＥＴ
と、前記情報転送用ＭＩＳＦＥＴに直列に接続されたキ
ャパシタとを有する半導体集積回路装置であって、前記
キャパシタの下部電極下に形成されたシールド膜を有す
る。
【００１８】このような手段によれば、シールド膜によ
り、キャパシタの下部からＨ2もしくはＨ2Ｏの侵入を防
止することができ、キャパシタ中の高もしくは強誘電体
材料（容量絶縁膜）の特性劣化を防止することができ
る。また、シールド膜により、容量絶縁膜中の成分、例
えば、鉛の拡散を低減することができる。さらに、シー
ルド膜上の容量絶縁膜の結晶性を良くすることができ
る。特に、キャパシタが形成される領域下の絶縁膜は、
水素アニール処理により水素を含有しているため、この
水素の侵入を防止することができる。このシールド膜を
鉛化合物とすることができる。また、前記容量絶縁膜も
鉛化合物とすることができ、前記シールド膜の鉛の組成
比を容量絶縁膜のそれより大きくしておけば、容量絶縁
膜中から拡散した鉛を、シールド膜中の鉛で補うことが
でき、容量絶縁膜の特性劣化を防止することができる。
鉛化合物としては、ＰＺＴ（Ｐｂ（ＺｒyＴｉz）Ｏ3）
等があげられる。
【００１９】（３）本発明の半導体集積回路装置は、半
導体基板の主表面に形成された情報転送用ＭＩＳＦＥＴ
と、前記情報転送用ＭＩＳＦＥＴに直列に接続されたキ
ャパシタとを有する半導体集積回路装置であって、前記
情報転送用ＭＩＳＦＥＴおよびキャパシタ上に形成され
た層間絶縁膜であって、この層間絶縁膜は、高もしくは
強誘電体材料からなるバリア層を有する。
【００２０】このような手段によれば、バリア層によ
り、層間絶縁膜中のＨ2もしくはＨ2Ｏのキャパシタ中へ
の侵入を防止することができ、キャパシタ中の高もしく
は強誘電体材料（容量絶縁膜）の特性劣化を防止するこ
とができる。このバリア層を鉛化合物とすることができ
る。鉛化合物としては、ＰＺＴ（Ｐｂ（ＺｒyＴｉz）Ｏ
3）等があげられる。このバリア層をアモルファス状と
することができる。このバリア層を、第１の絶縁膜と第
２の絶縁膜で挟むように形成してもよい。また、層間絶
縁膜中にプラグが形成される場合には、プラグの底部お
よび側部をＴｉＮ膜等のバリア性のある導電性膜で覆っ
てもよい。また、多層配線間の層間絶縁膜すべてに、バ
リア層を形成してもよい。また、最上層配線上に形成さ
れるパッシベーション膜中に、バリア層を形成してもよ
い。また、バリア層は、周辺回路領域には形成せず、メ
モリセル形成領域のみに形成してもよい。
【００２１】（４）本発明の半導体集積回路装置の製造
方法は、半導体基板の主表面に形成された情報転送用Ｍ
ＩＳＦＥＴを形成する工程と、前記ＭＩＳＦＥＴ上に絶
縁膜を形成する工程と、前記絶縁膜上にシールド膜、第
１の導電性膜、強誘電体材料からなる容量絶縁膜および
第２の導電性膜を順次堆積し、パターニングすることに
より第１の導電性膜からなる下部電極、容量絶縁膜およ
び第２の導電性膜からなる上部電極とで構成されるキャ
パシタを、シールド膜上に形成する工程とを有する。
【００２２】このような手段によれば、キャパシタ中の
高もしくは強誘電体材料（容量絶縁膜）の特性劣化を防
止した半導体集積回路装置を製造することができる。特
に、前記絶縁膜が水素アニール処理により水素を含有し
ている場合には、この水素の容量絶縁膜中への侵入を防
止することができる。また、前記絶縁膜がプラズマＣＶ
Ｄ法やＳＯＧ膜の熱処理により形成される場合には、こ
れらの処理により発生する水素やＨ2Ｏの侵入を防止す
ることができる。また、前記上部電極上にも、シールド
膜を形成してもよい。このシールド膜を鉛化合物とする
ことができる。鉛化合物としては、ＰＺＴ（Ｐｂ（Ｚｒ
yＴｉz）Ｏ3）等があげられる。
【００２３】（５）本発明の半導体集積回路装置の製造
方法は、半導体基板の主表面に形成された情報転送用Ｍ
ＩＳＦＥＴおよびキャパシタとを形成する工程と、前記
情報転送用ＭＩＳＦＥＴおよびキャパシタ上に、絶縁
膜、高もしくは強誘電体材料からなるバリア層および第
２の絶縁膜を順次堆積することにより層間絶縁膜を形成
する工程とを有する。
【００２４】このような手段によれば、キャパシタ中の
高もしくは強誘電体材料（容量絶縁膜）の特性劣化を防
止した半導体集積回路装置を製造することができる。特
に、前記絶縁膜がプラズマＣＶＤ法やＳＯＧ膜の熱処理
により形成される場合には、これらの処理により発生す
る水素やＨ2Ｏのキャパシタ中への侵入をバリア層によ
り防止することができる。このバリア層を鉛化合物とす
ることができる。鉛化合物としては、ＰＺＴ（Ｐｂ（Ｚ
ｒyＴｉz）Ｏ3）等があげられる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２６】（実施の形態１）本発明の実施の形態１で
あるＦｅＲＡＭの製造方法を図１〜図１８を用いて工程
順に説明する。
【００２７】まず、図１に示すように、例えば、１０Ω
cm程度の比抵抗を有するｎ型の単結晶シリコンからなる
半導体基板１中に、ｐ型ウエル３およびｎ型ウエル４を
形成する。このｐ型ウエル３は、半導体基板１に、ｐ型
不純物、例えばホウ素（Ｂ）をイオン打ち込みした後、
半導体基板１をアニールして不純物を熱拡散させること
によって形成する。ｎ型ウエル４は、半導体基板１に、
ｎ型不純物、例えばリン（Ｐ）をイオン打ち込みした
後、半導体基板１をアニールして不純物を熱拡散させる
ことによって形成する。
【００２８】次いで、半導体基板１の主表面に、素子分
離用のフィールド酸化膜２を形成する。このフィールド
酸化膜２は、周知のＬＯＣＯＳ（Local Oxidation of s
ilicon）法によって形成する。
【００２９】次に、フッ酸系の洗浄液を用いて半導体基
板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェ
ット洗浄した後、ウエット酸化によってｐ型ウエル３お
よびｎ型ウエル４のそれぞれの表面に清浄なゲート酸化
膜５を形成する。
【００３０】次に、ゲート酸化膜５の上部に多結晶シリ
コン膜等の導電性膜を堆積し、次いで、酸化シリコン膜
等を薄く堆積し、パターニングする。これにより、ｎ型
ウエル４上の広いフィールド酸化膜２上に、多結晶シリ
コン膜を下部電極ＦＧ、酸化シリコン膜を容量絶縁膜６
とする容量素子Ｄを形成する。この容量素子Ｄの上部電
極は、ｐ型ウエル３およびｎ型ウエル４の主表面に形成
されるＭＩＳＦＥＴＱｓ、Ｑｐのゲート電極ＳＧと同時
に形成される。
【００３１】次に、半導体基板１の上部に多結晶シリコ
ン膜等の導電性膜を堆積し、パターニングする。これに
より、ｐ型ウエル３およびｎ型ウエル４の主表面にゲー
ト電極ＳＧを形成する。また、フィールド酸化膜２上
に、配線や抵抗等に用いられる導電層ＳＧ１を形成す
る。さらに、容量絶縁膜６上に上部電極ＳＧ２を形成す
る。
【００３２】次いで、ｐ型ウエル３上のゲート電極ＳＧ
の両側に、ｎ型不純物、例えばリン（Ｐ）をイオン打ち
込みしてｎ型半導体領域７（ソース、ドレイン）を形成
する。また、ｎ型ウエル４上のゲート電極ＳＧの両側
に、ｐ型不純物、例えばホウ素（Ｂ）をイオン打ち込み
してｐ型半導体領域８（ソース、ドレイン）を形成す
る。次いで、半導体基板１の上部に、ＢＰＳＧ膜９を堆
積する。なお、このＢＰＳＧ膜９を、後述するＴＥＯＳ
膜やＳＯＧ膜としてもよい。
【００３３】この後、ｎ型半導体領域７およびｐ型半導
体領域８とゲート酸化膜５との界面の欠陥を回復させる
ために水素雰囲気下でアニールを行う。
【００３４】以上の工程により、ＦｅＲＡＭを構成する
ｎチャネル型ＭＩＳＦＥＴＱｎと周辺回路を構成するｐ
チャネル型ＭＩＳＦＥＴＱｐが形成される。
【００３５】次に、図２に示すように、酸化シリコン膜
９の上部に、シールド膜となるＰＺＴ膜Ｂ１をスパッタ
リング法で堆積する。さらに、下部電極となるＴｉ膜お
よびＰｔ膜の積層膜１０を堆積し、次いで、ＰＺＴ膜１
１を堆積する。
【００３６】ここで、ＰＺＴ膜の組成について説明す
る。ＰＺＴは、Ｐｂ（ＺｒyＴｉz）Ｏ 3（ｙ＋ｚ＝１）
で表される。ＰＺＴ膜を構成するこれらの原子の組成比
は、ＰＺＴの結晶構造から導かれる。ＰＺＴ中のＰｂ原
子は、立方体の８つの隅に１個づつ配置され、Ｚｒもし
くはＴｉ原子が、立方体のほぼ中心に配置されている。
さらに、酸素原子は、立方体の各面の中心に配置されて
いる。従って、立方体中には、１個（１／８×８個）の
Ｐｂと、１個のＺｒもしくはＴｉと、３個（１／２×６
個）の酸素原子が存在する。ただし、このような結晶の
粒界には、酸化鉛が存在する。
【００３７】また、ＰＺＴ中のＰｂ原子は、揮発しやす
い性質を有するため、ＰＺＴ膜１１の成膜時には、Ｐｂ
の組成比を１＋α1としたアモルファス状の膜を堆積す
る。このアモルファス状の膜は、成膜後に行われるアニ
ールにより結晶化する。
【００３８】また、シールド膜として形成するＰＺＴ膜
Ｂ１は、追って詳細に説明するように、ＰＺＴ膜１１か
ら抜け出したＰｂを補償するため、その成膜時のＰｂの
組成比を１＋α2（α2＞α1）としている。このＰＺＴ
膜Ｂ１も、成膜時には、アモルファス状である。
【００３９】この後、ＰＺＴ膜１１を結晶化するための
アニールを行う。この際、ＰＺＴ膜Ｂ１も結晶化する。
次いで、ＰＺＴ膜１１上に、上部電極となるＰｔ膜１２
を堆積する。次いで、Ｐｔ膜１２をパターニングするこ
とによって、ｐ型ウエル３上の広いフィールド酸化膜２
の上部に、上部電極１２ａを形成する。
【００４０】次に、図３に示すように、上部電極１２ａ
およびＰＺＴ膜１１上に、シールド膜となるＰＺＴ膜Ｂ
２をスパッタリング法で堆積する。このＰＺＴ膜Ｂ２
も、ＰＺＴ膜１１から抜け出したＰｂを補償するため、
その成膜時においてＰｂの組成比が１＋α2（α2＞
α1）である。また、成膜時には、アモルファス状であ
る。
【００４１】次に、図４に示すように、上部電極１２ａ
上部にレジスト膜（図示せず）を形成する。次いで、こ
のレジスト膜をマスクに、ＰＺＴ膜Ｂ２をプラズマエッ
チングすることによって、上部電極１２ａ上にシールド
膜Ｂ２ａを形成する。この際、上部電極１２ａのパター
ンより、シールド膜Ｂ２ａのパターンを大きくすれば、
上部電極１２ａの側部もシールド膜Ｂ２ａで覆われるこ
ととなり、シールド効果がより大きくなる。次いで、レ
ジスト膜をアッシングにより除去する。次に、プラズマ
エッチングやアッシングにより生じたＰＺＴ膜１１の欠
陥を回復させるため、アニールを行う。
【００４２】次に、ＰＺＴ膜１１上に、上部電極１２ａ
およびその周辺上部にレジスト膜（図示せず）を形成す
る。次いで、このレジスト膜をマスクに、ＰＺＴ膜１
１、Ｔｉ膜およびＰｔ膜の積層膜１０、およびＰＺＴ膜
Ｂ１をプラズマエッチングすることによって、上部電極
１２ａ下に、容量絶縁膜１１ａ、下部電極１０ａおよび
シールド膜Ｂ１ａを形成する（図５）。ここで、上部電
極１２ａのパターンより、容量絶縁膜１１ａ、下部電極
１０ａおよびシールド膜Ｂ１ａのパターンを大きく形成
するのは、下部電極１０ａ上に、下部電極１０ａと後述
する中間配線Ｌ１との接続領域を確保するためである。
次いで、レジスト膜をアッシングにより除去する。次
に、プラズマエッチングやアッシングにより生じたＰＺ
Ｔ膜１１の欠陥を回復させるため、アニールを行う。
【００４３】以上の工程によりＦｅＲＡＭを構成するキ
ャパシタＣが形成される。このキャパシタＣは、上部電
極１２ａ、容量絶縁膜１１ａおよび下部電極１０ａで構
成され、上部電極１２ａは、シールド膜Ｂ２ａでその上
部が覆われている。また、下部電極１０ａの下部にはシ
ールド膜Ｂ１ａが形成されている。
【００４４】このように、本実施の形態においては、シ
ールド膜Ｂ１ａ、Ｂ２ａを形成したので、容量絶縁膜１
１ａ中に、水素やＨ2Ｏが侵入することを防止すること
ができる。即ち、シールド膜Ｂ１ａ、Ｂ２ａが、バリア
となり水素やＨ2Ｏの透過を防止する。
【００４５】また、ＰＺＴ膜中に水素等が侵入した場合
には、ＰＺＴ膜中の酸素原子と結合し、膜質を低下させ
る。が、本実施の形態においては、シールド膜Ｂ１ａ、
Ｂ２ａ中に水素等が侵入しても、シールド膜Ｂ１ａ、Ｂ
２ａ中の酸素が反応対象となり、容量絶縁膜１１ａ中の
酸素原子との反応を防止することができる。即ち、シー
ルド膜Ｂ１ａ、Ｂ２ａ自身が犠牲となり、容量絶縁膜１
１ａに対する水素等の影響を低減することができる。
【００４６】また、上部電極１２ａおよび下部電極１０
ａに用いられるＰｔは、触媒作用を有し、Ｈ2をＨ+（水
素イオン）化する。このＨ+が、上部電極１２ａもしく
は下部電極１０ａ中を拡散し、容量絶縁膜１１ａ中に到
達した場合には、その結晶性を破壊すると考えられる。
しかしながら、本実施の形態によれば、上部電極１２ａ
上にシールド膜Ｂ２ａを、下部電極１０ａ下にシールド
膜Ｂ１ａを形成したので、シールド膜中の酸化鉛がこれ
ら電極１０ａ、１２ａ中に拡散する。この酸化鉛は、触
媒毒となり、前述のＰｔの触媒作用を抑えることができ
る。この酸化鉛は、５５０℃以上の熱処理により電極１
０ａ、１２ａ中に拡散させることができる。
【００４７】このような、下部電極１０ａおよび上部電
極１２ａ中に触媒毒となる酸化鉛を含有させる方法とし
ては、下部電極１０ａ及び上部電極１２ａを形成するた
めのＰｔ膜を形成する工程において、Ｐｔ膜中に酸化鉛
をあらかじめ含有させるようにしてもよい。
【００４８】一方、前述した通り、Ｐｂは揮発しやすい
性質を有するため、容量絶縁膜１１ａ中のＰｂが拡散
し、欠陥が生じる。しかしながら、本実施の形態におい
ては、シールド膜Ｂ１ａ、Ｂ２ａを構成するＰＺＴのＰ
ｂの組成比を大きくした（α2＞α1）ので、容量絶縁膜
１１ａのＰｂの欠損を補償することができる。即ち、シ
ールド膜Ｂ１ａ、Ｂ２ａ中のＰｂが、上部電極１２ａも
しくは下部電極１０ａを通して容量絶縁膜１１ａ中に補
給され、欠陥を回復させる。
【００４９】また、特に、下部電極１０ａ下にシールド
膜Ｂ１ａを形成することにより、前述の水素アニールに
より生じたＢＰＳＧ膜９中のＨ2の影響を緩和すること
ができる。また、下部電極１０ａ下に、同じ素材を用い
たシールド膜Ｂ１ａを形成することにより下部電極１０
ａの結晶性を良くすることができる。また、シールド膜
Ｂ１ａをアニールにより結晶化した後、容量絶縁膜を形
成した場合には、結晶性をさらに良くすることができ
る。
【００５０】結果として、本実施の形態によれば、容量
絶縁膜１１ａの特性を確保することができ、残留分極量
Ｑｓｗを大きくすることができる。また、残留分極量Ｑ
ｓｗのばらつきを抑えることができる。
【００５１】次いで、図６に示すように、ＣＶＤ法によ
り、テトラエトキシシランを材料とした酸化シリコン膜
（以下、ＴＥＯＳ膜という）１３を堆積する。
【００５２】続いて、ＴＥＯＳ膜１３上に、ｎ型半導体
領域７（ソース、ドレイン）、ｐ型半導体領域８（ソー
ス、ドレイン）および容量素子Ｄの下部電極ＦＧ上に開
口部を有するレジスト膜（図示せず）を形成する。次い
で、図７に示すように、このレジスト膜をマスクに、ｎ
型半導体領域７（ソース、ドレイン）およびをｐ型半導
体領域８（ソース、ドレイン）上の酸化シリコン膜９、
１３をプラズマエッチングにより除去することによりコ
ンタクトホールＣ１を形成する。次いで、アッシングに
よりレジスト膜を除去し、コンタクトホールＣ１内を含
むＴＥＯＳ膜１３上にＰｔ膜（図示せず）を形成する。
次いで、Ｐｔ膜とｎ型半導体領域７（ソース、ドレイ
ン）、ｐ型半導体領域８（ソース、ドレイン）および容
量素子Ｄの下部電極ＦＧとの接触部にシリサイド層１４
を形成する。次いで、未反応のＰｔ膜を除去する。
【００５３】続いて、キャパシタＣの上部電極１２ａお
よび下部電極１０ａ上に開口部を有するレジスト膜（図
示せず）を形成する。次いで、図８に示すように、上部
電極１２ａ上のシールド膜Ｂ２ａとＴＥＯＳ膜１３と、
下部電極１０ａ上のＴＥＯＳ膜１３と容量絶縁膜１１ａ
とをプラズマエッチングにより除去することによりコン
タクトホールＣ２を形成する。次いで、アッシングによ
りレジスト膜を除去し、ＰＺＴ膜の膜質の改善のために
Ｏ2（酸素）雰囲気下でアニールする。
【００５４】続いて、フィールド酸化膜２上の導電層Ｓ
Ｇ１および容量素子Ｄの上部電極ＳＧ２上に開口部を有
するレジスト膜（図示せず）を形成する。次いで、図９
に示すように、導電層ＳＧ１および上部電極ＳＧ２上の
酸化シリコン膜９および１３をプラズマエッチングによ
り除去することによりコンタクトホールＣ３を形成す
る。次いで、アッシングによりレジスト膜を除去する。
【００５５】次いで、図１０に示すように、コンタクト
ホールＣ１、Ｃ２、Ｃ３内を含むＴＥＯＳ膜１３上に、
ＴｉＮ膜１６を堆積する。次いで、ＴｉＮ膜１６をパタ
ーニングすることにより中間配線Ｌ１を形成する。この
中間配線Ｌ１によって、ｎチャネル型ＭＩＳＦＥＴＱｓ
とキャパシタＣとが直列に接続される。即ち、ｎチャネ
ル型ＭＩＳＦＥＴＱｓのｎ型半導体領域７（ソース、ド
レイン）とキャパシタＣの上部電極１２ａとが、中間配
線Ｌ１によって接続される。
【００５６】次いで、図１１に示すように、中間配線Ｌ
１およびＴＥＯＳ膜１３上に、ＴＥＯＳ膜１７を形成す
る。
【００５７】その後、ＴＥＯＳ膜１７上に第１層〜第３
層配線Ｍ１〜Ｍ３を形成する。以下、これらの配線形成
工程および配線間の層間絶縁膜Ｓ１〜Ｓ３の形成工程に
ついて詳細に説明する。
【００５８】まず、ＴＥＯＳ膜１７上に、開口部を有す
るレジスト膜（図示せず）を形成する。この開口部は、
例えば、キャパシタＣの下部電極１０ａ、ｎチャネル型
ＭＩＳＦＥＴＱｓのキャパシタＣと接続していないｎ型
半導体領域７（ソース、ドレイン）上または周辺回路領
域のｐ型半導体領域８（ソース、ドレイン）、容量素子
Ｄの電極ＦＧ、ＳＧ２上等に形成される。次いで、図１
２に示すように、このレジスト膜をマスクにＴＥＯＳ膜
１７をエッチングすることにより、コンタクトホール１
８を形成する。
【００５９】次いで、コンタクトホール１８内を含むＴ
ＥＯＳ膜１７上にＴｉＮ膜、Ａｌ膜およびＴｉＮ膜を順
次堆積する。次に、これらの積層膜をパターニングする
ことにより第１層配線Ｍ１を形成する（図１３）。
【００６０】次いで、図１４に示すように、第１層配線
Ｍ１およびＴＥＯＳ膜１７上にＴＥＯＳ膜Ｓ１ａ、バリ
ア膜となるＰＺＴ膜Ｓ１ｂおよびＴＥＯＳ膜Ｓ１ｃを順
次堆積することにより、これらの膜からなる層間絶縁膜
Ｓ１を形成する。このＰＺＴ膜Ｓ１ｂは、Ｐｂの組成比
が１＋α3であるアモルファス状の膜である。ここで、
このＰＺＴ膜形成後は、高温熱処理が施されないため、
ＰＺＴ膜Ｓ１ｂは、結晶化せずアモルファス状のままで
ある。
【００６１】このように、本実施の形態においては、層
間絶縁膜Ｓ１中にバリア膜となるＰＺＴ膜Ｓ１ｂを形成
したので、容量絶縁膜１１ａ中に、水素やＨ2Ｏが侵入
することを防止することができる。即ち、ＰＺＴ膜Ｓ１
ｂが、バリアとなりＴＥＯＳ膜Ｓ１ｃおよび後述するＳ
２ａ中に存在する水素やＨ2Ｏの透過を防止する。特
に、ＰＺＴ膜Ｓ１ｂはアモルファス状であり、結晶粒界
を有しないため、結晶化したＰＺＴ膜より水素やＨ2Ｏ
の透過を効果的に防止することができる。
【００６２】また、ＴＥＯＳ膜Ｓ１ａ、Ｓ１ｃ中に存在
する水素やＨ2Ｏ等が、ＰＺＴ膜Ｓ１ｂ中の酸素原子と
結合し、容量絶縁膜１１ａ中に水素やＨ2Ｏが侵入する
ことを防止することができる。また、容量絶縁膜１１ａ
中の酸素原子との反応を防止することができる。即ち、
ＰＺＴ膜Ｓ１ｂ自身が犠牲となり、容量絶縁膜１１ａに
対する、水素等の影響を低減することができる。
【００６３】続いて、層間絶縁膜Ｓ１上に、第１層配線
Ｍ１上の所望の領域に開口部を有するレジスト膜（図示
せず）を形成し、このレジスト膜をマスクに層間絶縁膜
Ｓ１をエッチングすることにより、コンタクトホール１
９を形成する（図１５）。
【００６４】次いで、コンタクトホール１９内を含む層
間絶縁膜Ｓ１上にＴｉＮ膜、Ａｌ膜およびＴｉＮ膜を順
次堆積する。次に、これらの積層膜をパターニングする
ことにより第２層配線Ｍ２を形成する（図１６）。
【００６５】ここで、コンタクトホール１９の形成によ
り、バリア膜となるＰＺＴ膜Ｓ１ｂが除去されるが、前
述のようにコンタクトホール１９内には、ＴｉＮ膜（バ
リアメタル膜）が形成される。このＴｉＮ膜は、水素等
を透過させないバリア性を有するため、コンタクトホー
ル１９を介して水素等が透過することを防止することが
できる。即ち、半導体基板１上は、ＰＺＴ膜Ｓ１ｂもし
くはＴｉＮ膜で覆われることとなり、これらの膜によ
り、容量絶縁膜１１ａ中に水素やＨ2Ｏが侵入すること
を防止することができる。
【００６６】次いで、図１７に示すように、第２層配線
Ｍ２および層間絶縁膜Ｓ１上にＴＥＯＳ膜Ｓ２ａ、バリ
ア膜となるＰＺＴ膜Ｓ２ｂおよびＴＥＯＳ膜Ｓ２ｃを順
次堆積することにより、これらの膜からなる層間絶縁膜
Ｓ２を形成する。このＰＺＴ膜Ｓ２ｂも、ＰＺＴ膜Ｓ１
ｂと同様に、Ｐｂの組成比が１＋α3であるアモルファ
ス状の膜である。
【００６７】このように、本実施の形態においては、層
間絶縁膜Ｓ２中にバリア膜となるＰＺＴ膜Ｓ２ｂを形成
したので、容量絶縁膜１１ａ中に、水素やＨ2Ｏが侵入
することを防止することができる。即ち、ＰＺＴ膜Ｓ２
ｂが、バリアとなりＴＥＯＳ膜Ｓ２ｃおよび後述するＳ
３ａ中に存在する水素やＨ2Ｏの透過を防止する。特
に、ＰＺＴ膜Ｓ２ｂはアモルファス状であり、結晶粒界
を有しないため、結晶化したＰＺＴ膜より水素やＨ2Ｏ
の透過を効果的に防止することができる。
【００６８】また、ＴＥＯＳ膜Ｓ２ａ、Ｓ２ｃ中に存在
する水素やＨ2Ｏ等が、ＰＺＴ膜Ｓ２ｂ中の酸素原子と
結合し、容量絶縁膜１１ａ中に水素やＨ2Ｏが侵入する
ことを防止することができる。また、容量絶縁膜１１ａ
中の酸素原子との反応を防止することができる。即ち、
ＰＺＴ膜Ｓ２ｂ自身が犠牲となり、容量絶縁膜１１ａに
対する、水素等の影響を低減することができる。
【００６９】また、ＰＺＴ膜Ｓ１ｂまたはＳ２ｂは、結
晶化させずにアモルファスの状態を保つことにより、結
晶化させたＰＺＴ膜と比較して、誘電率を低く保つこと
ができる。ＰＺＴ膜Ｓ１ｂまたはＳ２ｂの誘電率を低く
保つことにより、第１層配線Ｍ１、第２層配線Ｍ２、第
３層配線Ｍ３の間の寄生容量を低減することができるた
め、メモリセルの回路動作の高速化を図ることができ
る。
【００７０】続いて、層間絶縁膜Ｓ２上に、第２層配線
Ｍ２上の所望の領域に開口部を有するレジスト膜（図示
せず）を形成し、このレジスト膜をマスクに層間絶縁膜
Ｓ２をエッチングすることにより、コンタクトホール２
０を形成する。
【００７１】次いで、コンタクトホール２０内を含む層
間絶縁膜Ｓ２上にＴｉＮ膜、Ａｌ膜およびＴｉＮ膜を順
次堆積する。次に、これらの積層膜をパターニングする
ことにより第３層配線Ｍ３を形成する（図１８）。
【００７２】ここで、コンタクトホール２０の形成によ
り、バリア膜となるＰＺＴ膜Ｓ２ｂが除去されるが、前
述のようにコンタクトホール２０内には、ＴｉＮ膜（バ
リアメタル膜）が形成される。このＴｉＮ膜は、水素等
を透過させないバリア性を有するため、コンタクトホー
ル２０を介して水素等が透過することを防止することが
できる。即ち、半導体基板１上は、ＰＺＴ膜Ｓ２ｂもし
くはＴｉＮ膜で覆われることとなり、これらの膜によ
り、容量絶縁膜１１ａ中に水素やＨ2Ｏが侵入すること
を防止することができる。
【００７３】次いで、図１８に示すように、第３層配線
Ｍ３および層間絶縁膜Ｓ２上にＴＥＯＳ膜Ｓ３ａ、バリ
ア膜となるＰＺＴ膜Ｓ３ｂおよびＴＥＯＳ膜Ｓ３ｃを順
次堆積することにより、これらの膜からなる層間絶縁膜
Ｓ３を形成する。このＰＺＴ膜Ｓ３ｂも、ＰＺＴ膜Ｓ１
ｂと同様に、その成膜時においては、Ｐｂの組成比が１
＋α3であるアモルファス状の膜である。次いで、層間
絶縁膜Ｓ３上に、ＰＩＱ膜２１を形成する。この層間絶
縁膜Ｓ３およびＰＩＱ膜２１は、最上層配線Ｍ３上に形
成され、半導体基板上に形成された素子や配線を保護す
る膜（パッシベーション膜）となる。
【００７４】このように、本実施の形態においては、層
間絶縁膜Ｓ３中にバリア膜となるＰＺＴ膜Ｓ３ｂを形成
したので、容量絶縁膜１１ａ中に、水素やＨ2Ｏが侵入
することを防止することができる。即ち、ＰＺＴ膜Ｓ３
ｂが、バリアとなりＴＥＯＳ膜Ｓ３ｃおよびＰＩＱ膜中
に存在する水素やＨ2Ｏの透過を防止する。
【００７５】また、ＴＥＯＳ膜Ｓ３ａ、Ｓ３ｃ中に存在
する水素やＨ2Ｏ等が、ＰＺＴ膜Ｓ３ｂ中の酸素原子と
結合し、容量絶縁膜１１ａ中に水素やＨ2Ｏが侵入する
ことを防止することができる。また、容量絶縁膜１１ａ
中の酸素原子との反応を防止することができる。即ち、
ＰＺＴ膜Ｓ３ｂ自身が犠牲となり、容量絶縁膜１１ａに
対する、水素等の影響を低減することができる。
【００７６】なお、本実施の形態においては、層間絶縁
膜Ｓ１等をＴＥＯＳ膜を用いて形成したが、ＳＯＧ膜等
を用いて形成することも可能である。このＳＯＧ膜は、
水分を多く含むため層間絶縁膜中Ｓ１にバリア層Ｓ１
ｂ、Ｓ２ｂ等を形成することの効果がより大きい。
【００７７】また、本実施の形態においては、層間絶縁
膜Ｓ１中にバリア層Ｓ１ｂ、Ｓ２ｂとしてＰＺＴ膜を用
いたが、バリア層としてＡｌ2Ｏ3膜等を用いてもよい。
このＡｌ2Ｏ3膜中においては、水素やＨ2Ｏの拡散速度
が小さく、容量絶縁膜１１ａに対する、水素等の影響を
低減することができる。
【００７８】（実施の形態２）実施の形態１において
は、シールド膜Ｂ２ａを形成後、ＰＺＴ膜１１、Ｔｉ膜
およびＰｔ膜の積層膜１０およびＰＺＴ膜Ｂ１をエッチ
ングしたが、このエッチングの後に、ＰＺＴ膜Ｂ３を形
成することによって、下部電極１０ａ側壁に、サイドウ
ォールＰＺＴ膜Ｂ３ａを形成してもよい。
【００７９】まず、図４に示した半導体基板を準備す
る。なお、図４に示した半導体基板を形成するまでの工
程は、実施の形態１の場合と同様であるためその説明を
省略する。図１９（ａ）は、図４に示した半導体基板の
シールド膜Ｂ２ａ近傍（キャパシタＣ部）の拡大図であ
る。図１９（ａ）に示すように、ＢＰＳＧ膜９上には、
ＰＺＴ膜Ｂ１、Ｔｉ膜およびＰｔ膜の積層膜１０および
ＰＺＴ膜１１が形成されている。また、このＰＺＴ膜１
１上には上部電極１２ａが形成され、この上部電極１２
ａの上部および側部は、シールド膜Ｂ２ａで覆われてい
る。
【００８０】次いで、図１９（ｂ）に示すように、ＰＺ
Ｔ膜１１とＴｉ膜およびＰｔ膜の積層膜１０とをプラズ
マエッチングすることによって、上部電極１２ａ下に、
容量絶縁膜１１ａおよび下部電極１０ａを形成する。こ
の際、この下部電極１０ａの側部は、シールド膜Ｂ１ａ
で覆われていない。
【００８１】次いで、図１９（ｃ）に示すように、下部
電極１０ａ形成領域を含む領域にＰＺＴ膜Ｂ３をスパッ
タリング法で堆積する。
【００８２】ここで、ＰＺＴ膜Ｂ３も、ＰＺＴ膜Ｂ１、
Ｂ２と同様に、その成膜時においてＰｂの組成比が１＋
α2（α2＞α1）である、アモルファス状の膜である。
【００８３】次いで、下部電極１０ａより少し小さいパ
ターンを用いて、下部電極１０ａ上のＰＺＴ膜Ｂ３を除
去する。次に、下部電極１０ａより少し大きいパターン
を用いて下部電極１０ａの周囲のＰＺＴ膜Ｂ３およびＢ
１を除去する。
【００８４】以上の工程により、下部電極１０ａの側壁
を覆うサイドウォールＰＺＴ膜Ｂ３ａを形成することが
できる。
【００８５】次いで、図１９（ｄ）に示すように、ＣＶ
Ｄ法によりＴＥＯＳ膜１３を堆積する。以降の工程は、
図７〜図１８を参照しながら説明した実施の形態１の場
合と同様であるためその説明を省略する。
【００８６】このように、本実施の形態によれば、下部
電極１０ａの側壁をサイドウォールＰＺＴ膜Ｂ３ａで覆
ったので、実施の形態１で説明したシールド膜Ｂ１ａ、
Ｂ２ａの効果の他、下部電極１０ａの側部からのＨ2も
しくはＨ2Ｏの侵入をも防止することができる。
【００８７】（実施の形態３）実施の形態２において
は、サイドウォールＰＺＴ膜Ｂ３ａをパターニングによ
り形成したが、このサイドウォールＰＺＴ膜を、異方性
エッチングにより形成してもよい。
【００８８】まず、図４に示した半導体基板を準備す
る。なお、図４に示した半導体基板を形成するまでの工
程は、実施の形態１の場合と同様であるためその説明を
省略する。図２０（ａ）は、図４に示した半導体基板の
シールド膜Ｂ２ａ近傍（キャパシタＣ部）の拡大図であ
る。図２０（ａ）に示すように、ＢＰＳＧ膜９上には、
ＰＺＴ膜Ｂ１、Ｔｉ膜およびＰｔ膜の積層膜１０および
ＰＺＴ膜１１が形成されている。また、このＰＺＴ膜１
１上には上部電極１２ａが形成され、この上部電極１２
ａの上部および側部は、シールド膜Ｂ２ａで覆われてい
る。
【００８９】次いで、図２０（ｂ）に示すように、ＰＺ
Ｔ膜１１とＴｉ膜およびＰｔ膜の積層膜１０とをプラズ
マエッチングすることによって、上部電極１２ａ下に、
容量絶縁膜１１ａおよび下部電極１０ａを形成する。こ
の際、この下部電極１０ａの側部は、シールド膜Ｂ１ａ
で覆われていない。
【００９０】次いで、下部電極１０ａ形成領域を含む領
域にＰＺＴ膜Ｂ２３をスパッタリング法で堆積する。
【００９１】ここで、ＰＺＴ膜Ｂ２３も、ＰＺＴ膜Ｂ
１、Ｂ２と同様に、その成膜時においてＰｂの組成比が
１＋α2（α2＞α1）である、アモルファス状の膜であ
る。
【００９２】次いで、図２０（ｃ）に示すように、ＰＺ
Ｔ膜Ｂ２３を、異方的にエッチングすることにより、下
部電極１０ａの側壁にサイドウォールＰＺＴ膜Ｂ２３ａ
を形成する。この際、シールド膜Ｂ２ａの側壁にもサイ
ドウォールＰＺＴ膜Ｂ２３ａが形成される。
【００９３】次いで、ＰＺＴ膜Ｂ１をエッチングするこ
とにより、サイドウォールＰＺＴ膜Ｂ２３ａおよび下部
電極１０ａ下に、シールド膜Ｂ１ａを形成する。
【００９４】次いで、図２０（ｄ）に示すように、ＣＶ
Ｄ法によりＴＥＯＳ膜１３を堆積する。以降の工程は、
図７〜図１８を参照しながら説明した実施の形態１の場
合と同様であるためその説明を省略する。
【００９５】このように、本実施の形態によれば、下部
電極１０ａの側壁をサイドウォールＰＺＴ膜Ｂ２３ａで
覆ったので、実施の形態２の場合と同様に、下部電極１
０ａの側部からのＨ2もしくはＨ2Ｏの侵入をも防止する
ことができる。
【００９６】（実施の形態４）実施の形態２において
は、下部電極１０ａ上のＰＺＴ膜Ｂ３を除去したが、か
かる工程を省略することも可能である。
【００９７】まず、図４に示した半導体基板を準備す
る。なお、図４に示した半導体基板を形成するまでの工
程は、実施の形態１の場合と同様であるためその説明を
省略する。図２１（ａ）は、図４に示した半導体基板の
シールド膜Ｂ２ａ近傍（キャパシタＣ部）の拡大図であ
る。図２１（ａ）に示すように、ＢＰＳＧ膜９上には、
ＰＺＴ膜Ｂ１、Ｔｉ膜およびＰｔ膜の積層膜１０および
ＰＺＴ膜１１が形成されている。また、このＰＺＴ膜１
１上には上部電極１２ａが形成され、この上部電極１２
ａの上部および側部は、シールド膜Ｂ２ａで覆われてい
る。
【００９８】次いで、図２１（ｂ）に示すように、ＰＺ
Ｔ膜１１とＴｉ膜およびＰｔ膜の積層膜１０とをプラズ
マエッチングすることによって、上部電極１２ａ下に、
容量絶縁膜１１ａおよび下部電極１０ａを形成する。こ
の際、この下部電極１０ａの側部は、シールド膜Ｂ１ａ
で覆われていない。
【００９９】次いで、下部電極１０ａ形成領域を含む領
域にＰＺＴ膜Ｂ３３をスパッタリング法で堆積する。
【０１００】ここで、ＰＺＴ膜Ｂ３３も、ＰＺＴ膜Ｂ
１、Ｂ２と同様に、その成膜時においてＰｂの組成比が
１＋α2（α2＞α1）である、アモルファス状の膜であ
る。
【０１０１】次いで、図１９（ｃ）に示すように、下部
電極１０ａより少し大きいパターンを用いて下部電極１
０ａの周囲のＰＺＴ膜Ｂ３３およびＢ１を除去する。
【０１０２】以上の工程により、シールド膜Ｂ２ａおよ
び下部電極１０ａの側壁を覆うシールドＰＺＴ膜Ｂ３３
ａを形成することができる。
【０１０３】次いで、ＣＶＤ法によりＴＥＯＳ膜１３を
堆積する。以降の工程は、図７〜図１８を参照しながら
説明した実施の形態１の場合と同様であるためその説明
を省略する。
【０１０４】このように、本実施の形態によれば、下部
電極１０ａの側壁をシールドＰＺＴ膜Ｂ３３ａで覆った
ので、実施の形態２の場合と同様に、下部電極１０ａの
側部からのＨ2もしくはＨ2Ｏの侵入をも防止することが
できる。
【０１０５】なお、本実施の形態においては、上部電極
１２ａ上にもシールドＰＺＴ膜Ｂ３３ａが残存するた
め、上部電極１２ａとその上部のシールド膜Ｂ２ａを、
同じマスクで形成することも可能である。
【０１０６】（実施の形態５）また、次のように、下部
電極１０ａの側壁を容量絶縁膜１１ａで覆ってもよい。
【０１０７】まず、図１に示した半導体基板を準備す
る。なお、図１に示した半導体基板の形成工程は、実施
の形態１の場合と同様であるためその説明を省略する。
図２２（ａ）は、図１に示した半導体基板のうちキャパ
シタＣ部の形成予定領域の拡大図である。図２２（ａ）
に示すように、ＢＰＳＧ膜９上に、実施の形態１と同様
に、ＰＺＴ膜Ｂ１、Ｔｉ膜およびＰｔ膜の積層膜１０を
形成する。
【０１０８】次いで、図２２（ｂ）に示すように、Ｔｉ
膜およびＰｔ膜の積層膜１０をパターニングすることに
より下部電極１０ａを形成する。
【０１０９】次いで、図２２（ｃ）に示すように、下部
電極１０ａ上を含むＰＺＴ膜Ｂ１上にに容量絶縁膜１１
ａとなるＰＺＴ膜１１を堆積する。この際、下部電極１
０ａの側壁は、容量絶縁膜１１ａとなるＰＺＴ膜１１に
より覆われている。次いで、ＰＺＴ膜１１上に、Ｐｔ膜
を堆積し、パターニングすることによって上部電極１２
ａを形成する。
【０１１０】次いで、図２３（ａ）に示すように、上部
電極１２ａ上を含むＰＺＴ膜１１上に、シールド膜Ｂ２
ａとなるＰＺＴ膜Ｂ２を堆積する。この際、上部電極１
２ａの側壁は、ＰＺＴ膜Ｂ２により覆われている。
【０１１１】次いで、図２３（ｂ）に示すように、ＰＺ
Ｔ膜Ｂ２、１１およびＢ１をパターニングすることによ
って、上部電極１２ａの上部および側部を覆うシールド
膜Ｂ２ａ、下部電極１０ａの側部を覆う容量絶縁膜１１
ａおよび下部電極１０ａの底面を覆うシールド膜Ｂ１ａ
を形成する。
【０１１２】ここで、ＰＺＴ膜Ｂ２、１１およびＢ１
は、その成膜時においてＰｂの組成比が１＋α2（α2＞
α1）である、アモルファス状の膜である。
【０１１３】次いで、ＣＶＤ法によりＴＥＯＳ膜１３を
堆積する。以降の工程は、図７〜図１８を参照しながら
説明した実施の形態１の場合と同様であるためその説明
を省略する。
【０１１４】このように、本実施の形態によれば、容量
絶縁膜１１ａで、下部電極１０ａの側部を覆ったので、
３枚のＰＺＴ膜（Ｂ２ａ、１１ａおよびＢ１ａ）で、上
部電極１２ａおよび下部電極１０ａを覆うことができ
る。
【０１１５】（実施の形態６）実施の形態１において
は、周辺回路領域であるｎ型ウエル４上にもＰＺＴ膜Ｓ
１ｂを形成した（例えば、図１４参照）が、周辺回路領
域であるｎ型ウエル４上のＰＺＴ膜Ｓ１ｂをエッチング
により除去してもよい。ＰＺＴ膜Ｓ２ｂについても同様
である。なお、本実施の形態の半導体集積回路装置の製
造方法は、ＰＺＴ膜Ｓ１ｂを形成後に、周辺回路領域で
あるｎ型ウエル４上のＰＺＴ膜Ｓ１ｂをエッチングによ
り除去する工程が追加されるだけで、その他の工程は同
様であるためその詳細な説明を省略する。
【０１１６】図２４は、層間絶縁膜Ｓ１（Ｓ２）形成後
の半導体集積回路基板の平面図である。図２４に示すよ
うに、ＦｅＲＡＭメモリセルが形成されるメモリセル形
成領域上には、ＰＺＴ膜Ｓ１ｂ（Ｓ２ｂ）を有する層間
絶縁膜Ｓ１（Ｓ２）が形成され、周辺回路部およびロジ
ック部上には、ＰＺＴ膜Ｓ１ｂ（Ｓ２ｂ）を含まない層
間絶縁膜Ｓ５１（Ｓ５２）が形成されている。
【０１１７】このように、本実施の形態においては、周
辺回路部およびロジック部上のＰＺＴ膜Ｓ１ｂ（Ｓ２
ｂ）を除去したので、ＰＺＴ膜により生じる寄生容量を
低減することができる。また、周辺回路部およびロジッ
ク部の回路動作の高速化を図ることができる。
【０１１８】図２５は、層間絶縁膜Ｓ３形成後の半導体
集積回路基板の平面図である。図２５に示すように、周
辺回路部およびロジック部上のみならずメモリセル形成
領域上にもＰＺＴ膜Ｓ３ｂを有する層間絶縁膜Ｓ３が形
成されている。ただし、第３層配線Ｍ３上の層間絶縁膜
Ｓ３（ＰＺＴ膜Ｓ３ｂ）は除去され、パッド部ＰＡＤが
形成される。
【０１１９】このように、本実施の形態においては、最
上層配線（この場合第３層配線Ｍ３）上には、周辺回路
部およびロジック部上のみならずメモリセル形成領域上
にもＰＺＴ膜Ｓ３ｂを有する層間絶縁膜Ｓ３を形成した
ので、半導体集積回路装置の充分な保護を図ることがで
きる。なお、層間絶縁膜Ｓ３上には、配線は形成されな
いため、層間絶縁膜Ｓ３中のＰＺＴ膜により生じる寄生
容量は、問題とならない。
【０１２０】（実施の形態７）実施の形態１において説
明したＦｅＲＡＭメモリセルの回路配置について説明す
る。実施の形態１で説明した通り、ＦｅＲＡＭメモリセ
ルは、キャパシタＣとこれに直列に接続されたＭＩＳＦ
ＥＴＱｓとを有し、図２６に示すように単一のキャパシ
タＣとこれに直列に接続されたＭＩＳＦＥＴＱｓとで１
つのセルを構成することができる（１Ｔ１Ｃセル）。こ
の場合、ＭＩＳＦＥＴＱｓのゲート電極がワード線ＷＬ
と接続され、ＭＩＳＦＥＴＱｓのキャパシタＣに接続さ
れていないソース、ドレイン領域がビット線ＢＬに接続
される。また、キャパシタＣのＭＩＳＦＥＴＱｓに接続
されていない電極が駆動線ＤＬに接続されている。
【０１２１】また、図２７に示すように、１つのＦｅＲ
ＡＭメモリセルを、２つのキャパシタＣと２つのＭＩＳ
ＦＥＴＱｓとで構成することができる（２Ｔ２Ｃセ
ル）。この場合も、２つのＭＩＳＦＥＴＱｓのゲート電
極がワード線ＷＬと接続され、２つのキャパシタＣのＭ
ＩＳＦＥＴＱｓに接続されていない側の電極が駆動線Ｄ
Ｌに接続されている。また、２つのＭＩＳＦＥＴＱｓの
キャパシタＣに接続されていない側のソース、ドレイン
領域が、それぞれビット線ＢＬ、ビット線バー／ＢＬに
接続される。
【０１２２】（実施の形態８）実施の形態１において説
明したＦｅＲＡＭメモリセルにおいては、ｐ型ウエル３
上の広いフィールド酸化膜２上にキャパシタＣを形成し
た（図６参照）が、ＦｅＲＡＭメモリセルを構成するＭ
ＩＳＦＥＴＱｓのｎ型半導体領域７（ソース、ドレイ
ン）上にキャパシタＣを形成してもよい。
【０１２３】図２８は、ｎ型半導体領域７（ソース、ド
レイン）上にキャパシタＣを形成した半導体集積回路の
一例である。図２６に示すように、ＭＩＳＦＥＴＱｓの
ｎ型半導体領域７（ソース、ドレイン）上には、プラグ
Ｐ１が形成されている。このプラグＰ１は、ＭＩＳＦＥ
ＴＱｓのソース、ドレイン領域上のＢＰＳＧ膜９および
その上部のＰＺＴ膜Ｂ１を除去することにより形成され
たコンタクトホールＣ１に、導電性膜を埋め込むことに
より形成する。
【０１２４】このプラグＰ１上には、キャパシタＣが形
成されている。このキャパシタＣは、プラグＰ１上を含
むＰＺＴ膜Ｂ１上にＴｉ膜およびＰｔ膜の積層膜１０、
ＰＺＴ膜１１およびＰｔ膜１２を順次堆積し、パターニ
ングすることにより形成する。
【０１２５】また、上部電極１２ａ上を含むＰＺＴ膜Ｂ
１上には、ＰＺＴ膜Ｂ２およびＴＥＯＳ膜１７が形成さ
れ、上部電極上には、ＰＺＴ膜Ｂ２およびＴＥＯＳ膜１
７を除去することによりコンタクトホールＣ２が形成さ
れている。
【０１２６】このコンタクトホールＣ２内を含むＴＥＯ
Ｓ膜１７上には、配線層Ｍａが形成されている。
【０１２７】一方、ＭＩＳＦＥＴＱｓのキャパシタＣと
接続されていないｎ型半導体領域７（ソース、ドレイ
ン）上には、コンタクトホールＣ３が形成され、このコ
ンタクトホール内を含むＴＥＯＳ膜１７上には、配線層
Ｍｂが形成されている。
【０１２８】従って、上部電極１２ａおよび下部電極１
０ａはＰＺＴ膜Ｂ１、Ｂ２ａで覆われることとなり、実
施の形態１の場合と同様の効果を有る。
【０１２９】また、本実施の形態のように、ＭＩＳＦＥ
ＴＱｓのｎ型半導体領域７（ソース、ドレイン）上にキ
ャパシタＣを形成すれば、セル面積の縮小化を図ること
ができる。また、実施の形態６で説明した１Ｔ１Ｃのセ
ル構造に、本実施の形態を適用すれば、更なる、セル面
積の縮小化を図ることができる。
【０１３０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１３１】特に、前記実施の形態においては、周辺回
路領域であるｎ型ウエル４にｐチャネル型ＭＩＳＦＥＴ
を形成したが、周辺回路領域にｐ型ウエルを形成しｎチ
ャネル型ＭＩＳＦＥＴを形成してもよい。
【０１３２】また、前記実施の形態では、キャパシタＣ
の上部電極としてＰｔ膜およびＴｉ膜の積層膜を用い、
下部電極としてＰｔ膜を用いたが、これに限定されるも
のではなく、これらの電極には、Ｐｔ、Ｉｒ、Ｉｒ
Ｏ2、Ｒｕ、ＲｕＯ2等の白金族金属またはその酸化物も
しくは複酸化物を主要な構成要素とする単層膜、あるい
はこれから選択された２種以上の導電膜で構成される積
層膜を用いても良い。
【０１３３】さらに、本実施の形態においては、容量絶
縁膜用の強誘電体膜としてＰＺＴ膜を使用したが、これ
に限定されるものではなく、例えば、ＰＬＺＴ（Ｐｂ
1-xＬａx（ＺｒyＴｉz）Ｏ3）などといったＰｂを含有
し、高〜強誘電体を主要な成分とする誘電体膜であって
もよい。
【０１３４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１３５】本発明によれば、キャパシタの上部電極の
上部もしくは下部電極の下部に形成された第１および第
２のシールド膜により、キャパシタの上部もしくは下部
からのＨ2もしくはＨ2Ｏの侵入を防止することができ、
キャパシタ中の高もしくは強誘電体材料（容量絶縁膜）
の特性劣化を防止することができる。また、第１および
第２のシールド膜により、容量絶縁膜中の成分、例え
ば、鉛の拡散を低減することができる。また、第１およ
び第２のシールド膜を鉛の組成比を容量絶縁膜のそれよ
り大きくしておけば、容量絶縁膜中から拡散した鉛を、
第１および第２のシールド膜中の鉛で補うことができ、
容量絶縁膜の特性劣化を防止することができる。その結
果、ＦｅＲＡＭメモリセルの特性を向上させることがで
きる。
【０１３６】また、本発明によれば、層間絶縁膜中のバ
リア層により、キャパシタの上部からのＨ2もしくはＨ2
Ｏの侵入を防止することができ、キャパシタ中の容量絶
縁膜の特性劣化を防止することができる。その結果、Ｆ
ｅＲＡＭメモリセルの特性を向上させることができる。
【０１３７】また、本発明によれば、キャパシタ中の容
量絶縁膜の特性劣化を防止した半導体集積回路装置を製
造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１９】図１９（ａ）〜（ｄ）は、本発明の実施の形
態２である半導体集積回路装置の製造方法を示す基板の
要部断面図である。
【図２０】図２０（ａ）〜（ｄ）は、本発明の実施の形
態３である半導体集積回路装置の製造方法を示す基板の
要部断面図である。
【図２１】図２１（ａ）〜（ｃ）は、本発明の実施の形
態４である半導体集積回路装置の製造方法を示す基板の
要部断面図である。
【図２２】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態５である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
【図２５】本発明の実施の形態６である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
【図２６】本発明の実施の形態７であるＦｅＲＡＭメモ
リセルの回路配置を示す図である。
【図２７】本発明の実施の形態７であるＦｅＲＡＭメモ
リセルの他の回路配置を示す図である。
【図２８】本発明の実施の形態８であるＦｅＲＡＭメモ
リセルを示す基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ フィールド酸化膜 ３ ｐ型ウエル ４ ｎ型ウエル ５ ゲート酸化膜 ６ 容量絶縁膜 ７ ｎ型半導体領域 ８ ｐ型半導体領域 ９ ＢＰＳＧ膜 １０ 積層膜 １０ａ 下部電極 １１ ＰＺＴ膜 １１ａ 容量絶縁膜 １２ 積層膜 １２ａ 上部電極 １３ ＴＥＯＳ膜 １４ シリサイド層 １６ ＴｉＮ膜 １７ ＴＥＯＳ膜 １８ コンタクトホール １９ コンタクトホール ２０ コンタクトホール ２１ ＰＩＱ膜 Ｂ１ ＰＺＴ膜 Ｂ１ａ シールド膜 Ｂ２ ＰＺＴ膜 Ｂ２３ ＰＺＴ膜 Ｂ２３ａ サイドウォールＰＺＴ膜 Ｂ２ａ シールド膜 Ｂ３ ＰＺＴ膜 Ｂ３３ ＰＺＴ膜 Ｂ３３ａ シールドＰＺＴ膜 Ｂ３ａ サイドウォールＰＺＴ膜 ＢＬ ビット線 Ｃ キャパシタ Ｃ１ コンタクトホール Ｃ２ コンタクトホール Ｃ３ コンタクトホール Ｄ 容量素子 ＤＬ 駆動線 ＦＧ 下部電極 Ｌ１ 中間配線 Ｍ１ 第１層配線 Ｍ２ 第２層配線 Ｍ３ 第３層配線 Ｍａ 配線層 Ｍｂ 配線層 Ｐ１ プラグ ＰＡＤ パッド部 Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ ｎチャネル型ＭＩＳＦＥＴ Ｓ１〜Ｓ３ 層間絶縁膜 Ｓ１ａ ＴＥＯＳ膜 Ｓ１ｂ ＰＺＴ膜 Ｓ１ｃ ＴＥＯＳ膜 Ｓ２ 層間絶縁膜 Ｓ２ａ ＴＥＯＳ膜 Ｓ２ｂ ＰＺＴ膜 Ｓ２ｃ ＴＥＯＳ膜 Ｓ３ 層間絶縁膜 Ｓ３ａ ＴＥＯＳ膜 Ｓ３ｂ ＰＺＴ膜 Ｓ３ｃ ＴＥＯＳ膜 Ｓ５１ 層間絶縁膜 ＳＧ ゲート電極 ＳＧ１ 導電層 ＳＧ２ 上部電極 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 光廣 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F083 FR02 GA03 JA15 JA36 JA38 JA39 JA40 JA42 JA43 JA44 JA45 MA05 MA06 MA17 NA08 PR33 ZA01 ZA12

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面に形成された情報転
    送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直
    列に接続されたキャパシタとを有する半導体集積回路装
    置であって、 （ａ）前記半導体基板上に形成されたゲート絶縁膜およ
    びその上部に形成されたゲート電極と、前記ゲート電極
    の両側の半導体基板中に形成されたソース、ドレイン領
    域とで構成される前記情報転送用ＭＩＳＦＥＴと、 （ｂ）第１の導電性膜からなる下部電極、前記下部電極
    上に形成され、高もしくは強誘電体材料からなる容量絶
    縁膜と、第２の導電性膜からなる上部電極であって前記
    ソースもしくはドレイン領域と電気的に接続される上部
    電極とで構成される前記キャパシタと、 （ｄ）前記下部電極下に形成された第１のシールド膜
    と、前記上部電極上に形成された第２のシールド膜と、 を有することを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記第１および第２のシールド膜は、鉛
    化合物であることを特徴とする請求項１記載の半導体集
    積回路装置。
  3. 【請求項３】 前記容量絶縁膜、第１および第２のシー
    ルド膜は、鉛を有する強誘電体材料であって、前記第１
    および第２のシールド膜の鉛の組成比は、前記容量絶縁
    膜の鉛の組成比より大きいことを特徴とする請求項１記
    載の半導体集積回路装置。
  4. 【請求項４】 前記第１および第２のシールド膜は、Ｐ
    ＺＴ膜であることを特徴とする請求項１記載の半導体集
    積回路装置。
  5. 【請求項５】 前記容量絶縁膜は、第１のＰＺＴ膜（Ｐ
    ｂx1（Ｚｒy1Ｔｉz1）Ｏ3）であり、第１および第２の
    シールド膜は、第２のＰＺＴ膜（Ｐｂx2（Ｚｒy2Ｔ
    ｉz2）Ｏ3）（Ｘ２＞Ｘ１）であることを特徴とする請
    求項１記載の半導体集積回路装置。
  6. 【請求項６】 前記容量絶縁膜、第１および第２のシー
    ルド膜は、鉛を有する強誘電体材料であって、前記第１
    および第２のシールド膜の鉛の組成比は、前記容量絶縁
    膜の鉛の組成比より大きく、前記容量絶縁膜は、前記第
    １および第２のシールド膜で、遮蔽されていることを特
    徴とする請求項１記載の半導体集積回路装置。
  7. 【請求項７】 半導体基板の主表面に形成された情報転
    送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直
    列に接続されたキャパシタとを有する半導体集積回路装
    置であって、 （ａ）前記半導体基板上に形成されたゲート絶縁膜およ
    びその上部に形成されたゲート電極と、前記ゲート電極
    の両側の半導体基板中に形成されたソース、ドレイン領
    域とで構成される前記情報転送用ＭＩＳＦＥＴと、 （ｂ）第１の導電性膜からなる下部電極、前記下部電極
    上に形成され、高もしくは強誘電体材料からなる容量絶
    縁膜と、第２の導電性膜からなる上部電極であって前記
    ソースもしくはドレイン領域と電気的に接続される上部
    電極とで構成される前記キャパシタと、 （ｄ）前記下部電極下に形成されたシールド膜と、 を有することを特徴とする半導体集積回路装置。
  8. 【請求項８】 前記シールド膜は、鉛化合物であること
    を特徴とする請求項７記載の半導体集積回路装置。
  9. 【請求項９】 前記容量絶縁膜およびシールド膜は、鉛
    を有する強誘電体材料であって、前記シールド膜の鉛の
    組成比は、前記容量絶縁膜の鉛の組成比より大きいこと
    を特徴とする請求項７記載の半導体集積回路装置。
  10. 【請求項１０】 前記シールド膜は、ＰＺＴ膜であるこ
    とを特徴とする請求項７記載の半導体集積回路装置。
  11. 【請求項１１】 前記容量絶縁膜は、第１のＰＺＴ膜
    （Ｐｂx1（Ｚｒy1Ｔｉ z1）Ｏ3）であり、前記シールド
    膜は、第２のＰＺＴ膜（Ｐｂx2（Ｚｒy2Ｔｉz2）Ｏ3）
    （Ｘ２＞Ｘ１）であることを特徴とする請求項７記載の
    半導体集積回路装置。
  12. 【請求項１２】 半導体基板の主表面に形成された情報
    転送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに
    直列に接続されたキャパシタとを有する半導体集積回路
    装置であって、 （ａ）前記半導体基板上に形成されたゲート絶縁膜およ
    びその上部に形成されたゲート電極と、前記ゲート電極
    の両側の半導体基板中に形成されたソース、ドレイン領
    域とで構成される前記情報転送用ＭＩＳＦＥＴと、 （ｂ）第１の導電性膜からなる下部電極、前記下部電極
    上に形成され、強誘電体材料からなる容量絶縁膜と、第
    ２の導電性膜からなる上部電極であって前記ソースもし
    くはドレイン領域と電気的に接続される上部電極とで構
    成される前記キャパシタと、 （ｃ）前記情報転送用ＭＩＳＦＥＴおよびキャパシタ上
    に形成された層間絶縁膜であって、高もしくは強誘電体
    材料からなるバリア層を有する層間絶縁膜と、 （ｄ）前記層間絶縁膜上に形成された配線と、を有する
    ことを特徴とする半導体集積回路装置。
  13. 【請求項１３】 前記バリア層は、鉛化合物であること
    を特徴とする請求項１２記載の半導体集積回路装置。
  14. 【請求項１４】 前記バリア層は、ＰＺＴ膜であること
    を特徴とする請求項１２記載の半導体集積回路装置。
  15. 【請求項１５】 前記バリア層はアモルファス状の膜で
    あることを特徴とする請求項１２記載の半導体集積回路
    装置。
  16. 【請求項１６】 前記層間絶縁膜は、前記情報転送用Ｍ
    ＩＳＦＥＴおよびキャパシタ上に形成された第１の絶縁
    層と、前記第１の絶縁層上に形成された前記バリア層
    と、前記バリア層上に形成された第２の絶縁層とからな
    ることを特徴とする請求項１２記載の半導体集積回路装
    置。
  17. 【請求項１７】 前記バリア層はアモルファス状の膜で
    あることを特徴とする請求項１６記載の半導体集積回路
    装置。
  18. 【請求項１８】 前記半導体集積回路は、さらに、前記
    層間絶縁膜中に形成されたコンタクトホールを有し、前
    記コンタクトホール底部および側部は、ＴｉＮ膜で覆わ
    れていることを特徴とする請求項１２記載の半導体集積
    回路装置。
  19. 【請求項１９】 前記半導体集積回路は、前記配線を含
    む複数の配線、およびこれらの配線間に形成された前記
    層間絶縁膜と同様の構成の他の層間絶縁膜を有すること
    を特徴とする請求項１２記載の半導体集積回路装置。
  20. 【請求項２０】 前記他の層間絶縁膜は、第１の絶縁層
    と、前記第１の絶縁層上に形成された前記バリア層と、
    前記バリア層上に形成された第２の絶縁層とを有するこ
    とを特徴とする請求項１９記載の半導体集積回路装置。
  21. 【請求項２１】 前記半導体集積回路は、前記複数の配
    線のうち最上層の配線上に形成されたパッシベーション
    膜を有し、前記パッシベーション膜は、高もしくは強誘
    電体材料からなるバリア層を有することを特徴とする請
    求項１２記載の半導体集積回路装置。
  22. 【請求項２２】 前記半導体集積回路は、前記情報転送
    用ＭＩＳＦＥＴとキャパシタとが形成されるメモリセル
    形成領域および周辺回路が形成される周辺回路領域とを
    有し、前記バリア層は、メモリセル形成領域上のみに形
    成されていることを特徴とする請求項１２記載の半導体
    集積回路装置。
  23. 【請求項２３】 前記半導体集積回路は、前記情報転送
    用ＭＩＳＦＥＴとキャパシタとが形成されるメモリセル
    形成領域および周辺回路が形成される周辺回路領域とを
    有し、前記メモリセル形成領域は、前記バリア層もしく
    は前記ＴｉＮ膜で覆われていることを特徴とする請求項
    １８記載の半導体集積回路装置。
  24. 【請求項２４】 半導体基板の主表面に形成された情報
    転送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに
    直列に接続されたキャパシタとを有する半導体集積回路
    装置の製造方法であって、 （ａ）前記半導体基板上にゲート絶縁膜およびゲート電
    極を形成する工程と、 （ｂ）前記ゲート電極の両側の半導体基板中にソース、
    ドレイン領域を形成する工程と、 （ｃ）前記ゲート電極およびソース、ドレイン領域上に
    絶縁膜を形成する工程と、 （ｅ）前記絶縁膜上にシールド膜、第１の導電性膜、強
    誘電体材料からなる容量絶縁膜および第２の導電性膜を
    順次堆積し、パターニングすることにより第１の導電性
    膜からなる下部電極、容量絶縁膜および第２の導電性膜
    からなる上部電極とで構成されるキャパシタを、シール
    ド膜上に形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  25. 【請求項２５】 前記絶縁膜を形成する工程は、水素雰
    囲気下でアニールする工程を含んでいることを特徴とす
    る請求項２４記載の半導体集積回路装置の製造方法。
  26. 【請求項２６】 前記絶縁膜は、プラズマＣＶＤ法によ
    り形成されることを特徴とする請求項２４記載の半導体
    集積回路装置の製造方法。
  27. 【請求項２７】 前記絶縁膜は、酸化シリコン膜であっ
    て、ＳＯＧ膜を熱処理することにより形成されることを
    特徴とする請求項２４記載の半導体集積回路装置の製造
    方法。
  28. 【請求項２８】 前記シールド膜は、鉛化合物であるこ
    とを特徴とする請求項２４記載の半導体集積回路装置の
    製造方法。
  29. 【請求項２９】 前記シールド膜は、ＰＺＴ膜であるこ
    とを特徴とする請求項２４記載の半導体集積回路装置の
    製造方法。
  30. 【請求項３０】 前記半導体集積回路装置の製造方法
    は、さらに、前記上部電極上に他のシールド膜を形成す
    る工程を有することを特徴とする請求項２４記載の半導
    体集積回路装置の製造方法。
  31. 【請求項３１】 半導体基板の主表面に形成された情報
    転送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに
    直列に接続されたキャパシタとを有する半導体集積回路
    装置の製造方法であって、 （ａ）前記半導体基板上にゲート絶縁膜およびゲート電
    極を形成し、前記ゲート電極の両側の半導体基板中にソ
    ース、ドレイン領域を形成することにより前記情報転送
    用ＭＩＳＦＥＴを形成する工程と、 （ｅ）第１のシールド膜、第１の導電性膜、強誘電体材
    料からなる容量絶縁膜および第２の導電性膜を順次堆積
    し、パターニングすることにより第１の導電性膜からな
    る下部電極、容量絶縁膜および第２の導電性膜からなる
    上部電極とで構成される前記キャパシタを形成する工程
    と、 （ｆ）前記情報転送用ＭＩＳＦＥＴおよびキャパシタ上
    に、第１の絶縁膜、高もしくは強誘電体材料からなるバ
    リア層および第２の絶縁膜を順次堆積することにより層
    間絶縁膜を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  32. 【請求項３２】 前記第１および第２の絶縁膜は、プラ
    ズマＣＶＤ法により形成されることを特徴とする請求項
    ３１記載の半導体集積回路装置の製造方法。
  33. 【請求項３３】 前記第１および第２の絶縁膜は、酸化
    シリコン膜であって、ＳＯＧ膜を熱処理することにより
    形成されることを特徴とする請求項３１記載の半導体集
    積回路装置の製造方法。
  34. 【請求項３４】 前記バリア層は、鉛化合物であること
    を特徴とする請求項３１記載の半導体集積回路装置の製
    造方法。
  35. 【請求項３５】 前記バリア層は、ＰＺＴ膜であること
    を特徴とする請求項３１記載の半導体集積回路装置の製
    造方法。
  36. 【請求項３６】 半導体基板の主表面に形成されたＭＩ
    ＳＦＥＴと、前記ＭＩＳＦＥＴに電気的に接続されたキ
    ャパシタとを有する半導体集積回路装置の製造方法であ
    って、 （ａ）前記半導体基板の主面上にＭＩＳＦＥＴを形成す
    る工程と、 （ｂ）前記ＭＩＳＦＥＴの上部に第１の絶縁膜を形成す
    る工程と、 （ｃ）前記第１の絶縁膜の上部に、下部電極、容量絶縁
    膜および上部電極によって構成されるキャパシタと、前
    記上部電極の上を覆う第１のシールド膜と、前記下部電
    極の下を覆う第２のシールド膜とを形成する工程と、を
    有することを特徴とする半導体集積回路装置の製造方法
    であって、 前記第１及び第２のシールド膜及び前記キャパシタの容
    量絶縁膜は、鉛を成分として含み、前記第１及び第２の
    シールド膜中の鉛の成分比は、前記容量絶縁膜中の鉛の
    成分比と同じかそれよりも多いことを特徴とする半導体
    集積回路装置の製造方法。
  37. 【請求項３７】 請求項３６記載の半導体集積回路装置
    の製造方法であって、 前記（ｃ）工程の後に、熱処理を施すことによって、前
    記第１及び第２のシールド膜の成分である鉛を前記キャ
    パシタの上部電極および下部電極中に拡散させる工程を
    有することを特徴とする半導体集積回路装置の製造方
    法。
  38. 【請求項３８】 請求項３６記載の半導体集積回路装置
    の製造方法であって、 前記上部電極及び下部電極を形成する工程は、それぞれ
    Ｐｔを主成分とする導電体膜を形成する工程と、前記Ｐ
    ｔを主成分とする膜をパターニングする工程とを有する
    ことを特徴とする半導体集積回路装置の製造方法。
  39. 【請求項３９】 請求項３８記載の半導体集積回路装置
    の製造方法であって、 前記第１及び第２のシールド膜は、酸化鉛を成分として
    含み、前記（ｃ）工程の後に、熱処理を施すことによっ
    て、前記第１及び第２のシールド膜の酸化鉛を、前記Ｐ
    ｔを主成分とする膜の内部に拡散させる工程を有するこ
    とを特徴とする半導体集積回路装置の製造方法。
  40. 【請求項４０】 請求項３９記載の半導体集積回路装置
    の製造方法において、 前記熱処理は、５５０℃以上の温度によって成されるこ
    とを特徴とする半導体集積回路装置の製造方法。
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