JPWO2006100737A1 - 半導体装置の製造方法 - Google Patents

Abstract

下部電極膜（９）上に、強誘電体膜及び上部電極膜を形成した後、上部電極膜をパターニングすることにより、上部電極（１１ａ）を形成する。次に、強誘電体膜のパターニングを、オーバーエッチングを含めて行うことにより、容量絶縁膜（１０ａ）を形成する。このとき、オーバーエッチングにより下部電極膜（９）の表層部が削られ、ここから飛散した粒子等が容量絶縁膜（１０ａ）の側部等に付着して、導電性を有する層５１が形成される。次いで、プラズマエッチング等により全面にエッチバックを施すことにより、層（５１）を除去する。但し、このエッチバックは、低パワー且つ短時間で行う。

Description

本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置の製造方法に関する。

従来、強誘電体キャパシタの下部電極には、主にＰｔ膜が用いられている。但し、Ｐｔは貴金属であり、その常温下での反応性は低い。このため、Ｐｔ膜をパターニングする際には、スパッタ成分の強いエッチングに頼ることが多い。しかし、このようなエッチングを行うと、エッチングにより飛散した粒子等が強誘電体膜の側部等に付着し、強誘電体キャパシタのリーク電流が増加することがある。

そこで、上述のような付着を防止するために、マスクとして用いるレジストパターンを後退させながら、下部電極をテーパ形状にパターニングする方法、又は、高温下で反応性を高めてパターニングする方法等が採られることがある。

しかしながら、これらの方法によっても十分に付着を防止することができないことがある。

特開平１０−２３３４８９号公報 特開２００３−３１８３７１号公報 特開２０００−３４０７６７号公報

本発明の目的は、付着物に伴うリーク電流を抑制することができる半導体装置の製造方法を提供することにある。

リーク電流を抑制するためには、付着を防止するのではなく、薬品処理、ジェットスクラバー処理又は超音波洗浄等を行うことにより、付着した粒子等を除去することも考えられる。

しかしながら、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）等の強誘電体材料は薬品に弱いため、薬品処理を行うと特性が変化してしまう。また、ジェットスクラバー処理又は超音波洗浄を行っても、付着した粒子等を除去することは困難である。

これに対し、本願発明者は、付着した粒子等からなる層に対して、エッチバックを行うことにより、これらを除去してリーク電流を抑制することができることを見出した。

そこで、本発明に係る半導体装置の製造方法では、半導体基板の上方に下部電極膜を形成した後、前記下部電極膜上に絶縁膜を形成する。次に、前記絶縁膜上に上部電極を形成する。次いで、前記絶縁膜をパターニングすることにより、容量絶縁膜を形成する。そして、エッチバックにより、前記容量絶縁膜を形成する際に前記上部電極、前記容量絶縁膜及び前記下部電極膜からなる群から選択された少なくとも１個に付着した物質を除去する。

図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。 図２Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｂは、図２Ａに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｃは、図２Ｂに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｄは、図２Ｃに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｅは、図２Ｄに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｆは、図２Ｅに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｇは、図２Ｆに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図２Ｈは、図２Ｇに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図３は、上部電極と下部電極との間のリーク電流を示すグラフである。 図４は、隣り合う２個の上部電極の間のリーク電流を示すグラフである。 図５は、従来の方法に倣って製造した強誘電体キャパシタの断面を示す電子顕微鏡写真である。 図６Ａは、本発明の他の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図６Ｂは、図６Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ（記憶部）１０１及びＭＯＳトランジスタ（スイッチング部）１０２が設けられている。

ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

次に、本発明の実施形態について説明する。図２Ａ乃至図２Ｈは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

本実施形態においては、先ず、図２Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of
Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。このトランジスタは、図１中のＭＯＳトランジスタ１０２に相当する。ゲート絶縁膜３としては、例えば、熱酸化により、厚さが１００ｎｍ程度のＳｉＯ_２膜を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８ａを形成する。シリコン酸窒化膜７は、シリコン酸化膜８ａを形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。シリコン酸化膜８ａとしては、例えば、ＣＶＤ法により、厚さが７００ｎｍ程度のＴＥＯＳ（tetraethylorthosilicate）膜を形成する。

その後、Ｎ_２雰囲気中で、６５０℃、３０分間のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。次に、シリコン酸化膜８ａ上に、下部電極密着層として、例えば、スパッタ法により、厚さが２０ｎｍ程度のＡｌ_２Ｏ_３膜８ｂを形成する。Ａｌ_２Ｏ_３膜８ｂ上に下部電極膜９を形成する。下部電極膜９としては、例えば、スパッタ法により、厚さが１５０ｎｍ程度のＩｒ膜又はＰｔ膜を形成する。

次に、同じく図２Ａに示すように、下部電極膜９上に強誘電体膜１０をアモルファス状態で形成する。強誘電体膜１０としては、例えば、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）ターゲットを用い、ＲＦスパッタ法により、厚さが１００ｎｍ乃至２００ｎｍ程度のＰＺＴ膜を形成する。次いで、Ａｒ及びＯ_２を含有する雰囲気中で６５０℃以下での熱処理（ＲＴＡ：Rapid Thermal Annealing）を行い、更に、酸素雰囲気中で７５０℃でのＲＴＡを行う。この結果、強誘電体膜１０が完全に結晶化すると共に、下部電極膜９が緻密化し、下部電極膜９と強誘電体膜１０との界面近傍における相互拡散が抑制される。

その後、同じく図２Ａに示すように、強誘電体膜１０上に上部電極膜１１を形成する。上部電極膜１１の形成に当たっては、例えば、スパッタ法により、厚さが２００ｎｍ乃至３００ｎｍ程度の酸化イリジウム膜を形成する。

続いて、上部電極膜１１をパターニングすることにより、図２Ｂに示すように、上部電極１１ａを形成する。次に、パターニングによる損傷等を回復させるための酸素を含有する雰囲気中での熱処理を行う。

次に、強誘電体膜１０のパターニングを、オーバーエッチングを含めて行うことにより、図２Ｃに示すように、容量絶縁膜１０ａを形成する。このとき、オーバーエッチングにより下部電極膜９の表層部が削られ、ここから飛散した粒子等が容量絶縁膜１０ａの側部等に付着して、図２Ｃに示すように、導電性を有する層５１が形成される。なお、粒子等はパターニング時に用いるレジストマスクの表面にも付着し、このレジストマスクを除去した後にも上部電極１１ａ上等に残存する。

次いで、全面にエッチバックを施すことにより、図２Ｄに示すように、層５１を除去する。但し、このエッチバックは、低パワー且つ短時間で行う。

その後、図２Ｅに示すように、保護膜としてＡｌ_２Ｏ_３膜１２をスパッタリング法にて全面に形成する。続いて、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜（Ａｌ_２Ｏ_３膜１２）により、外部からの水素の強誘電体キャパシタへの侵入が防止される。

続いて、図２Ｆに示すように、Ａｌ_２Ｏ_３膜１２及び下部電極膜９のパターニングを行うことにより、下部電極９ａを形成する。下部電極９ａ、容量絶縁膜１０ａ及び上部電極１１ａを備えた強誘電体キャパシタは、図１中の強誘電体キャパシタ１０１に相当する。このとき、下部電極膜９から飛散した粒子等がＡｌ_２Ｏ_３膜１２の周囲等に付着して、図２Ｆに示すように、導電性を有する層５２が形成される。

次に、全面にエッチバックを施すことにより、図２Ｇに示すように、層５２を除去する。但し、このエッチバックも、低パワー且つ短時間で行う。

次いで、図２Ｈに示すように、層間絶縁膜１４を高密度プラズマ法により全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。その後、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。次に、Ｎ_２Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層２２上のシリサイド層５まで到達する孔を、層間絶縁膜１４、シリコン酸化膜８ｂ、シリコン酸化膜８ａ及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。

続いて、同じく図２Ｈに示すように、上部電極１１ａまで到達するコンタクトホール及び下部電極９ａまで到達するコンタクトホールを、層間絶縁膜１４等に形成する。そして、上部電極１１ａの表面の一部、下部電極９ａの表面の一部、及びＷプラグ１５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１７を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１ａとをＡｌ配線１７の一部で互いに接続する。

次に、同じく図２Ｈに示すように、全面に高密度プラズマ酸化膜１９を形成し、その表面を平坦化する。次に、高密度プラズマ酸化膜１９上に、水素及び水分の侵入を防止する保護膜としてＡｌ_２Ｏ_３膜２０を形成する。更に、Ａｌ_２Ｏ_３膜２０上に高密度プラズマ酸化膜２３を形成する。次いで、高密度プラズマ酸化膜２３、Ａｌ_２Ｏ_３膜２０及び高密度プラズマ酸化膜１９に、Ａｌ配線１７まで到達するビアホールを形成し、その内部にタングステンプラグ２４を埋め込む。そして、配線２５、高密度プラズマ膜２６、Ａｌ_２Ｏ_３膜２７、高密度プラズマ膜２８、タングステンプラグ２９、Ａｌ配線３０、ＴＥＯＳ酸化膜３２、パッドシリコン酸化膜３３及びパッド開口部３４の形成を行う。パッド開口部３４から露出したＡｌ配線３０の一部がパッドとして用いられる。

このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような本実施形態によれば、導電性を有する層５１及び５２をエッチバックにより確実に除去しているため、これらの層を起因とするリークを抑制することができる。

なお、導電性を有する層５１及び５２を除去する際には、プラズマエッチングを行うことが好ましく、この際のエッチングガスとしては、例えばＣｌ_２及びＡｒの混合ガスを用いることができる。また、エッチングパワーは４００Ｗ以下とし、処理時間は１〜５秒間（例えば、３秒間程度）とすることが好ましい。特に、容量絶縁膜として強誘電体からなる膜を用いる場合には、常温エッチングを行うことが好ましい。

実際に、本願発明者がリーク電流の測定を行ったところ、図３及び図４に示す結果が得られた。図３は、上部電極と下部電極との間のリーク電流を示し、図４は、隣り合う２個の上部電極の間のリーク電流を示す。なお、図３及び図４中の試料Ｃ、Ｄ、Ｅ及びＦは、上述の実施形態に倣って製造した試料であり、試料Ａ、Ｂ、Ｇ、Ｈ、Ｉ及びＪは、エッチバックによる導電性を有する層の除去を行うことなく製造した試料である。なお、図３中には、２種類のプロット（●及び▲）があるが、これらは相異なる印加電圧の下で測定した結果を示している。

図３及び図４に示すように、エッチバックによる導電性を有する層の除去を行った試料Ｃ、Ｄ、Ｅ及びＦでは、試料Ａ、Ｂ、Ｇ、Ｈ、Ｉ及びＪと比較して４桁〜５桁程度リーク電流が低くなった。また、これに伴い、試料Ａ、Ｂ、Ｇ、Ｈ、Ｉ及びＪでは歩留りが０％であったのに対し、試料Ｃ、Ｄ、Ｅ及びＦでは歩留りが約９０％であった。

図５に、従来の方法に倣って製造した強誘電体キャパシタの断面の電子顕微鏡写真を示す。この強誘電体キャパシタの製造に当たっては、強誘電体膜のパターニング後に酸を用いた薬液処理、ジェットスクラバー処理及び超音波洗浄を行った。但し、上述の実施形態のようなエッチバックは行わなかった。このため、図５に示すように、容量絶縁膜とＡｌ_２Ｏ_３膜（ＥＮＣ−ＡｌＯ）との間に、強誘電体膜のパターニング時に発生した再付着物の層が残存した。即ち、隣り合う２個の上部電極の間に導電性を有する層が残存した。また、Ａｌ_２Ｏ_３膜（ＥＮＣ−ＡｌＯ）上には、下部電極膜のパターニング時に発生した再付着物の層が残存した。この強誘電体キャパシタを有する半導体装置では、これらの導電性の層の影響により、上部電極間のリークが大きくなり、歩留りが極めて低かった。

なお、上述の実施形態では、強誘電体膜１０のパターニングを行った後に保護膜（Ａｌ_２Ｏ_３膜１２）を形成しているが、この膜を形成しなくてもよい。この場合には、強誘電体膜１０のパターニングを行った後（図２Ｃ参照）、そのまま下部電極膜９のパターニングを行うことにより、図６Ａに示すように、下部電極膜９から飛散した粒子等の影響により、導電性を有する層５１の厚さが増加する。

次いで、全面にエッチバックを施すことにより、図６Ｂに示すように、層５１を除去する。但し、このエッチバックも、低パワー且つ短時間で行う。その後、上述の実施形態と同様の処理を行うことにより、強誘電体キャパシタを有する強誘電体メモリを完成させる。

なお、下部電極を形成した後に、強誘電体キャパシタの全体を覆う保護膜、例えばＡｌ_２Ｏ_３膜を形成してもよい。

更に、強誘電体膜としては、ＰＺＴ（ＰｂＺｒ_１−ｘＴｉ_ｘＯ_３）膜、ＰＺＴ膜にＬａ、Ｃａ、Ｓｒ、Ｓｉ等を微量添加した膜等のペロブスカイト構造の化合物膜や、（ＳｒＢｉ_２Ｔａ_ｘＮｂ_１−ｘＯ_９）膜、Ｂｉ_４Ｔｉ_２Ｏ_１２膜等のＢｉ層状系構造の化合物膜を用いてもよい。更に、強誘電体膜の形成方法は特に限定されるものではなく、ゾルゲル法、スパッタ法、ＭＯＣＶＤ法等により強誘電体膜を形成することができる。

なお、特許文献１には、上部電極膜及び強誘電体膜に対して、パターニング前にプラズマ処理を行うことが記載されている。しかし、このような処理を行っても、導電性を有する層を除去することはできない。

また、特許文献２には、強誘電体膜をテーパ状にエッチングすることにより、飛散物の付着を防止する方法が記載されている。しかし、この方法を採用しても、十分に付着を防止することはできず、後に除去する必要がある。

また、特許文献３には、下部電極膜の表面を平坦化した後に強誘電体膜を形成することにより、リーク電流を抑制する方法が記載されている。しかし、この方法を採用しても、導電性を有する層の存在に伴うリークを抑制することはできない。

以上詳述したように、本発明によれば、強誘電体膜のエッチング時に生じる物質に対してエッチバックを行うため、これを適切に除去することができる。このため、この物質を起因とするリークを抑制することができる。

Claims (16)

1. 半導体基板の上方に下部電極膜を形成する工程と、
   前記下部電極膜上に絶縁膜を形成する工程と、
   前記絶縁膜上に上部電極を形成する工程と、
   前記絶縁膜をパターニングすることにより、容量絶縁膜を形成する工程と、
   エッチバックにより、前記上部電極、前記容量絶縁膜及び前記下部電極膜からなる群から選択された少なくとも１個に付着した物質を除去する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記物質を除去する工程の後に、前記下部電極膜をパターニングすることにより、下部電極を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記下部電極を形成する工程の後に、エッチバックにより、前記下部電極を形成する際に前記上部電極、前記容量絶縁膜及び前記下部電極からなる群から選択された少なくとも１個に付着した物質を除去する工程を有することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記物質を除去する工程の前に、前記下部電極膜をパターニングすることにより、下部電極を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記容量絶縁膜を形成する際に付着した物質を除去する際に、前記下部電極を形成する際に前記上部電極、前記容量絶縁膜及び前記下部電極からなる群から選択された少なくとも１個に付着した物質も除去することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記下部電極膜は、Ｉｒ又はＰｔを含有することを特徴とする請求項１に記載の半導体装置の製造方法。
7. 前記絶縁膜として、強誘電体膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
8. 前記強誘電体膜として、ペロブスカイト構造の化合物膜又はＢｉ層状系構造の化合物膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記物質を除去する工程において、前記物質に対し常温エッチングを行うことを特徴とする請求項７に記載の半導体装置の製造方法。
10. 前記物質を除去する工程において、前記物質に対しプラズマエッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
11. 前記プラズマエッチングを行う際に、エッチングガスとしてＣｌ_２及びＡｒの混合ガスを用いることを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記プラズマエッチングを行う際のバイアスパワーを４００Ｗ以下とすることを特徴とする請求項１０に記載の半導体装置の製造方法。
13. 前記物質を除去する工程において、処理時間を１〜５秒間とすることを特徴とする請求項１に記載の半導体装置の製造方法。
14. 前記上部電極及び容量絶縁膜を備えた強誘電体キャパシタをアレイ状に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
15. 前記物質を除去する工程と前記下部電極を形成する工程との間に、前記上部電極及び強誘電体膜を覆う保護膜を形成する工程を有することを特徴とする請求項２に記載の半導体装置の製造方法。
16. 前記保護膜として、アルミナ膜を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
    
    

Images