KR100324335B1 - 커패시터 제조방법 - Google Patents

Abstract

본 발명은 커패시터 제조방법에 관한 것으로, 종래 커패시터 제조방법은 하부전극 패턴 형성을 위해 다결정실리콘의 일부를 CMP공정을 사용하여 제거함으로써, 부산물이 잔존하여 이후의 공정신뢰성을 저하시키는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 소자와 반도체 소자의 특정영역에 접하는 커패시터 노드가 형성된 기판의 상부전면에 제1절연막과 제1다결정실리콘을 순차적으로 증착하는 단계와; 상기 증착된 제1다결정실리콘과 제1절연막을 패터닝하여 상기 커패시터 노드의 상부및 그 주변일부를 노출시키는 패턴을 형성하는 단계와; 상기 구조의 상부전면에 제2다결정실리콘을 증착하고, 그 제2다결정실리콘의 상부전면에 상부면이 평탄한 제2절연막을 증착하는 단계와; 상기 제2절연막의 상부측을 식각하여 상기 제2다결정실리콘의 일부를 노출시킴과 아울러 그 노출영역에 제1다결정실리콘이 포함되도록 하는 단계와; 상기 노출된 제2다결정실리콘 및 그 하부의 제1다결정실리콘을 화학적 기계적 연마, 에치백, 건식세정공정을 순차적으로 거쳐 모두 제거함과 아울러 상기 화학적 기계적 연마공정에서 발생하는 부산물을 제거하는 단계를 포함하여 CMP공정에 의해 발생하는 부산물을 모두 제거하여 공정신뢰성을 향상시키는 효과가 있다.

Description

커패시터 제조방법{MANUFACTURING METHOD FOR CAPACITOR}

본 발명은 커패시터 제조방법에 관한 것으로, 특히 커패시터 하부전극 패턴 형성시 사용하는 화학적 기계적 연마(CMP)공정에서 발생하는 잔류물(RESIDUE)을 제거하여 커패시터의 특성을 향상시키는데 적당하도록 한 커패시터 제조방법에 관한 것이다.

도1a 내지 도1e는 종래 커패시터 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부전면에 절연막(2)을 증착하고, 그 절연막에 콘택홀을 형성한 후, 그 콘택홀 내에서 상기 반도체 소자의 특정영역에 접속되는 커패시터 노드(3)를 형성하는 단계(도1a)와; 상기 구조의 상부전면에 절연막(4)을 증착하고, 그 절연막(4)의 상부에 포토레지스트(PR)를 도포하고 노광 및 현상하여 상기 절연막(4)의 일부를 노출시키는 패턴을 형성하고, 그 포토레지스트(PR) 패턴을 식각마스크로 하는 식각공정으로 상기 절연막(4)을 패터닝하여 상기 커패시터 노드(3)와 그 주변부의 절연막(2) 일부를 노출시키는 단계(도1b)와; 상기 포토레지스트(PR)를 제거하고, 그 상부전면에 다결정실리콘(5)을 증착한 후, 그 다결정실리콘(5)의 상부전면에 상부면이 평탄한 절연막(6)을 증착하는 단계(도1c)와; 상기 절연막(6)을 CMP공정으로 평탄화하여 상기 절연막(4) 상에 위치하는 다결정실리콘(5)을 노출시키는 단계(도1d)와; 상기 노출된 다결정실리콘(5)을 식각하여 커패시터 하부전극 패턴을 형성하고, 상기 절연막(4,6)을 제거하여 다결정실리콘(5)을 노출시킨후, 그 다결정실리콘(5)의 상부에 유전막(7)과 커패시터 상부전극(8)을 형성하는 단계(도1e)로 구성된다.

이하, 상기와 같이 구성된 종래 커패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부전면에 절연막(2)을 증착하고, 사진식각공정을 통해 상기 절연막(2)에 콘택홀을 형성한다.

그 다음, 상기 절연막(2)상에 도전물질을 증착하고, 그 도전물질을 평탄화하여 상기 절연막(2)에 형성한 콘택홀 내에서 상기 반도체 소자의 특정영역에 접속되는 커패시터 노드(3)를 형성한다.

그 다음, 도1b에 도시한 바와 같이 상기 구조의 상부전면에 절연막(4)을 증착하고, 그 절연막(4)의 상부에 포토레지스트(PR)를 도포하고 노광 및 현상하여 상기 절연막(4)의 일부를 노출시키는 패턴을 형성한다.

그 다음, 상기 포토레지스트(PR) 패턴을 식각마스크로 하는 식각공정으로 상기 절연막(4)을 패터닝하여 상기 커패시터 노드(3)와 그 주변부의 절연막(2) 일부를 노출시킨다.

그 다음, 도1c에 도시한 바와 같이 상기 포토레지스트(PR)를 제거하고, 노출되는 절연막(4,2)과 커패시터 노드(3)의 상부전면에 다결정실리콘(5)을 증착한다.

그 다음, 상기 다결정실리콘(5)의 상부전면에 상부면이 평탄한 절연막(6)을 증착한다.

그 다음, 도1d에 도시한 바와 같이 상기 절연막(6)을 CMP공정으로 평탄화하여상기 절연막(4) 상에 위치하는 다결정실리콘(5)을 노출시킨다. 이와 같은 CMP공정으로 잔류물(RESIDUE)이 남게 되며, 이로인해 이후의 공정에서 식각공정의 이상 등으로 정확한 패턴을 형성할 수 없게 되며, 커패시터의 특성 또한 저하된다.

그 다음, 도1e에 도시한 바와 같이 상기 노출된 다결정실리콘(5)을 식각하여 커패시터 하부전극 패턴을 형성하고, 상기 절연막(4,6)을 제거하여 다결정실리콘(5)을 노출시킨다.

그 다음, 상기 다결정실리콘(5)의 상부에 유전막(7)과 커패시터 상부전극(8)을 형성하여 커패시터를 제조하게 된다.

상기한 바와 같이 종래 커패시터 제조방법은 커패시터 하부전극 패턴을 형성하기 위한 CMP공정에서 잔류물이 잔존하여 이후의 공정에서 그 잔류물이 식각방지층으로 작용하여 정확한 패턴을 형성할 수 없는 문제점과 아울러 커패시터의 특성을 열화시키는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 CMP공정에 의해 잔류물이 발생하는 것을 방지할 수 있는 커패시터 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1e는 종래 커패시터 제조공정 수순단면도.

도2a 내지 도2e는 본 발명 커패시터 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2,4,6:절연막

3:커패시터 노드 5,9:다결정실리콘

상기와 같은 목적은 반도체 소자와 반도체 소자의 특정영역에 접하는 커패시터 노드가 형성된 기판의 상부전면에 제1절연막과 제1다결정실리콘을 순차적으로 증착하는 단계와; 상기 증착된 제1다결정실리콘과 제1절연막을 패터닝하여 상기 커패시터 노드의 상부및 그 주변일부를 노출시키는 패턴을 형성하는 단계와; 상기 구조의 상부전면에 제2다결정실리콘을 증착하고, 그 제2다결정실리콘의 상부전면에 상부면이 평탄한 제2절연막을 증착하는 단계와; 상기 제2절연막의 상부측을 식각하여 상기 제2다결정실리콘의 일부를 노출시킴과 아울러 그 노출영역에 제1다결정실리콘이 포함되도록 하는 단계와; 상기 노출된 제2다결정실리콘 및 그 하부의 제1다결정실리콘을 화학적 기계적 연마, 에치백, 건식세정공정을 순차적으로 거쳐 모두 제거함과 아울러 상기 화학적 기계적 연마공정에서 발생하는 부산물을 제거하는 단계와; 상기 제1 및 제2절연막을 식각공정으로 제거하고, 노출되는 제2다결정실리콘의 상부전면에 유전막과 커패시터 상부전극을 순차적으로 형성하는 단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2e는 본 발명 커패시터 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부전면에 절연막(2)을 증착하고, 그 절연막에 콘택홀을 형성한 후, 그 콘택홀 내에서 상기 반도체 소자의 특정영역에 접속되는 커패시터 노드(3)를 형성하는 단계(도2a)와; 상기 구조의 상부전면에 절연막(4)과 다결정실리콘(9)을 순차적으로 증착하고, 그 다결정실리콘(9)의 상부에 포토레지스트(PR)를 도포하고 노광 및 현상하여 상기 다결정실리콘(9)의 일부를 노출시키는 패턴을 형성하고, 그 포토레지스트(PR) 패턴을 식각마스크로 하는 식각공정으로 상기 다결정실리콘(9)과 그 하부의 절연막(4)을 패터닝하여 상기 커패시터 노드(3)와 그 주변부의 절연막(2) 일부를 노출시키는 단계(도2b)와; 상기 포토레지스트(PR)를 제거하고, 상기 구조의 상부전면에 다결정실리콘(5)을 증착한 후, 그 다결정실리콘(5)의 상부전면에 상부면이 평탄한 절연막(6)을 증착한 다음, 상기 절연막(6)을 에치백(ETCH-BACK)공정으로 평탄화하여 상기 절연막(4) 상에 위치하는 다결정실리콘(5)을 노출시키는 단계(도2c)와; 상기 노출된 다결정실리콘(5)과 그 하부의 다결정실리콘(9)을 CMP공정으로 소정두께 제거한 후, Cl₂과 C₄F₈가스를 사용하는 에치백공정으로 잔존하는 다결정실리콘(5,9)의 일부를 제거한 다음, CF₄+O₂를 사용하는 건식세정공정으로 잔존하는 다결정실리콘(5,9)을 모두 제거하는 단계(도2d)와; 상기 절연막(4,6)을 제거하여 다결정실리콘(5)을 노출시킨 후, 그 다결정실리콘(5)의 상부에 유전막(7)과 커패시터 상부전극(8)을 형성하는 단계(도2e)로 구성된다.

이하, 상기와 같은 본 발명 커패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부전면에 절연막(2)을 증착하고, 그 절연막에 콘택홀을 형성한 후, 그 콘택홀 내에서 상기 반도체 소자의 특정영역에 접속되는 커패시터 노드(3)를 형성한다.

그 다음, 도2b에 도시한 바와 같이 상기 구조의 상부전면에 절연막(4)과 다결정실리콘(9)을 순차적으로 증착한다.

그 다음, 상기 증착된 다결정실리콘(9)의 상부에 포토레지스트(PR)를 도포하고 노광 및 현상하여 상기 다결정실리콘(9)의 일부를 노출시키는 패턴을 형성한다.

그 다음, 상기 포토레지스트(PR) 패턴을 식각마스크로 하는 식각공정으로 상기 다결정실리콘(9)과 그 하부의 절연막(4)을 패터닝하여 상기 커패시터 노드(3)와 그 주변부의 절연막(2) 일부를 노출시킨다.

그 다음, 도2c에 도시한 바와 같이 상기 포토레지스트(PR)를 제거하고, 상기 구조의 상부전면에 다결정실리콘(5)을 증착한 후, 그 다결정실리콘(5)의 상부전면에 상부면이 평탄한 절연막(6)을 증착한다.

그 다음, 상기 절연막(6)을 에치백(ETCH-BACK)공정으로 평탄화하여 상기 절연막(4) 상에 위치하는 다결정실리콘(5)을 노출시킨다.

그 다음, 도2d에 도시한 바와 같이 상기 노출된 다결정실리콘(5)과 그 하부의 다결정실리콘(9)을 CMP공정으로 소정두께 제거한다. 이때 역시 잔류물이 형성된다.

그 다음, Cl₂과 C₄F₈가스를 사용하는 에치백공정으로 잔존하는 다결정실리콘(5,9)의 일부를 제거한다. 이때의 에치백 공정으로 상기 발생한 잔류물을 제거하게 된다.

그 다음, CF₄+O₂를 사용하는 건식세정공정으로 잔존하는 다결정실리콘(5,9)을 모두 제거함과 아울러 다결정실리콘 잔류물을 모두 제거한다.

그 다음, 도2e에 도시한 바와 같이 상기 절연막(4,6)을 제거하여 다결정실리콘(5)을 노출시킨 후, 그 다결정실리콘(5)의 상부에 유전막(7)과 커패시터 상부전극(8)을 형성하여 커패시터를 제조한다.

상기한 바와 같이 본 발명은 커패시터 하부전극 형성을 위한 CMP공정의 진행후 후속공정으로 에치백 공정과 건식세정공정을 진행하여 다결정실리콘의 CMP에 의한 잔류물을 모두 제거하여 이후의 공정신뢰성을 향상시키는 효과와 아울러 커패시터의 특성을 향상시키는 효과가 있다.

Claims (3)

1. 반도체 소자와 반도체 소자의 특정영역에 접하는 커패시터 노드가 형성된 기판의 상부전면에 제1절연막과 제1다결정실리콘을 순차적으로 증착하는 단계와; 상기 증착된 제1다결정실리콘과 제1절연막을 패터닝하여 상기 커패시터 노드의 상부및 그 주변일부를 노출시키는 패턴을 형성하는 단계와; 상기 구조의 상부전면에 제2다결정실리콘을 증착하고, 그 제2다결정실리콘의 상부전면에 상부면이 평탄한 제2절연막을 증착하는 단계와; 상기 제2절연막의 상부측을 식각하여 상기 제2다결정실리콘의 일부를 노출시킴과 아울러 그 노출영역에 제1다결정실리콘이 포함되도록 하는 단계와; 상기 노출된 제2다결정실리콘 및 그 하부의 제1다결정실리콘을 화학적 기계적 연마, 에치백, 건식세정공정을 순차적으로 거쳐 모두 제거함과 아울러 상기 화학적 기계적 연마공정에서 발생하는 부산물을 제거하는 단계와; 상기 제1 및 제2절연막을 식각공정으로 제거하고, 노출되는 제2다결정실리콘의 상부전면에 유전막과 커패시터 상부전극을 순차적으로 형성하는 단계로 이루어진 것을 특징으로 하는 커패시터 제조방법.
2. 제 1항에 있어서, 상기 에치백 공정은 Cl₂과 C₄F₈가스를 사용하는 것을 특징으로 하는 커패시터 제조방법.
3. 제 1항에 있어서, 상기 건식세정공정은 CF₄+O₂를 사용하는 것을 특징으로 하는 커패시터 제조방법.