KR100949107B1 - 반도체 장치의 제조 방법 - Google Patents

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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

하부 전극막(9) 위에, 강유전체막 및 상부 전극막을 형성한 후, 상부 전극막을 패터닝함으로써, 상부 전극(11a)을 형성한다. 다음으로, 강유전체막의 패터닝을 오버에칭을 포함하여 행함으로써, 용량 절연막(10a)을 형성한다. 이때, 오버에칭에 의해 하부 전극막(9)의 표층부가 제거되고, 여기에서부터 비산한 입자 등이 용량 절연막(10a)의 측부 등에 부착하여, 도전성을 갖는 층(51)이 형성된다. 다음으로, 플라즈마 에칭 등에 의해 전면에 에치백을 실시함으로써, 층(51)을 제거한다. 단, 이 에치백은 저파워로 단시간에 행한다.
게이트 절연막, 실리사이드층, 강유전체막, 용량 절연막, 텅스텐 플러그

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 강유전체 커패시터를 구비한 불휘발성 메모리에 적합한 반도체 장치의 제조 방법에 관한 것이다.
종래, 강유전체 커패시터의 하부 전극에는, 주로 Pt막이 사용되어 왔다. 다만, Pt는 귀금속으로서, 그 상온하에서의 반응성이 낮다. 이 때문에, Pt막을 패터닝할 때에는 스퍼터 성분이 강한 에칭에 의존할 때가 많다. 그러나, 이와 같은 에칭을 행하면, 에칭에 의해 비산(飛散)한 입자 등이 강유전체막의 측부 등에 부착되어, 강유전체 커패시터의 누설 전류가 증가하는 경우가 있다.
그래서, 상술한 바와 같은 부착을 방지하기 위해서, 마스크로써 사용하는 레지스트 패턴을 후퇴시키면서, 하부 전극을 테이퍼 형상으로 패터닝하는 방법, 또는, 고온하에서 반응성을 높여 패터닝하는 방법 등이 채용되고 있다.
그러나, 이들 방법으로도 충분히 부착을 방지할 수 없는 경우가 있다.
[특허문헌 1] 일본국 특허공개 평10-233489호 공보
[특허문헌 2] 일본국 특허공개 제2003-318371호 공보
[특허문헌 3] 일본국 특허공개 제2000-340767호 공보
본 발명의 목적은, 부착물에 의한 누설 전류를 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
누설 전류를 억제하기 위해서는, 부착을 방지하는 것이 아니라, 약품 처리, 제트 스크러버 처리 또는 초음파 세정 등을 행함으로써, 부착된 입자 등을 제거하는 것도 고려된다.
그러나, PZT(Pb(Zr,Ti)O3) 등의 강유전체 재료는 약품에 약하기 때문에, 약품 처리를 행하면 특성이 변화되어 버린다. 또한, 제트 스크러버 처리 또는 초음파 세정을 행하여도, 부착된 입자 등을 제거하는 것은 어렵다.
이에 대하여, 본 출원 발명자는, 부착된 입자 등으로 이루어지는 층에 대하여, 에치백을 행함으로써, 이들을 제거하고 누설 전류를 억제할 수 있다는 것을 알아냈다.
그래서, 본 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 상방에 하부 전극막을 형성한 후, 상기 하부 전극막 위에 절연막을 형성한다. 다음으로, 상기 절연막 위에 상부 전극을 형성한다. 이어서, 상기 절연막을 패터닝함으로써, 용량 절연막을 형성한다. 그리고, 에치백에 의해, 상기 용량 절연막을 형성할 때에 상기 상부 전극, 상기 용량 절연막 및 상기 하부 전극막으로 이루어지는 그룹으로부터 선택된 적어도 1개에 부착된 물질을 제거한다.
도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반 도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도.
도 2a는 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2b는 도 2a에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2c는 도 2b에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2d는 도 2c에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2e는 도 2d에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2f는 도 2e에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2g는 도 2f에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 2h는 도 2g에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 3은 상부 전극과 하부 전극 사이의 누설 전류를 나타내는 그래프.
도 4는 인접하는 2개의 상부 전극 사이의 누설 전류를 나타내는 그래프.
도 5는 종래의 방법을 모방하여 제조한 강유전체 커패시터의 단면을 나타내 는 전자 현미경 사진.
도 6a는 본 발명의 다른 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
도 6b는 도 6a에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도.
이하, 본 발명의 실시예에 대해서, 첨부 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타낸 회로도이다.
이 메모리 셀 어레이에는, 일방향으로 연장되는 복수개의 비트선(103), 비트선(103)이 연장되는 방향에 대해서 수직 방향으로 연장되는 복수개의 와이드선(104) 및 플레이트선(105)이 설치되어 있다. 또한, 이들 비트선(103), 와이드선(104) 및 플레이트선(105)이 구성하는 격자(格子)와 정합(整合)하도록, 본 실시예에 따른 강유전체 메모리의 복수개의 메모리 셀이 어레이 형상으로 배치되어 있다. 각 메모리 셀에는, 강유전체 커패시터(기억부)(101) 및 MOS 트랜지스터(스위칭부)(102)가 설치되어 있다.
MOS 트랜지스터(102)의 게이트는 와이드선(104)에 접속되어 있다. 또한, MOS 트랜지스터(102)의 한쪽의 소스·드레인은 비트선(103)에 접속되고, 다른 쪽의 소스·드레인은 강유전체 커패시터(101)의 한쪽의 전극에 접속되어 있다. 그리고, 강유전체 커패시터(101)의 다른 쪽의 전극이 플레이트선(105)에 접속되어 있다. 또한, 각 와이드선(104) 및 플레이트선(105)은, 그들이 연장되는 방향과 동일한 방향으로 배열된 복수개의 MOS 트랜지스터(102)에 의해 공유되고 있다. 마찬가지로, 각 비트선(103)은, 그것이 연장되는 방향과 동일한 방향으로 배열된 복수개의 MOS 트랜지스터(102)에 의해 공유되고 있다. 와이드선(104) 및 플레이트선(105)이 연장되는 방향, 비트선(103)이 연장되는 방향은, 각각 행방향, 열방향이라 칭한다. 다만, 비트선(103), 와이드선(104) 및 플레이트선(105)의 배치는 상술한 경우에 한정되지 않는다.
이와 같이 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(101)에 설치된 강유전체막의 분극(分極) 상태에 따라 데이터가 기억된다.
다음으로, 본 발명의 실시예에 대해서 설명한다. 도 2a 내지 도 2h는, 본 발명의 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타낸 단면도이다.
본 실시예에서는, 먼저, 도 2a에 나타낸 바와 같이, Si 기판 등의 반도체 기판(1)의 표면에, 소자 활성 영역을 구획하는 소자 분리 절연막(2)을, 예를 들어 로코스(LOCOS: Local Oxidation of Silicon)법에 의해 형성한다. 다음으로, 소자 분리 절연막(2)에 의해 구획된 소자 활성 영역 내에, 게이트 절연막(3), 게이트 전극(4), 실리사이드층(5), 측벽(6), 저농도 확산층(21) 및 고농도 확산층(22)으로 이루어지는 소스·드레인 확산층을 구비한 트랜지스터(MOSFET)를 형성한다. 이 트랜지스터는, 도 1 중의 MOS 트랜지스터(102)에 해당한다. 게이트 절연막(3)으로서 는, 예를 들어, 열산화에 의해, 두께가 100nm 정도인 SiO2막을 형성한다. 이어서, 전면(全面)에 실리콘 산질화막(7)을, MOSFET를 덮도록 형성하고, 또한 전면에 실리콘 산화막(8a)을 형성한다. 실리콘 산질화막(7)은, 실리콘 산화막(8a)을 형성할 때의 게이트 절연막(3) 등의 수소 열화를 방지하기 위하여 형성되어 있다. 실리콘 산화막(8a)으로서는, 예를 들어, CVD법에 의해, 두께가 700nm 정도인 TEOS(tetraethylorthosilicate)막을 형성한다.
그 후, N2 분위기 중에서, 650℃, 30분간의 어닐 처리를 행함으로써, 실리콘 산화막(8a)의 탈(脫)가스를 행한다. 다음으로, 실리콘 산화막(8a) 위에, 하부 전극 밀착층으로서, 예를 들어, 스퍼터법에 의해, 두께가 20nm 정도인 Al2O3막(8b)을 형성한다. Al2O3막(8b) 위에 하부 전극막(9)을 형성한다. 하부 전극막(9)으로서는, 예를 들어, 스퍼터법에 의해, 두께가 150nm 정도인 Ir막 또는 Pt막을 형성한다.
다음으로, 동일한 도 2a에 나타낸 바와 같이, 하부 전극막(9) 위에 강유전체막(10)을 어모퍼스 상태로 형성한다. 강유전체막(10)으로서는, 예를 들어, PZT(Pb(Zr,Ti)O3) 타겟을 사용하여, RF 스퍼터법에 의해, 두께가 100nm 내지 200nm 정도인 PZT막을 형성한다. 이어서, Ar 및 O2를 함유하는 분위기 중에서 650℃ 이하에서의 열처리(RTA: Rapid Thermal Annealing)를 행하고, 또한, 산소 분위기 중에서 750℃에서의 RTA를 행한다. 이 결과, 강유전체막(10)이 완전히 결정화되는 동 시에, 하부 전극막(9)이 치밀화(緻密化)되고, 하부 전극막(9)과 강유전체막(10)의 계면 근방에서의 상호 확산이 억제된다.
그 후, 동일한 도 2a에 나타낸 바와 같이, 강유전체막(10) 위에 상부 전극막(11)을 형성한다. 상부 전극막(11)의 형성에 있어서는, 예를 들어, 스퍼터법에 의해, 두께가 200nm 내지 300nm 정도인 산화 이리듐막을 형성한다.
이어서, 상부 전극막(11)을 패터닝함으로써, 도 2b에 나타낸 바와 같이, 상부 전극(11a)을 형성한다. 다음으로, 패터닝에 의한 손상 등을 회복시키기 위한 산소를 함유하는 분위기 중에서의 열처리를 행한다.
다음으로, 강유전체막(10)의 패터닝을, 오버 에칭을 포함하여 행함으로써, 도 2c에 나타낸 바와 같이, 용량 절연막(10a)을 형성한다. 이때, 오버 에칭에 의해 하부 전극막(9)의 표층부가 제거되고, 여기에서부터 비산한 입자 등이 용량 절연막(10a)의 측부 등에 부착되어, 도 2c에 나타낸 바와 같이, 도전성을 갖는 층(51)이 형성된다. 또한, 입자 등은 패터닝 시에 사용하는 레지스트 마스크의 표면에도 부착되고, 이 레지스트 마스크를 제거한 후에도 상부 전극(11a) 상 등에 잔존한다.
이어서, 전면에 에치백을 실시함으로써, 도 2d에 나타낸 바와 같이, 층(51)을 제거한다. 단, 이 에치백은, 저파워로 단시간에 행한다.
그 후, 도 2e에 나타낸 바와 같이, 보호막으로서 Al2O3막(12)을 스퍼터법으로 전면에 형성한다. 이어서, 스퍼터링에 의한 손상을 완화하기 위하여, 산소 어 닐을 행한다. 보호막(Al2O3막(12))에 의해, 외부로부터의 수소의 강유전체 커패시터로의 침입이 방지된다.
이어서, 도 2f에 나타낸 바와 같이, Al2O3막(12) 및 하부 전극막(9)의 패터닝을 행함으로써, 하부 전극(9a)을 형성한다. 하부 전극(9a), 용량 절연막(10a) 및 상부 전극(11a)을 구비한 강유전체 커패시터는, 도 1 중의 강유전체 커패시터(101)에 해당한다. 이때, 하부 전극막(9)으로부터 비산한 입자 등이 Al2O3막(12)의 주위 등에 부착되어, 도 2f에 나타낸 바와 같이, 도전성을 갖는 층(52)이 형성된다.
다음으로, 전면에 에치백을 실시함으로써, 도 2g에 나타낸 바와 같이, 층(52)을 제거한다. 단, 이 에치백도, 저파워로 단시간에 행한다.
이어서, 도 2h에 나타낸 바와 같이, 층간절연막(14)을 고밀도 플라즈마법에 의해 전면에 형성한다. 층간절연막(14)의 두께는, 예를 들어 1.5㎛ 정도로 한다. 그 후, CMP(화학 기계적 연마)법에 의해, 층간절연막(14)의 평탄화를 행한다. 다음으로, N2O 가스를 이용한 플라즈마 처리를 행한다. 이 결과, 층간절연막(14)의 표층부가 약간 질화되어, 그 내부에 수분이 침입하기 어려워진다. 또한, 이 플라즈마 처리는, N 또는 O 중 적어도 한쪽이 포함된 가스를 사용한다면 효과적이다. 이어서, 트랜지스터의 고농도 산화층(22) 위의 실리사이드층(5)까지 도달하는 구멍을, 층간절연막(14), 실리콘 산화막(8b), 실리콘 산화막(8a) 및 실리콘 산질화막(7)에 형성한다. 그 후, 스퍼터법에 의해, Ti막 및 TiN막을 연속하여 구멍 내에 형성함으로써, 배리어 메탈막(도시 생략)을 형성한다. 이어서, 구멍 내에, CVD(화학기상성장)법으로 W막을 더 매립하고, CMP법에 의해 W막의 평탄화를 행함으로써, W 플러그(15)를 형성한다.
다음으로, 동일한 도 2h에 나타낸 바와 같이, 상부 전극(11a)까지 도달하는 콘택트 홀 및 하부 전극(9a)까지 도달하는 콘택트 홀을, 층간절연막(14) 등에 형성한다. 그리고, 상부 전극(11a)의 표면의 일부, 하부 전극(9a)의 표면의 일부, 및 W 플러그(15)의 표면이 노출된 상태에서, Al막을 형성하고, 이 Al막의 패터닝을 행함으로써, Al 배선(17)을 형성한다. 이때, 예를 들어, W 플러그(15)와 상부 전극(11a)을 Al 배선(17)의 일부에서 서로 접속시킨다.
다음으로, 동일한 도 2h에 나타낸 바와 같이, 전면에 고밀도 플라즈마 산화막(19)을 형성하고, 그 표면을 평탄화한다. 다음으로, 고밀도 플라즈마 산화막(19) 위에, 수소 및 수분의 침입을 방지하는 보호막으로서 Al2O3막(20)을 형성한다. 또한, Al2O3막(20) 위에 고밀도 플라즈마 산화막(23)을 형성한다. 이어서, 고밀도 플라즈마 산화막(23), Al2O3막(20) 및 고밀도 플라즈마 산화막(19)에, Al 배선(17)까지 도달하는 비어 홀을 형성하고, 그 내부에 텅스텐 플러그(24)를 매립한다. 그리고, 배선(25), 고밀도 플라즈마막(26), Al2O3막(27), 고밀도 플라즈마막(28), 텅스텐 플러그(29), Al 배선(30), TEOS 산화막(32), 패드 실리콘 산화막(33) 및 패드 개구부(34)의 형성을 행한다. 패드 개구부(34)로부터 노출된 Al 배선(30)의 일부가 패드로서 사용된다.
이와 같이 하여, 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다.
이와 같은 본 실시예에 의하면, 도전성을 갖는 층(51, 52)을 에치백에 의해 확실히 제거하기 때문에, 이들 층을 원인으로 하는 누설을 억제할 수 있다.
또한, 도전성을 갖는 층(51, 52)을 제거할 때에는, 플라즈마 에칭을 행하는 것이 바람직하고, 이때의 에칭 가스로서는, 예를 들어 Cl2 및 Ar의 혼합 가스를 사용할 수 있다. 또한, 에칭 파워는 400W 이하로 하고, 처리 시간은 1 내지 5초간(예를 들어, 3초간 정도)으로 하는 것이 바람직하다. 특히, 용량 절연막으로서 강유전체로 이루어지는 막을 사용하는 경우에는, 상온 에칭을 행하는 것이 바람직하다.
실제로, 본 출원 발명자가 누설 전류의 측정을 행한 결과, 도 3 및 도 4에 나타낸 결과를 얻었다. 도 3은 상부 전극과 하부 전극 사이의 누설 전류를 나타내고, 도 4는 인접한 2개의 상부 전극 사이의 누설 전류를 나타낸다. 또한, 도 3 및 도 4 중의 시료 C,D,E 및 F는, 상술한 실시예를 모방하여 제조한 시료이고, 시료 A,B,G,H,I 및 J는, 에치백에 의한 도전성을 갖는 층의 제거를 행하지 않고 제조한 시료이다. 또한, 도 3 중에는, 2종류의 플로트(● 및 ▲)가 있는데, 이들은 서로 다른 인가 전압하에서 측정한 결과를 나타낸다.
도 3 및 도 4에 나타낸 바와 같이, 에치백에 의한 도전성을 갖는 층의 제거를 행한 시료 C,D,E 및 F에서는, 시료 A,B,G,H,I 및 J와 비교하여 4 내지 5 자리수 정도 누설 전류가 낮아졌다. 또한, 이에 따라, 시료 A,B,G,H,I 및 J에서는 수율이 0%인 것에 대해, 시료 C,D,E 및 F에서는 수율이 약 90%였다.
도 5는, 종래의 방법을 모방하여 제조한 강유전체 커패시터의 단면(斷面)의 전자 현미경 사진을 나타낸다. 이 강유전체 커패시터의 제조에 있어서는, 강유전체막의 패터닝 후에 산을 이용한 약액(藥液) 처리, 제트 스크러버 처리 및 초음파 세정을 행한다. 단, 상술한 실시예와 같은 에치백은 행하지 않았다. 이 때문에, 도 5에 나타낸 바와 같이, 용량 절연막과 Al2O3막(ENC-AlO) 사이에, 강유전체막의 패터닝 시에 발생한 재부착물의 층이 잔존한다. 즉, 인접하는 2개의 상부 전극 사이에 도전성을 갖는 층이 잔존한다. 또한, Al2O3막(ENC-AlO) 위에는 하부 전극막의 패터닝 시에 발생한 재부착물의 층이 잔존한다. 이 강유전체 커패시터를 갖는 반도체 장치에서는, 이들 도전성 층의 영향에 의해, 상부 전극간의 누설이 커지고, 수율이 아주 낮았다.
또한, 상술한 실시예에서는, 강유전체막(10)의 패터닝을 행한 후에 보호막(Al2O3막(12))을 형성하고 있지만, 이 막을 형성하지 않아도 된다. 이 경우에는, 강유전체막(10)의 패터닝을 행한 후(도 2c 참조), 그대로 하부 전극막(9)의 패터닝을 행함으로써, 도 6a에 나타낸 바와 같이, 하부 전극막(9)으로부터 비산한 입자 등의 영향에 의해, 도전성을 갖는 층(51)의 두께가 증가한다.
이어서, 전면에 에치백을 실시함으로써, 도 6b에 나타낸 바와 같이, 층(51)을 제거한다. 단, 이 에치백도, 저파워로 단시간에 행한다. 그 후, 상술한 실시예와 동일한 처리를 행함으로써, 강유전체 커패시터를 갖는 강유전체 메모리를 완 성시킨다.
또한, 하부 전극을 형성한 후에, 강유전체 커패시터의 전체를 덮는 보호층, 예를 들어 Al2O3막을 형성해도 된다.
또한, 강유전체막으로서는, PZT(PbZr1 -χTiχO3)막, PZT막에 La, Ca, Sr, Si 등을 미량 첨가한 막 등의 페로브스카이트 구조의 화합물막이나, (SrBi2TaχNb1 -χO9)막, Bi4Ti2O12막 등의 Bi층상계 구조의 화합물막을 사용해도 된다. 또한, 강유전체막의 형성 방법은 특별히 한정되는 것이 아니고, 졸겔법, 스퍼터법, MOCVD법 등에 의해 강유전체막을 형성할 수 있다.
또한, 특허문헌 1에는, 상부 전극막 및 강유전체막에 대하여, 패터닝 전에 플라즈마 처리를 행하는 것이 기재되어 있다. 그러나, 이와 같은 처리를 행하여도, 도전성을 갖는 층을 제거할 수는 없다.
또한, 특허문헌 2에는, 강유전체막을 테이퍼 형상으로 에칭함으로써, 비산물의 부착을 방지하는 방법이 기재되어 있다. 그러나, 이 방법을 채용해도, 충분히 부착을 방지하지는 못하고, 후에 제거할 필요가 있다.
또한, 특허문헌 3에는, 하부 전극막의 표면을 평탄화한 후에 강유전체막을 형성함으로써, 누설 전류를 억제하는 방법이 기재되어 있다. 그러나, 이 방법을 채용해도, 도전성을 갖는 층의 존재에 의한 누설을 억제할 수는 없다.
이상에서 상술한 바와 같이, 본 발명에 의하면, 강유전체막의 에칭 시에 발 생하는 물질에 대하여 에치백을 행하기 때문에, 이것을 적절하게 제거할 수 있다. 이 때문에, 이 물질을 원인으로 하는 누설을 억제할 수 있다.

Claims (16)

  1. 반도체 기판의 상방에 하부 전극막을 형성하는 공정과,
    상기 하부 전극막 위에 절연막을 형성하는 공정과,
    상기 절연막 위에 상부 전극을 형성하는 공정과,
    상기 상부 전극을 형성한 후에, 마스크를 사용하여 상기 절연막을 패터닝함으로써, 용량 절연막을 형성하는 공정과,
    상기 마스크를 제거한 후에, 에치백에 의해, 상기 용량 절연막을 형성할 때에 상기 상부 전극, 상기 용량 절연막 및 상기 하부 전극막으로 이루어지는 그룹으로부터 선택된 적어도 1개에 부착된 입자를 제거하는 공정과,
    상기 입자를 제거하는 공정 후에, 상기 상부 전극, 상기 용량 절연막, 및 상기 하부 전극막의 전면(全面)을 보호하는 보호막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 입자를 제거하는 공정 후에, 상기 하부 전극막을 패터닝함으로써, 하부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 하부 전극을 형성하는 공정 후에, 에치백에 의해, 상기 하부 전극을 형성할 때에 상기 상부 전극, 상기 용량 절연막 및 상기 하부 전극으로 이루어지는 그룹으로부터 선택된 적어도 1개에 부착된 입자를 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 하부 전극막은, Ir 또는 Pt를 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 절연막으로서, 강유전체막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 입자를 제거하는 공정에 있어서, 상기 입자에 대해 상온 에칭을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 입자를 제거하는 공정에 있어서, 상기 입자에 대해 플라즈마 에칭을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 플라즈마 에칭을 행할 때의 바이어스 파워를 400W 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
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