KR20020083408A - 반도체 장치 및 그 제조 방법 - Google Patents
반도체 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20020083408A KR20020083408A KR1020010066855A KR20010066855A KR20020083408A KR 20020083408 A KR20020083408 A KR 20020083408A KR 1020010066855 A KR1020010066855 A KR 1020010066855A KR 20010066855 A KR20010066855 A KR 20010066855A KR 20020083408 A KR20020083408 A KR 20020083408A
- Authority
- KR
- South Korea
- Prior art keywords
- capacitor
- film
- upper electrode
- etching
- resist pattern
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 239000003990 capacitor Substances 0.000 claims abstract description 313
- 238000005530 etching Methods 0.000 claims abstract description 140
- 238000000034 method Methods 0.000 claims abstract description 73
- 239000007789 gas Substances 0.000 claims description 23
- 239000000460 chlorine Substances 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 18
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 16
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 14
- 229910052801 chlorine Inorganic materials 0.000 claims description 14
- 229910052786 argon Inorganic materials 0.000 claims description 8
- 230000001681 protective effect Effects 0.000 claims description 7
- 239000007795 chemical reaction product Substances 0.000 claims description 3
- 230000008569 process Effects 0.000 abstract description 45
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 398
- 239000010410 layer Substances 0.000 description 37
- 239000011229 interlayer Substances 0.000 description 28
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 22
- 239000000047 product Substances 0.000 description 22
- 230000015572 biosynthetic process Effects 0.000 description 16
- 239000012535 impurity Substances 0.000 description 13
- IATRAKWUXMZMIY-UHFFFAOYSA-N strontium oxide Inorganic materials [O-2].[Sr+2] IATRAKWUXMZMIY-UHFFFAOYSA-N 0.000 description 13
- 238000004544 sputter deposition Methods 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000000059 patterning Methods 0.000 description 11
- 229910052697 platinum Inorganic materials 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 10
- 239000001301 oxygen Substances 0.000 description 10
- 229910052760 oxygen Inorganic materials 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 230000008018 melting Effects 0.000 description 8
- 238000002844 melting Methods 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 239000006227 byproduct Substances 0.000 description 6
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 229910000457 iridium oxide Inorganic materials 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000013039 cover film Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- ANIPLPVHLCEBLF-UHFFFAOYSA-N strontium oxygen(2-) ruthenium(3+) Chemical compound [Ru+3].[O-2].[Sr+2] ANIPLPVHLCEBLF-UHFFFAOYSA-N 0.000 description 4
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000003064 anti-oxidating effect Effects 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910015802 BaSr Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910004121 SrRuO Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- QAKZFDCCFWBSGH-UHFFFAOYSA-N [Ru].[Sr] Chemical compound [Ru].[Sr] QAKZFDCCFWBSGH-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910000416 bismuth oxide Inorganic materials 0.000 description 1
- -1 bismuth oxide compound Chemical class 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- XRFHCHCLSRSSPQ-UHFFFAOYSA-N strontium;oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Sr+2] XRFHCHCLSRSSPQ-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 커패시터를 갖는 반도체 장치의 제조 방법에 관한 것으로, 커패시터를 구성하는 상부 전극의 폭과 하부 전극의 폭의 차를 종래보다도 작게 하는 것을 과제로 한다.
본 발명은 반도체 기판(1)의 위쪽에 형성된 절연막(10) 상에 커패시터로 되는 제 1 도전막(11), 유전체막(21), 제 2 도전막(13)을 차례로 형성하는 공정과, 제 1 레지스트 패턴(14)을 마스크로 사용하여 제 2 도전막(13)을 에칭함으로써 커패시터 상부 전극(13a)을 형성하는 공정과, 상기 제 1 레지스트 패턴(14)을 제거하는 공정과, 커패시터 상부 전극(13a) 상에 커패시터 상부 전극(13a)의 패턴 폭과 동등하거나 그 이하의 폭을 갖는 제 2 레지스트 패턴(15, 16)을 형성하는 공정과, 제 2 레지스트 패턴(15, 16)을 마스크로 사용하여 제 2 레지스트 패턴(15, 16)의 측부를 후퇴시켜 커패시터 상부 전극(13a)의 측부 근방 상면을 노출시키면서 유전체막(12)과 제 1 도전막(11)의 적어도 일부를 에칭하는 공정을 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
평면(planar)형 FeRAM(ferroelectric random access memory)을 구성하는 커패시터는, 도 1에 나타낸 바와 같이, 플레이트 라인이라고 불리는 스트라이프 형상의 하부 전극(101)과, 하부 전극(101) 상에 형성된 강유전체막(102)과, 강유전체막(102) 상에 형성된 복수의 상부 전극(103)을 갖고 있다. 그리고, 스트라이프 형상의 하부 전극(101) 상에는 상부 전극(103)의 수만큼 커패시터가 형성된다.
다음으로, 도 1의 Ⅰ-Ⅰ선 단면으로부터 본 종래의 커패시터 형성 공정을 이하에 설명한다.
먼저, 도 2a에 나타낸 바와 같이, 절연막(100) 상에 제 1 도전막(101a), 강유전체막(102), 제 2 도전막(103a)을 차례로 형성한다. 이어서, 제 2 도전막(103a) 상에 상부 전극 형상의 제 1 레지스트 패턴(도시 생략)을 형성하고,제 1 레지스트 패턴을 마스크로 하여 제 2 도전막(103a)을 에칭한다. 그리고, 제 1 레지스트 패턴을 제거한 후에 남겨진 제 2 도전막(103a)을 도 2b에 나타낸 바와 같이 상부 전극(103)으로서 사용한다.
다음으로, 도 2c에 나타낸 바와 같이, 상부 전극(103)의 양측 에지와 일치하는 것과 같은 형상의 스트라이프 형상 제 2 레지스트 패턴(104)을 강유전체막(102) 상에 형성하고, 이어서 도 2d에 나타낸 바와 같이 제 2 레지스트 패턴(104)을 마스크로 하여 강유전체막(102)을 에칭한다.
제 2 레지스트 패턴(104)을 제거한 후에, 상부 전극(103) 및 강유전체막(102)의 양측 에지와 일치하는 것과 같은 형상의 스트라이프 형상 제 3 레지스트 패턴(105)을 제 1 도전막(101a) 상에 형성한 후에, 도 2e에 나타낸 바와 같이, 제 3 레지스트 패턴(105)을 마스크로 하여 제 1 도전막(101a)을 에칭하고, 이것에 의해 남겨진 제 1 도전막(101a)을 하부 전극(101)으로서 사용한다. 그 후에, 제 3 레지스트 패턴(105)을 제거하면, 대략 도 1에 나타낸 평면 형상이 얻어진다.
그러한 커패시터를 구성하는 강유전체막(102)의 재료로서 PZT, PLZT, SBT 등이 사용되며, 도전막(101a, 103a)의 재료로서 Pt, Ir, Ru 등이 사용되나, 이들 재료는 모두 반응성이 부족하고, 그들 막의 패터닝은 주로 스퍼터링성이 강한 플라즈마 에칭이 이용되고 있다. 그러한 에칭 프로세스에서는, 도 2d 및 도 2e에 나타낸 바와 같이, 에칭 중에 패턴 측벽에 생성물(106)이 부착되기 쉽다. 그 생성물(106)은 금속 재료를 포함하고 있기 때문에 도전성이며, 그 생성물(106)이 그대로 잔류되면 커패시터의 상하 전극(101, 103) 사이에 누설 전류가 흐르는 원인으로 된다.
즉, 강유전체막(102) 또는 하부 전극(101)을 패터닝하기 위해 사용되는 제 2 또는 제 3 레지스트(104, 105)의 형상을 상부 전극(103)의 양측 에지와 일치하는 형상으로 하면 도전성 에칭 생성물(106)이 커패시터 측벽에 부착되어 상부 전극(103)과 하부 전극(101)이 단락하는 원인으로 된다.
또한, 레지스트를 마스크로 사용하여 패터닝된 커패시터의 측벽에 반응 생성물이 부착되는 것은, 일본국 특개평10-98162호 공보에도 기재되어 있다.
커패시터 측벽에서의 에칭 생성물 부착을 방지하기 위해서는, 도 3a 또는 도 3b에 나타낸 바와 같이, 제 2 또는 제 3 레지스트 패턴(104, 105)을 상부 전극(103)의 폭보다도 넓은 형상으로 하여, 에칭 생성물이 커패시터 전체의 측벽에 부착되는 것을 회피하도록 하는 것이 일반적이다.
제 2 또는 제 3 레지스트 패턴(104, 105)을 상부 전극(103)보다도 확대시키는 폭은 포토리소그래피 공정에서의 위치 어긋남 제어 범위에 마진을 부가한 크기를 설정할 필요가 있다.
이것에 의해 커패시터 형성 종료 후의 커패시터 단면은 도 3c에 나타낸 바와 같이 되고, 상부 전극(103)의 측면과 강유전체막(102) 및 하부 전극(101)의 측면은 동일 면으로 되지 않아, 단차(段差)가 나타나는 계단 형상으로 되며, 그 평면 형상은 도 4와 같이 된다.
그러나, 도 3에 나타낸 바와 같은 커패시터 형성 방법에 의하면, 에칭 생성물을 통한 상부 전극과 하부 전극의 단락을 방지하는 것은 가능하나, 도 4에 나타낸 바와 같이 노광 장치의 위치 어긋남 또는 마진의 폭분만큼 하부 전극(101)의 폭이 상부 전극(103)보다도 한쪽에서 약 0.45㎛ 커지기 때문에, 커패시터의 미세화에 지장을 초래하게 된다.
본 발명의 목적은 커패시터를 구성하는 상부 전극의 폭과 하부 전극의 폭의 차를 종래보다도 작게 하는 반도체 장치 및 그 제조 방법을 제공함에 있다.
도 1은 FeRAM에서의 이상적인 커패시터 형상을 나타내는 평면도.
도 2a 내지 도 2e는 종래의 제 1 커패시터 형성 공정을 나타내는 단면도.
도 3a 내지 도 3c는 종래기술의 제 2 커패시터 형성 공정을 나타내는 단면도.
도 4는 제 2 커패시터 형성 공정에 의해 형성된 커패시터의 형상을 나타내는 단면도.
도 5는 본 발명의 제 1 실시형태의 반도체 장치의 제조 공정을 나타내는 제 1 단면도.
도 6a 및 도 6b는 본 발명의 제 1 실시형태의 반도체 장치의 제조 공정을 나타내는 제 2 단면도.
도 7a 및 도 7b는 본 발명의 제 1 실시형태의 반도체 장치의 제조 공정을 나타내는 제 3 단면도.
도 8a 및 도 8b는 본 발명의 제 1 실시형태의 반도체 장치의 제조 공정을 나타내는 제 4 단면도.
도 9a 및 도 9b는 본 발명의 제 1 실시형태의 반도체 장치의 제조 공정을 나타내는 제 5 단면도.
도 10a 및 도 10b는 본 발명의 제 1 실시형태의 반도체 장치의 제조 공정을 나타내는 제 6 단면도.
도 11은 본 발명의 제 1 실시형태의 반도체 장치의 제조 공정을 나타내는 제 7 단면도.
도 12a 및 도 12b는 도 6a의 Ⅱ-Ⅱ선으로부터 본 본 발명의 제 1 실시형태에 따른 반도체 장치의 제조 공정을 나타내는 제 1 단면도.
도 13a 및 도 13b는 도 6a의 Ⅱ-Ⅱ선으로부터 본 본 발명의 제 1 실시형태에 따른 반도체 장치의 제조 공정을 나타내는 제 2 단면도.
도 14a 및 도 14b는 도 6a의 Ⅱ-Ⅱ선으로부터 본 본 발명의 제 1 실시형태에 따른 반도체 장치의 제조 공정을 나타내는 제 3 단면도.
도 15a 내지 도 15c는 본 발명의 제 1 실시형태에 따른 반도체 장치의 메모리 셀의 형성 공정을 나타내는 제 1 평면도.
도 16a 내지 도 16c는 본 발명의 제 1 실시형태에 따른 반도체 장치의 메모리 셀의 형성 공정을 나타내는 제 2 평면도.
도 17a 내지 도 17c는 본 발명의 제 1 실시형태에 따른 반도체 장치의 메모리 셀의 형성 공정을 나타내는 제 3 평면도.
도 18은 반도체 장치의 메모리 셀의 커패시터를 구성하는 상부 전극 측부가 후퇴한 상태를 나타내는 단면도.
도 19는 본 발명의 제 1 실시형태에 따른 반도체 장치의 커패시터를 구성하는 상부 전극, 유전체막, 하부 전극의 측면의 테이퍼 형상을 나타내는 단면도.
도 20은 본 발명의 제 1 실시형태에 따른 반도체 장치의 커패시터를 형성하기 위한 하부 전극으로 되는 제 1 도전막의 에칭에서의 염소비와 상하 전극 저면 폭의 차 ΔW와의 관계를 나타내는 도면.
도 21a는 하부 전극으로 되는 제 1 도전막의 에칭 종료 후에 커패시터 측면에 부생성물이 부착된 상태를 나타내는 사시도, 도 21b는 하부 전극으로 되는 제 1 도전막의 에칭 종료 후에 커패시터 측면에 부생성물이 부착되지 않은 상태를 나타내는 사시도.
도 22a는 본 발명의 제 1 실시형태의 반도체 장치의 커패시터를 구성하는 상부 전극 상에 에칭 선택성이 높은 막을 형성한 경우의 커패시터 형성 공정을 나타내는 단면도.
도 23a는 본 발명의 제 1 실시형태의 반도체 장치의 커패시터를 구성하는 상부 전극과 유전체막을 동일한 레지스트 패턴에 의해 형성한 경우의 단면도, 도 23b는 도 23a의 Ⅲ-Ⅲ선으로부터 본 단면도, 도 23c는 그 평면도.
도 24a 및 도 24b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 커패시터를 형성하기 위한 에칭 공정을 나타내는 단면도.
도 25a 및 도 25b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 커패시터를 형성하기 위한 에칭 공정을 나타내는 평면도.
도 26a 및 도 26b는 반도체 장치의 커패시터를 형성하기 위한 에칭 공정에 있어서, 레지스트 패턴의 위치 어긋남이 발생한 경우의 유전체막 및 하부 전극의형성 공정을 나타내는 단면도.
도 27a 및 도 27b는 본 발명의 제 3 실시형태에 따른 반도체 장치의 커패시터를 형성하기 위한 에칭 공정을 나타내는 단면도.
도 28a 및 도 28b는 본 발명의 제 3 실시형태에 따른 반도체 장치의 커패시터를 형성하기 위한 에칭 공정을 나타내는 평면도.
도 29a 및 도 29b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 커패시터를 형성하기 위한 에칭 공정을 나타내는 단면도.
도 30a 및 도 30b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 커패시터를 형성하기 위한 에칭 공정을 나타내는 평면도.
도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 소자분리 절연막
3 : p웰(well) 4 : 게이트 절연막
5a, 5b : 게이트 전극 6a, 6b : n형 불순물 확산 영역
7 : 측벽 절연막 8a, 8b : 고융점(高融點) 금속 실리사이드층
9 : 커버막 10 : 층간절연막
11 : 제 1 도전막 11a : 하부 전극
12 : 강유전체막(强誘電體膜) 12a : 유전체막
13 : 제 2 도전막 13a : 상부 전극
14, 15, 16 : 레지스트 패턴 17 : 인캡층(encapsulation layer)
18 : 층간절연막 19a, 19b, 19c : 도전성 플러그
20 : 인캡층 21a : 배선
21b : 콘택트 패드 22 : 층간절연막
23 : 보호절연막 24 : 밀착층
25 : 블랭킷(blanket) 텅스텐막 26 : 비트 라인
상기한 과제는, 반도체 기판의 위쪽에 형성된 절연막과, 상기 절연막 상에 형성된 하부 전극과 유전체막과 상부 전극을 갖는 커패시터를 구비한 반도체 장치에 있어서, 상기 하부 전극과 유전체막과 상기 상부 전극의 각 측벽이 1개의 면상에 형성되고, 상기 상부 전극의 막 두께는 중앙보다도 양측에서 얇게 형성되어 있는 것을 특징으로 하는 반도체 장치에 의해 해결된다.
상기한 과제는, 반도체 기판의 위쪽에 형성된 절연막과, 상기 절연막 상에 형성된 하부 전극과 유전체막과 상부 전극을 갖는 커패시터를 구비한 반도체 장치에 있어서, 상기 하부 전극과 유전체막과 상기 상부 전극의 각 측벽이 1개의 면상에 형성되고, 상기 상부 전극은 재료가 서로 다른 하층부와 상층부를 가지며, 상기 상층부는 상기 하부 전극 또는 상기 유전체막을 에칭하는 조건 하에서 상기 하층부보다도 에칭 속도가 작은 재료로 구성되는 것을 특징으로 하는 반도체 장치에 의해 해결된다.
상기한 과제는, 반도체 기판의 위쪽에 형성된 절연막 상에 커패시터로 되는제 1 도전막, 유전체막, 제 2 도전막을 차례로 형성하는 공정과, 제 1 레지스트 패턴을 마스크로 사용하여 상기 제 2 도전막을 에칭함으로써 커패시터 상부 전극을 형성하는 공정과, 상기 제 1 레지스트 패턴을 제거하는 공정과, 상기 커패시터 상부 전극 상에 상기 커패시터 상부 전극의 패턴 폭과 동등하거나 그 이하의 폭을 갖는 제 2 레지스트 패턴을 형성하는 공정과, 상기 제 2 레지스트 패턴을 마스크로 사용하여 상기 제 2 레지스트 패턴의 측부를 후퇴시켜 상기 커패시터 상부 전극의 측부 근방 상면을 노출시키면서 상기 유전체막과 상기 제 1 도전막의 적어도 일부를 에칭하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결된다.
본 발명에 의하면, 커패시터를 구성하는 유전체막과 하부 전극을 에칭에 의해 형성할 경우에, 그 에칭 중에 레지스트 패턴의 측부를 후퇴시킴으로써 상부 전극의 양측을 노출시키고, 상부 전극과 레지스트 패턴을 에칭용 마스크로서 기능시키는 동시에, 유전체막 또는 하부 전극으로 되는 막의 에칭을 종료한 시점에서, 상부 전극의 평면 형상이 거의 변화하지 않도록 상부 전극의 막 두께 및 에칭 조건을 제어하거나, 상부 전극의 상부를 에칭되기 어려운 재료로 구성하고 있다.
이것에 의해, 레지스트 패턴의 측부에 발생하는 도전성 에칭 생성물이 커패시터의 측면에 부착되지 않아, 에칭 생성물에 의한 상부 전극과 하부 전극의 단락을 미연에 방지할 수 있다. 또한, 하부 전극 폭에 대한 상부 전극 폭의 축소를 최소한으로 억제하여 셀 효율이 향상된다.
또한, 본 발명에 의하면, 유전체막 또는 하부 전극막을 에칭할 때에, 레지스트 패턴의 후퇴와 함께 상부 전극을 후퇴시키도록 하고 있기 때문에, 레지스트 패턴의 코너 결손(缺損)에 의한 커패시터 면적이 감소하기 어려워진다.
또한, 본 발명에 의하면, 유전체막 또는 하부 전극막을 에칭할 때에, 상부 전극의 양측이 레지스트 패턴으로부터 돌출되도록 하고, 그 돌출된 분만큼 상부 전극의 양측을 제거하도록 했기 때문에, 레지스트 패턴의 위치 어긋남에 의한 상부 전극 면적의 편차가 억제된다.
이하, 본 발명의 실시형태를 도면에 의거하여 설명한다.
(제 1 실시형태)
도 5 내지 도 11은 본 발명의 제 1 실시형태의 반도체 장치의 제조 공정을 나타내는 단면도이다. 도 12 내지 도 14는 본 발명의 제 1 실시형태에 따른 반도체 장치의 워드 라인 방향의 커패시터 형성 공정을 나타내는 단면도이고, 도 15 내지 도 17은 본 발명의 제 1 실시형태에 따른 반도체 장치의 메모리 셀 형성 공정을 나타내는 평면도이다.
먼저, 도 5에 나타낸 단면 구조를 얻을 때까지의 공정을 설명한다.
n형 또는 p형의 실리콘(반도체) 기판(1) 표면에 LOCOS(Local Oxidation of Silicon)법에 의해 소자분리 절연막(2)을 형성한다. 소자분리 절연막(2)으로서 STI(Shallow Trench Isolation)를 채용할 수도 있다.
그러한 소자분리 절연막(2)을 형성한 후에, 실리콘 기판(1)의 메모리 셀 영역에서의 소정 활성 영역(트랜지스터 형성 영역)에 p웰(3)을 형성한다.
그 후, 실리콘 기판(1)의 활성 영역 표면을 열산화하여 실리콘 산화막을 형성하여 이를 게이트 절연막(4)으로서 사용한다.
다음으로, 실리콘 기판(1)의 상측 전면(全面)에 다결정 실리콘 또는 고융점 금속 실리사이드로 이루어진 도전막을 형성한다. 그 후에, 도전막을 포토리소그래피법에 의해 소정 형상으로 패터닝하여, 게이트 전극(5a, 5b)을 형성한다. 메모리 셀 영역에서의 1개의 p웰(3) 상에는 2개의 게이트 전극(5a, 5b)이 대략 평행하게 배치된다. 그들 게이트 전극(5a, 5b)은 워드 라인의 일부를 구성한다.
이어서, 게이트 전극(5a, 5b) 양측의 p웰(3) 내에 n형 불순물을 이온 주입하여, n채널 MOS 트랜지스터의 소스/드레인으로 되는 n형 불순물 확산 영역(6a, 6b)을 형성한다. 또한, 실리콘 기판(1)의 전면에 절연막을 형성한 후, 그 절연막을 에치-백(etch-back)하여 게이트 전극(5a, 5b)의 양측 부분에 측벽 절연막(7)으로서 남긴다. 그 절연막은, 예를 들어, CVD법에 의해 산화실리콘(SiO2)을 형성한다.
또한, 게이트 전극(5a, 5b)과 측벽 절연막(7)을 마스크로 사용하여, 웰(3) 내에 다시 n형 불순물 이온을 주입함으로써 n형 불순물 확산 영역(6a, 6b)을 LDD 구조로 한다. 또한, 1개의 p웰(3)에 있어서, 2개의 게이트 전극(5a, 5b) 사이에 끼워지는 n형 불순물 확산 영역(6b)은 후술하는 비트 라인에 전기적으로 접속되며, p웰(3) 양측의 2개의 불순물 확산 영역(6a)은 후술하는 커패시터 상부 전극에 전기적으로 접속된다.
이상과 같이, 메모리 셀 영역의 p웰(3)에서는, 게이트 전극(5a, 5b)과 n형 불순물 확산 영역(6a, 6b) 등에 의해 2개의 n형 MOSFET가 구성되며, 도 15a에 나타낸 바와 같은 메모리 셀의 평면 구성으로 된다. 다만, 평면도에서는 측벽 절연막(7)이 생략되어 있다.
다음으로, 전면에 고융점 금속막을 형성한 후에, 이 고융점 금속막을 가열하여 n형 불순물 확산 영역(6a, 6b)의 표면에 각각 고융점 금속 실리사이드층(8a, 8b)을 형성한다. 그 후, 습식 에칭에 의해 미(未)반응의 고융점 금속막을 제거한다.
또한, 플라즈마 CVD법에 의해, 실리콘 기판(1)의 전면에 커버막(9)으로서 산화질화실리콘(SiON)막을 약 200㎚의 두께로 형성한다. 또한, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제 1 층간절연막(10)으로서 이산화실리콘(SiO2)을 커버막(9) 상에 약 1.0㎛의 두께로 성장시킨다. 이어서, 제 1 층간절연막(10)을 화학적 기계 연마(CMP;Chemical Mechanical Polishing)법에 의해 연마하여 그 표면을 평탄화한다.
다음으로, 도 6a 및 도 12a에 나타낸 구조를 형성할 때까지의 공정을 설명한다.
먼저, DC 스퍼터링법에 의해 두께 100∼300㎚의 플래티나(Pt)막을 제 1 층간절연막(10) 상에 형성하여, 이를 제 1 도전막(11)으로 한다. 플래티나막과 제 1 층간절연막(10)과의 밀착성을 개선하기 위해, 그들 사이에 두께 10∼30㎚의 티타늄막을 형성할 수도 있다. 또한, 제 1 도전막(11)으로서 이리듐, 루테늄, 산화루테늄, 산화루테늄스트론튬(SrRuO3) 등의 막을 형성할 수도 있다.
다음으로, 스퍼터링법에 의해 PZT((Pb(Zr1-xTix)O3)를 제 1 도전막(11) 상에 100∼300㎚의 두께로 형성하고, 이를 강유전체막(12)으로서 사용한다.
이어서, 산소 분위기 중에 실리콘 기판(1)을 두고, 예를 들어, 725℃, 20초간, 승온(昇溫) 속도 125℃/sec의 조건으로 강유전체막(12)을 구성하는 PLZT막을 RTA(Rapid Thermal Annealing) 처리함으로써, PZT막의 결정화 처리를 행한다.
강유전체막(12)의 형성 방법으로서는, 상기한 스퍼터링법 이외에 스핀 온법, 졸-겔법, MOD(Metal Organic Deposition)법, MOCVD법이 있다. 또한, 강유전체막(12)의 재료로서는 PZT 이외에 PLZT(lead lanthanum zirconate titanate;(Pb1-3x/2Lax)(Zr1-yTiy)O3), SrBi2(TaxNb1-x)2O9(단, 0＜x≤1), Bi4Ti2O12와 같은 비스무트 산화 화합물 등이 있다.
그러한 강유전체막(12)을 형성한 후에, 그 위에 제 2 도전막(13)으로서 산화이리듐(IrOx)막을 스퍼터링법에 의해 150∼250㎚의 두께로 형성한다. 즉, 제 2 도전막(13)의 막 두께는, 제 2 도전막(13), 강유전체막(12) 및 제 1 도전막(11)의 패터닝을 종료한 상태에서 그 에지부에서 적어도 20㎚ 이상 잔류되는 값으로 한다. 또한, 제 2 도전막(13)으로서 플래티나막 또는 산화루테늄스트론튬(SRO)막을 스퍼터링법에 의해 형성할 수도 있다. 제 2 도전막(13)을 형성한 상태의 메모리 셀은 도 15b에 나타낸 평면 구성으로 되어 있다.
그 후에, 제 2 도전막(13) 상에 레지스트를 도포하고, 이를 노광 및 현상함으로써, 상부 전극 형상의 제 1 레지스트 패턴(14)을 형성한다.
다음으로, 도 6b, 도 12b 및 도 15c에 나타낸 바와 같이, 제 1 레지스트 패턴(14)을 마스크로 사용하여 제 2 도전막(13)을 에칭하고, 이것에 의해 남은 제 2 도전막(13)을 커패시터 상부 전극(13a)으로 한다.
이어서, 도 7a에 나타낸 바와 같이, 제 1 레지스트 패턴(14)을 제거하여 커패시터 상부 전극(13a)을 노출시킨다.
그 후에, 온도 650℃, 60분간의 조건으로 커패시터 상부 전극(13a)을 투과시켜 강유전체막(12)을 산소 분위기 중에서 어닐링한다. 이 어닐링은 스퍼터링 및 에칭 시에서의 강유전체막(12)의 손상을 회복시키기 위해 실행된다.
다음으로, 커패시터 상부 전극(13a) 및 강유전체막(12) 상에 레지스트를 도포하고, 이를 노광 및 현상함으로써, 도 7b, 도 13a 및 도 16a에 나타낸 바와 같이, 제 2 레지스트 패턴(15)을 형성한다. 제 2 레지스트 패턴(15)은 게이트 전극(5a, 5b)의 연장방향으로 배열된 복수의 커패시터 상부 전극(13a) 상을 통과하는 스트라이프 형상을 가지며, 커패시터 상부 전극(13a)의 폭과 동등한 폭을 갖는다.
그 후, 도 8a, 도 13b, 도 16b에 나타낸 바와 같이, 제 2 레지스트 패턴(15)을 마스크로 사용하여 강유전체막(12)을 에칭한다. 이 때, 제 2 레지스트 패턴(15)을 적절히 후퇴시키는 에칭 조건으로 설정함으로써, 부생성물의 커패시터 측벽에 대한 부착을 방지하도록 한다. 이 때의 제 2 레지스트 패턴(15) 한쪽에서의 후퇴량 x1은 약 0.4㎛ 정도이다. 레지스트 후퇴량의 제어는, 프로세스 가스 중에 레지스트와의 반응성이 있는 가스, 예를 들어, 염소(Cl2) 가스 등을 첨가하거나 압력 및 바이어스 파워를 조정함으로써 행한다. 그 상세에 대해서는 후술한다.
강유전체막(12)의 에칭 중에, 제 2 레지스트 패턴(15)이 후퇴하여 커패시터 상부 전극(13a) 양측의 에지부 주변이 노출되어 그 양측 부근의 상부가 에칭되나, 노출된 부분은 강유전체막(12)의 마스크로서 기능하고, 강유전체막(12)의 에칭 종료 시점에서 커패시터 상부 전극(13a)의 양측도 마스크성에 충분히 대응하는 두께로 잔류된다. 커패시터 상부 전극(13a)의 마스크성을 충분히 부여하기 위해, 제 1 도전막(13)의 재질, 막 두께 또는 에칭 선택비가 설정되어 있다.
또한, 스트라이프 형상의 강유전체막(12)의 연장방향에서는, 커패시터 상부 전극(13a)은 제 2 레지스트 패턴(15)에 의해 그 후퇴량 이상으로 넓게 덮여 있기 때문에, 도 16b에 나타낸 바와 같이, 커패시터 상부 전극(13a)의 4개 코너를 제외하고 막 두께는 변화하지 않는다.
따라서, 강유전체막(12)의 패터닝을 종료한 후에는, 커패시터 상부 전극(13a)의 막 두께 분포는, 최후까지 제 2 레지스트 패턴(15)으로 덮인 부분의 중앙부에서 두껍고 그 양측에서 얇게 되어 있다.
커패시터 상부 전극(13a)을 마스크의 일부로서 사용하여 스트라이프 형상으로 패터닝된 강유전체막(12)을 커패시터 유전체막(12a)으로서 사용한다. 그리고, 제 2 레지스트 패턴(15)을 제거한 후에, 온도 650℃에서 60분간 커패시터 유전체막(12a)을 산소 분위기 중에서 어닐링한다. 제 2 레지스트 패턴(15)을 제거한 후의 평면 상태는 도 16c에 나타낸 바와 같이 된다.
다음으로, 도 8b, 도 14a, 도 17a에 나타낸 바와 같이, 커패시터 상부 전극(13a), 커패시터 유전체막(12a) 및 제 1 도전막(11) 상에 인캡층(17)으로서 Al2O3막을 스퍼터링법에 의해 50㎚의 두께로 상온(常溫)에서 형성한다. 이 인캡층(17)은 환원되기 쉬운 커패시터 유전체막(12a)을 수소로부터 보호하기 위해 형성된다. 인캡층(17)으로서 PZT막, PLZT막 또는 산화티타늄막을 형성할 수도 있다. 또한, 인캡층(17)은 도 17a 내지 도 17c에서는 생략되어 있다.
그 후에, 산소 분위기 중에서, 700℃, 60초간, 승온 속도 125℃/sec의 조건으로 인캡층(17) 아래의 커패시터 유전체막(12a)을 급속 열처리하여 그 막질을 개선한다.
다음으로, 인캡층(17) 상에 레지스트를 도포하고, 이를 노광 및 현상함으로써, 커패시터 유전체막(12a)보다도 긴 스트라이프 형상을 가지면서 커패시터 상부 전극(13a)의 폭과 동등한 폭을 갖는 제 3 레지스트 패턴(16)을 커패시터 유전체막(12a) 상을 따라 형성한다.
그 후에, 도 9a, 도 14b, 도 17b에 나타낸 바와 같이, 제 3 레지스트 패턴(16)을 마스크로 사용하여 제 1 도전막(11) 및 인캡층(17)을 에칭하고, 이것에 의해 제 3 레지스트 패턴(16) 아래에 남은 스트라이프 형상의 제 1 도전막(11)을 커패시터 하부 전극(11a)으로서 사용한다. 커패시터 하부 전극(11a)은 플레이트 라인이라고도 불린다.
그 에칭 시에, 적절히 제 3 레지스트 패턴(16)을 후퇴시키는 에칭 조건으로 설정함으로써, 에칭 생성물의 커패시터 측벽에 대한 부착을 방지하도록 한다. 이 때의 제 3 레지스트 패턴(16) 한쪽에서의 후퇴량 x2는 약 0.4㎛ 정도이다. 레지스트 후퇴량의 제어는, 프로세스 가스 중에 레지스트와의 반응성이 있는 가스, 예를 들어, 염소(Cl2) 가스 등을 첨가하거나 압력 및 바이어스 파워를 조정함으로써 행한다. 그 상세에 대해서도 후술한다.
제 1 도전막(11) 및 인캡층(17)의 에칭 중에도, 제 3 레지스트 패턴(16)이 후퇴하여 커패시터 상부 전극(13a)의 양측 부근 상부가 노출되어 에칭되나, 노출된 부분은 마스크로서 기능하고, 제 1 도전막(11)의 에칭이 종료된 시점에서 마스크성에 충분히 대응하는 두께로 커패시터 상부 전극(13a)이 잔류된다.
커패시터 하부 전극(11a)의 형성 종료 시점에서 잔류되는 커패시터 상부 전극(13a)의 막 두께는 커패시터 상부 전극(13a)으로서 기능하는데 충분한 막 두께가 확보되어 있어야만 한다. 강유전체 커패시터의 성능은, 강유전체막(12)과 커패시터 상부 전극(13a)의 계면 부근의 결정 상태에 크게 영향을 받는다. 즉, 이 커패시터 성능을 결정하고 있는 계면 부근의 층이 확보되어 있으면, 커패시터 상부 전극막(13a)이 감소하여도 큰 영향은 없다. 이 계면 부근의 층의 양호한 결정성 확보를 고려하면, 강유전체막(12)에 PZT막, 커패시터 상부 전극(13a)에 이리듐 산화막을 사용하고 있을 경우에는, 최종적으로 커패시터 상부 전극(13a)은 그 양측 에지부에서 20㎚ 이상의 두께로 잔류시킬 필요가 있다.
제 3 레지스트 패턴(16)의 제거 후의 제 1 층간절연막(10) 상의 평면 구성을 나타내면 도 17c와 같이 되고, 스트라이프 형상의 1개의 커패시터 유전체막(12a) 상에는 복수의 커패시터 상부 전극(13a)이 형성되며, 커패시터 유전체막(12a) 아래의 커패시터 하부 전극(11a)은 커패시터 유전체막(12a)보다도 길게 되어 있다. 이것에 의해, 제 1 층간절연막(10) 상에는 커패시터 하부 전극(11a), 커패시터 유전체막(12a), 커패시터 상부 전극(13a)으로 이루어진 강유전체 커패시터(Q)가 커패시터 상부 전극(13a)의 수만큼 형성된다.
이어서, 산소 분위기 중에서 온도 650℃ 및 60분간의 조건으로 커패시터 유전체막(12a)을 어닐링하여 손상으로부터 회복시킨다.
다음으로, 도 9b에 나타낸 바와 같이, 강유전체 커패시터(Q) 및 제 1 층간절연막(10) 상에 제 2 층간절연막(18)으로서 막 두께 1200㎚의 SiO2막을 CVD법에 의해 형성한 후에, 제 2 층간절연막(18)의 표면을 CMP법에 의해 평탄화한다. 제 2 층간절연막(18)의 성장은 반응 가스로서 실란(SiH4)을 사용할 수도 있고, TEOS를 사용하여 행할 수도 있다. 제 2 층간절연막(18)의 표면 평탄화는 커패시터 상부 전극(13a)의 상면으로부터 200㎚의 두께로 될 때까지 실행된다.
다음으로, 도 10a에 나타낸 구조를 형성할 때까지의 공정에 대해서 설명한다.
먼저, 제 1 및 제 2 층간절연막(10, 18), 커버막(9)을 패터닝하여, n형 불순물 확산 영역(6a, 6b) 및 커패시터 하부 전극(11a) 상에 각각 콘택트 홀(18a, 18b,18c)을 형성한다. 제 1 및 제 2 층간절연막(10, 18)과 커버막(9)의 에칭 가스로서 CF계 가스, 예를 들어, CF4에 Ar을 부가한 혼합 가스를 사용한다. 또한, 커패시터 하부 전극(11a) 상에 형성되는 콘택트 홀(18c)은 단면도에서는 도시되지 않고 도 17c에서 형성 위치에 의해 도시되어 있다.
다음으로, 제 2 층간절연막(18) 상면과 콘택트 홀(18a, 18b, 18c) 내면에 스퍼터링법에 의해 티타늄(Ti)막을 20㎚, 질화티타늄(TiN)막을 50㎚의 두께로 형성하고, 이들 막을 밀착층으로 한다. 또한, 불화텅스텐 가스(WF6), 아르곤, 수소의 혼합 가스를 사용하는 CVD법에 의해 밀착층 상에 텅스텐막을 형성하고, 이것에 의해 각 콘택트 홀(18a, 18b, 18c)을 완전하게 매립한다.
또한, 제 2 층간절연막(18) 상의 텅스텐막과 밀착층을 CMP법에 의해 제거하고, 각 콘택트 홀(18a, 18b, 18c) 내에만 남긴다. 이것에 의해, 콘택트 홀(18a, 18b, 18c) 내의 텅스텐막과 밀착층을 도전성 플러그(19a, 19b)로서 사용한다.
또한, 메모리 셀 영역의 1개의 p웰(3)에 있어서, 2개의 게이트 전극(5a, 5b)에 사이에 끼워지는 중앙의 n형 불순물 확산 영역(6b) 상의 제 1 도전성 플러그(19b)는 후술하는 비트 라인에 전기적으로 접속되며, 그 양쪽의 2개의 제 2 도전성 플러그(19a)는 후술하는 배선을 통하여 커패시터 상부 전극(13a)에 접속된다. 또한, 커패시터 하부 전극(11a) 상의 콘택트 홀(18c)과 그 중의 도전성 플러그(도시 생략)는, 커패시터 하부 전극(11a) 중에서 커패시터 유전체막(12a)의 선단으로부터 돌출된 부분에 형성된다.
그 후에, 진공 체임버 내에서 390℃의 온도로 제 2 층간절연막(18)을 가열하여 수분을 외부로 방출시킨다.
다음으로, 도 10b에 나타낸 구조를 형성할 때까지의 공정을 설명한다.
먼저, 제 2 층간절연막(18)과 도전성 플러그(19a, 19b) 상에 플라즈마 CVD법에 의해 산화방지막(20)으로서의 SiON막을, 예를 들어, 100㎚의 두께로 형성한다. 이 SiON막은 실란(SiH4)과 N2O의 혼합 가스를 사용하여 형성된다.
이어서, 포토리소그래피법에 의해 인캡층(17), 제 2 층간절연막(18) 및 산화방지막(20)을 패터닝하여, 커패시터 상부 전극(13a) 상에 콘택트 홀(20a)을 형성한다.
그 후에, 550℃ 및 60분간의 조건으로 커패시터 유전체막(12a)을 산소 분위기 중에서 어닐링하여, 커패시터 유전체막(12a)의 막질을 개선한다. 이 경우, 도전성 플러그(19a, 19b)는 산화방지막(20)에 의해 산화가 방지된다.
다음으로, 도 11에 나타낸 구조를 형성할 때까지의 공정을 설명한다.
먼저, CF계의 가스를 사용하여 산화방지막(20)을 건식 에칭하여 제거한다.
이어서, RF 에칭법에 의해 도전성 플러그(19a, 19b) 및 커패시터 상부 전극(13a)의 각 표면을 약 10㎚ 에칭하여 청정면(淸淨面)을 노출시킨다. 그 후에, 제 2 층간절연막(18), 도전성 플러그(19a, 19b), 콘택트 홀(20a) 상에 알루미늄을 포함하는 4층 구조의 도전막을 스퍼터링법에 의해 형성한다. 그 도전막은 아래로부터 차례로 막 두께 50㎚의 질화티타늄막, 막 두께 500㎚의 구리 함유(0.5%) 알루미늄막, 막 두께 5㎚의 티타늄막, 막 두께 100㎚의 질화티타늄막이다.
그리고, 그 다층 구조의 도전막을 포토리소그래피법에 의해 패터닝하여, p웰(3) 중앙의 도전성 플러그(19b) 상에 비어 콘택트 패드(21b)를 형성하는 동시에, 그 양쪽의 도전성 플러그(19a) 상면으로부터 커패시터 상부 전극(13a)의 상면을 연결하는 형상의 배선(21a)을 형성한다. 이것에 의해, 커패시터 상부 전극(13a)은 배선(21a), 도전성 플러그(19a) 및 고융점 금속 실리사이드층(8a)을 통하여 p웰(3) 양측 부근의 n형 불순물 확산 영역(6a)에 접속된다. 또한, 커패시터 하부 전극(11a) 상에 형성된 도전성 플러그(도시 생략) 상에도 다른 배선(도시 생략)이 형성된다.
이어서, TEOS를 소스에 사용한 플라즈마 CVD법에 의해 SiO2막을 제 3 층간절연막(22)으로서 2300㎚의 두께로 형성하고, 제 3 층간절연막(22)에 의해 제 2 층간절연막(18), 배선(21a), 콘택트 패드(21b) 등을 덮는다. 이어서, 제 3 층간절연막(22)의 표면을 CMP법에 의해 평탄화한다.
또한, TEOS를 사용하여 플라즈마 CVD법에 의해 SiO2로 이루어진 보호절연막(23)을 층간절연막(22) 상에 형성한다. 그리고, 제 3 층간절연막(22)과 보호절연막(23)을 패터닝하여, 메모리 셀 영역의 p웰(3) 중앙 상측에 있는 콘택트 패드(21b) 상에 홀(22a)을 형성한다.
다음으로, 보호절연막(23)의 상면과 홀(22a)의 내면 상에 막 두께 90㎚∼150㎚의 질화티타늄(TiN)으로 이루어진 밀착층(24)을 스퍼터링법에 의해 형성하고, 그후, 홀(22a)을 매립하도록 블랭킷 텅스텐막(25)을 CVD법에 의해 형성한다.
다음으로, 블랭킷 텅스텐막(25)을 에치-백하여 홀(22a) 중에만 남기고, 홀(22a) 내의 블랭킷 텅스텐막(25)을 2층째의 도전성 플러그로서 사용한다.
그 후에, 밀착층(24) 및 블랭킷 텅스텐막(25) 상에 금속막을 스퍼터링법에 의해 형성한다. 이어서, 금속막을 포토리소그래피법에 의해 패터닝하여, 2층째의 도전성 플러그(25), 콘택트 패드(21a), 1층째의 도전성 플러그(20b) 및 고융점 금속 실리사이드층(8b)을 통하여 n형 불순물 확산 영역(6b)에 전기적으로 접속되는 비트 라인(26)을 형성한다.
본 실시형태에서는, 강유전체막(12) 또는 제 1 도전막(11)의 에칭 도중에 제 2 또는 제 3 레지스트 패턴(15, 16)이 측방으로부터 후퇴함으로써, 커패시터 상부 전극(13a) 양측의 위쪽 부분이 노출되어 일부 에칭되나, 노출된 부분은 강유전체막(12) 또는 제 1 도전막(11)의 에칭 마스크로서 기능하기 때문에 강유전체막(12) 또는 제 1 도전막(11)의 패터닝을 양호하게 수행시킨다. 이것에 의해, 커패시터 상부 전극(13a)의 측면과 커패시터 유전체막(12a)의 측면, 커패시터 하부 전극(11a)의 측면이 대략 동일 면으로 된다.
그러나, 강유전체 커패시터(Q)의 형성 종료 시점에서 커패시터 상부 전극(13a)의 마스크성에 대응하는 두께로 커패시터 상부 전극(13a)을 잔류시킬 필요가 있다. 이 마스크성을 충분히 부여하기 위해 커패시터 상부 전극(13a)의 재질, 막 두께, 에칭 조건을 최적화하여 강유전체막(12) 또는 제 1 도전막(11)에 대한 에칭 선택비를 낮게 설정하고 있다.
강유전체 커패시터(Q)의 형성 종료 시점에서 잔류되는 커패시터 상부 전극(13a)은 단순히 남아 있으면 되는 것이 아니라, 커패시터 상부 전극(13a)의 패턴 형상에 본질적인 변화가 없으며, 커패시터 상부 전극(13a)으로서 기능하는데 충분한 막 두께가 확보되어 있어야만 한다. 그 막 두께는, 상기한 바와 같이, 강유전체막(12)과 커패시터 상부 전극(13a)의 계면 부근의 결정 상태를 변화시키지 않는 양이 필요하고, 최종적으로 20㎚ 이상 잔류시킬 필요가 있다. 다만, 그 두께의 하한치는 강유전체막(12)으로서 PZT, 커패시터 상부 전극(13a)으로서 산화이리듐막을 사용하고 있는 경우이다.
커패시터 상부 전극(13a)의 마스크로서의 기능이 부족할 경우에는, 도 18에 나타낸 바와 같이 레지스트 패턴(15, 16)의 측부가 후퇴함으로써 노출된 부분의 커패시터 상부 전극(13a)이 에칭되어 강유전체막(12)을 노출시키게 되므로, 커패시터 상부 전극(13a)의 형상은 도 4에 나타낸 평면 형상과 대략 동일하게 되고, 강유전체 커패시터(Q)의 용량을 작게 하거나, 또는 커패시터의 고밀도화를 도모할 수 없게 된다.
따라서, 커패시터 상부 전극(13a)의 재료가 마스크성이 낮을 경우에는, 강유전체막(12) 및 제 1 도전막(11)에 대하여 에칭 선택성이 높은 마스크 재료로 이루어진 막, 예를 들어, SRO(산화루테늄스트론튬)막을 제 2 도전막(13) 상에 형성하여 두거나, 강유전체막(12) 및 제 1 도전막(11)의 막 두께를 미리 얇게 하여 에칭 시간이 짧아지도록 하거나, 커패시터 상부 전극(13a)의 막 두께를 두껍게 함으로써 대처할 수 있다.
그런데, 커패시터 상부 전극(13a)을 마스크로 하여 강유전체막(12) 및 제 1 도전막이 에칭되었을 때의 단면 형상은 도 19에 나타낸 바와 같이 되고, 커패시터 상부 전극(13a)의 저부(底部) 폭에 대한 커패시터 하부 전극(11a)의 저부 폭의 한쪽에서의 확장 ΔW는 식 (1)로 표현된다. 다만, Tferro는 강유전체막, Tbe는 커패시터 하부 전극막 두께, θ는 커패시터 상부 전극 저부 측면 에지와 커패시터 하부 전극 저부 측면 에지를 연결하는 선의 테이퍼 각도이다.
ΔW=Tferro+ Tbe/tanθ …(1)
본 기술에 의해 미세화를 행하기 위해서는 ΔW를 작게 하는 것이 좋고, 포토리소그래피에 의한 위치 맞춤 마진분만큼 커패시터 상부 전극 폭을 축소시킬 필요는 없어진다. 상술한 바와 같이, 에칭 중에 생기는 도전성 부생성물이 레지스트 측벽에 부착되면 커패시터 상부 전극과 커패시터 하부 전극의 단락을 일으킨다.
그래서, 본 실시형태와 같이, 적절하게 레지스트 패턴(15, 16)을 횡방향으로 후퇴시킴으로써 레지스트 패턴(15, 16) 측벽에 부착되는 도전성 부생성물을 항상 제게하면서 에칭을 행할 수 있다. 그러나, 과도하게 레지스트 패턴(15, 16)을 후퇴시키면 커패시터 상부 전극(13a)의 노출이 커져 커패시터 형성 종료 시에 충분한 커패시터 상부 전극(13a)의 폭 및 막 두께를 확보할 수 없다.
도 20은 레지스트 패턴(16)을 이용하여 플래티나로 이루어진 제 1 도전막(11)을 염소와 아르곤의 혼합 가스를 사용하여 플라즈마 반응성 이온 에칭함으로써 커패시터 하부 전극(11a)을 형성하는 공정에 있어서, 레지스트 패턴(16) 측부의 후퇴량 조정을 염소 및 아르곤의 가스 비율을 변경시킴으로써 ΔW와 부생성물 부착의 관계를 나타낸 것이다.
플라즈마원(源)으로서 유도 결합형 플라즈마 발생원을 사용하고, 반도체 기판 측에 400㎑의 저주파 바이어스를 인가하는 타입의 에칭 장치를 사용하고 있다. 또한, 레지스트 패턴(16)은 내열성을 확보하기 위해 자외선(UV) 큐어(cure)에 의한 경화(hardening)를 행하고 있다.
도 20에 나타낸 바와 같이, 염소(Cl2)비를 낮추어 레지스트 패턴(16) 측부의 후퇴 속도를 떨어뜨리면 ΔW를 작게 할 수 있으나, Cl2비 40∼50%를 경계로 하여 도 21a에 나타낸 바와 같은 측벽에서의 에칭 생성물(29) 부착에 의한 단락이 발생한다. 단락에 대한 마진을 고려하면 60%의 Cl2비로 에칭을 행하면, 레지스트 패턴(16)의 후퇴 속도가 최적으로 되고, ΔW가 약간 크지만 도 21b에 나타낸 바와 같이 측벽에서의 에칭 생성물(29) 부착이 발생하지 않음을 알 수 있었다.
강유전체막(12)의 에칭에 있어서, 특히, PZT 및 PLZT 등의 산소 함유 유전체막의 에칭에 있어서는, 에칭 중에 산소가 공급되기 때문에 동일한 염소비에서도 레지스트 패턴의 후퇴 속도는 빨라진다. 막 중에 산소를 함유하지 않는 막, 예를 들어, 플래티나로 이루어진 제 1 도전막(11)을 에칭하는 경우와 비교하여 Cl2비를 상당히 낮추어도 에칭 생성물(29) 부착에 의한 단락은 발생하기 어렵다. 실험에서는 PZT막의 에칭 중의 Cl2비를 12.5%까지 낮추어도 에칭 생성물(29)의 부착은 나타나지않았다.
그러나, PZT 강유전체막(12)의 에칭이 종료되어 제 1 도전막(11)이 노출되면, 산소에 의한 측벽으로의 에칭 생성물 부착의 방지 효과가 없어져, 제 1 도전막(11)의 에칭에 의해 발생하는 에칭 생성물(29)이 커패시터 유전체막(12a) 및 커패시터 상부 전극(13a)의 측벽에 부착된다. 그 대책으로서 제 1 도전막(11)이 노출될 때에 레지스트 패턴(15)의 후퇴 속도가 커지는 에칭 조건으로 전환시킴으로써 측벽에 대한 에칭 생성물(29)의 부착을 억제할 수 있다.
레지스트 패턴이 후퇴하는 것에 의한 에칭 생성물의 측벽에 대한 부착이 방지되는 것은, 에칭 생성물이 레지스트 패턴의 측벽에 부착되기 쉽고, 그 영향이 그 아래쪽 측벽에도 나타나기 때문이며, 레지스트 패턴의 측면을 커패시터 측면으로부터 이간(離間)시킴으로써 에칭 생성물이 커패시터 측면에 부착되기 어려워진다.
강유전체막(12)의 에칭 조건의 일례로서, 제 1 스텝으로서 염소 가스와 아르곤 가스의 총유량을 50∼100㎖/min로 하고, 염소비를 15∼25%로 하고, 바이어스 파워를 200∼1000W(400㎑)로 하고, 에칭 분위기 진공도를 0.5∼0.9㎩로 하며, 제 2 스텝으로서 염소 가스와 아르곤 가스의 총유량을 50∼100㎖/min로 하고, 염소비를 60∼90%로 하고, 바이어스 파워를 200∼1000W(400㎑)로 하고, 에칭 분위기 진공도를 0.5∼0.9㎩로 한다. 또한, 제 1 도전막(11)의 바람직한 에칭 조건으로서는, 염소 가스와 아르곤 가스의 총유량을 50∼100㎖/min로 하고, 염소비를 50∼70%로 하고, 바이어스 파워를 200∼1000W(400㎑)로 하고, 에칭 분위기 진공도를 0.5∼0.9㎩로 한다.
그런데, 커패시터 상부 전극(13a)의 막 두께를 확보하기 위해 마스크성이 부족할 경우는 커패시터 상부 전극(13a) 상에 선택성이 양호한 마스크 재료를 피착시키거나, 커패시터 유전체막(12a) 및 커패시터 하부 전극(11a)의 막 두께를 얇게 하여 에칭 시간이 짧아지도록 하거나, 또는 커패시터 상부 전극(13a)의 막 두께를 두껍게 함으로써 대처할 수 있다.
예를 들면, 도 22a에 나타낸 바와 같이, 강유전체막(12) 또는 제 1 도전막(11)에 대하여 선택성이 높은 SRO막(산화루테늄스트론튬)(27)을 커패시터 상부 전극(13a)의 일부 상에 형성하고, 이어서, 커패시터 상부 전극(13a) 상을 통과하는 스트라이프 형상의 제 2 레지스트 패턴(15)을 강유전체막(12) 상에 형성한다. 그 후에, 도 22b 및 도 22c에 나타낸 바와 같이, 제 2 레지스트 패턴(15)을 마스크로 하여 강유전체막(12)을 에칭함으로써 커패시터 유전체막(12a)을 형성하고, 이어서, 제 1 도전막(11)을 패터닝하여 커패시터 하부 전극(11a)을 형성한다.
이러한 패터닝 방법을 적용함으로써, 강유전체막(12) 및 제 1 도전막(11) 중의 커패시터 상부 전극(13a)의 후퇴를 억제할 수 있고, 커패시터 상부 전극(13a)의 박층화가 상당히 억제된다. 또한, 도 22a 내지 도 22c에서는, 커패시터 상부 전극(13a)의 일부 상에 SRO막(27)을 형성했으나, 커패시터 상부 전극(13a) 상의 전체에 형성할 수도 있다. SRO막(27)의 패터닝은 커패시터 상부 전극(13a)의 패터닝과 각각 별도로 행할 수도 있고, 연속하여 행할 수도 있다.
상기한 제 2 도전막(13)의 패터닝과 강유전체막(12)의 패터닝에서는 형상이 서로 다른 제 1 레지스트 패턴(14)과 제 2 레지스트 패턴(15)을 사용했으나, 도23a에 나타낸 바와 같이, 제 1 레지스트 패턴(14)을 이용하여 제 2 도전막(13)과 강유전체막(12)을 연속하여 패터닝할 수도 있다. 이것에 의해 형성된 커패시터 상부 전극(13a)은 도 23a에 나타낸 바와 같이 양측의 상부가 에칭될 뿐만 아니라, 도 23b에 나타낸 바와 같이, 게이트 전극(5b) 연장방향의 양단 상부도 에칭된다. 또한, 커패시터 유전체막(12a)의 평면 형상은, 도 23c에 나타낸 바와 같이, 스트라이프 형상이 아니라 커패시터 상부 전극(13a)의 평면 형상과 유사한 형상으로 형성된다.
(제 2 실시형태)
도 24a 및 도 24b는 제 2 레지스트 패턴(15)을 이용하여 강유전체막(12) 및 제 1 도전막(11)을 연속적으로 에칭하는 공정을 나타내는 단면도이고, 도 25a 및 도 25b는 그 평면도이다.
먼저, 도 24a 및 도 25a에 나타낸 바와 같이, 강유전체막(12) 및 제 1 도전막(11)의 에칭 초기부터 커패시터 상부 전극(13a)이 노출되어 있어도 커패시터 형성 종료 시점에서 충분한 커패시터 상부 전극(13a)을 잔류시키기 위해, 커패시터 상부 전극(13a)을 구성하는 제 1 도전막(13)을 성막 초기부터 두껍게 형성하여 둔다.
그리고, 커패시터 상부 전극(13a) 상을 통과하는 스트라이프 형상의 제 2 레지스트 패턴(15)을 강유전체막(12) 상에 형성한다. 이 경우, 레지스트 패턴(15)의 측방에서 커패시터 상부 전극(13a)의 상면 일부가 노출된 상태로 되어 있다.
그 후에, 도 24b 및 도 25b에 나타낸 바와 같이, 제 2 레지스트 패턴(15)을마스크로 하여 강유전체막(12)과 제 1 도전막(11)을 에칭함으로써, 커패시터 유전체막(12a)과 커패시터 하부 전극(11)을 형성한다. 그 에칭 종료 후에 커패시터 상부 전극(13a)의 양측부 상층의 일부는 손실되지만 커패시터 상부 전극(13a)으로서 기능하는데 충분한 막 두께는 남겨진다.
이것에 의해, 커패시터 상부 전극(13a)에 대하여 강유전체막(12) 및 제 1 도전막(11)의 에칭 시의 제 2 레지스트 패턴(15)에 위치 어긋남이 발생하여도, 강유전체막(12) 및 제 1 도전막(11)의 에칭 후에 초기의 커패시터 상부 전극(13a)의 면적이 확보되도록 한다. 따라서, 도 25b의 평면도에 나타낸 바와 같이, 강유전체막(12)과 제 1 도전막(11)의 패터닝에 의해 형성된 커패시터 유전체막(12a)과 커패시터 하부 전극(11a)의 형상은, 그 측부에서 커패시터 상부 전극(13a)의 형상이 반영되어 커패시터 상부 전극(13a)끼리의 사이의 아래쪽에서는 후퇴하여 폭이 좁게 되어 있다.
이 경우, 커패시터 상부 전극(13a), 강유전체막(12)(커패시터 유전체막(12a)), 제 1 도전막(커패시터 하부 전극(11a))의 각 막 두께는 식 (2)의 관계가 있다. 다만, Tte는 커패시터 상부 전극막 두께, Tferro는 강유전체막 두께, Tbe는 커패시터 하부 전극막 두께, ERte는 커패시터 상부 전극 에칭 레이트, ERferro는 강유전체막 에칭 레이트, ERbe는 커패시터 하부 전극 에칭 레이트이다.
Tte＞(Tferro×ERte/ERferro+Tbe×ERte/ERbe) …(2)
예를 들면, PZT로 이루어진 강유전체막(12)의 두께가 100㎚, 플래티나로 이루어진 제 1 도전막(11)의 두께가 100㎚, 강유전체막(12)의 에칭 레이트가 200㎚/min, 제 1 도전막(11)의 에칭 레이트가 400㎚/min, 산화이리듐막으로 이루어진 커패시터 상부 전극(13a)의 에칭 레이트가 400㎚/min인 경우에, 커패시터 상부 전극(13a)은 300㎚ 이상의 두께로 형성될 필요가 있다.
또한, 커패시터 상부 전극(13a)의 막 두께를 억제하고자 할 경우에는, 강유전체막(12) 및 커패시터 하부 전극(11)을 미리 얇게 설정하거나, 또는 도 22에 나타낸 바와 같이 선택성이 높은 마스크 재료, 예를 들어, SRO를 커패시터 상부 전극(13a) 상에 피착하여 둘 수도 있다.
(제 3 실시형태)
도 26a에 나타낸 바와 같이, 제 3 레지스트 패턴(16)의 커패시터 상부 전극(13a) 상면으로부터의 위치 어긋남이 발생하여 커패시터 상부 전극(13a) 일부를 초기부터 노출시킬 경우에는, 도 26b에 나타낸 바와 같이, 제 1 도전막(11)의 에칭 종료 시점에서 커패시터 상부 전극(13a)도 에칭되어 커패시터 상부 전극(13a)의 면적이 감소하게 된다.
그래서, 도 27a 및 도 28a에 나타낸 바와 같이, 강유전체막(12) 및 제 1 도전막(11)의 에칭 시의 레지스트 패턴(15) 폭을 위치 어긋남 정밀도분 이상 작게 형성한다.
다만, 레지스트 패턴(16)으로부터의 커패시터 상부 전극(13a)의 돌출부가 커패시터 형성 종료 후에 제거되어 커패시터 상부 전극(13a) 평면이 대략 직사각형으로 되도록 커패시터 상부 전극(13a)의 막 두께를 설정한다. 이것에 의해 커패시터상부 전극(13a)의 패턴에 대하여 레지스트 패턴(15)의 위치 어긋남이 발생하여도, 도 27b 및 도 28b에 나타낸 바와 같이, 최종적인 커패시터 상부 전극(13a) 폭은 커패시터 하부 전극(11a)의 패턴 폭에 의해 결정되어 커패시터 상부 전극(13a) 면적의 편차를 억제할 수 있다.
이 기술에 있어서는 강유전체막(12)과 제 1 도전막(11)을 1층의 마스크로 가공하여 합계 2층의 마스크로 가공할 필요가 있다. 각층의 막 두께에 대해서는, 예를 들어, 커패시터 상부 전극(13a)을 1층의 패턴(14)으로 가공한 후, 강유전체막(12) 및 제 1 도전막(11)을 1층의 레지스트 패턴(15)으로 가공할 경우에 식 (3)의 관계가 있다.
다만, Tte는 커패시터 상부 전극막 두께, Tferro는 강유전체막 두께, Tbe는 커패시터 하부 전극막 두께, ERte는 커패시터 상부 전극 에칭 레이트, ERferro는 강유전체막 에칭 레이트, ERbe는 커패시터 하부 전극 에칭 레이트이다.
Tte＜(Tferro×ERte/ERferro+Tbe×ERte/ERbe) …(3)
예를 들면, PZT 강유전체막(12)의 두께를 200㎚, 플래티나로 이루어진 제 1 도전막(11)의 두께를 200㎚, PZT 강유전체막(12)의 에칭 레이트를 200㎚/min, 플래티나 제 1 도전막의 에칭 레이트를 400㎚/min, 산화이리듐으로 이루어진 커패시터 상부 전극(13a)의 에칭 레이트를 400㎚/min로 한 경우에, 커패시터 상부 전극(13a)의 막 두께는 600㎚ 미만일 필요가 있다.
또한, 도 23에 나타낸 바와 같이, 커패시터 상부 전극(13a)과 커패시터 유전체막(12a)을 동일한 레지스트 패턴을 이용하여 형성할 경우에도, 커패시터 상부 전극(13a)의 편차를 억제할 수 있다. 이 경우에는, 커패시터 하부 전극(11a)의 형성을 다른 레지스트 패턴을 이용하여 행함으로써, 강유전체 커패시터(Q)의 형성을 위해 합계 2개의 레지스트 패턴을 사용하게 된다. 최종적인 커패시터 상부 전극(13a)의 폭은 커패시터 유전체막(12a)의 패턴 폭에 의해 결정되어 커패시터 상부 전극(13a) 면적의 편차가 억제된다.
(제 4 실시형태)
커패시터 상부 전극(13a)의 형성에 사용되는 제 1 레지스트 패턴(14)은, 포토리소그래피 기술상 코너부를 레티클(reticle)에 대하여 충실하게 재현하는 것이 어렵고, 도 15c에 나타낸 바와 같이 약간의 둥근 모양을 나타낸다.
그 코너부의 발생에 의한 커패시터 상부 전극(13a)의 면적 손실은 디바이스의 미세화가 진행됨에 따라 점점 무시할 수 없게 된다.
이것에 의해 셀 효율이 악화되지 않도록 다음과 같은 방법을 채용한다.
먼저, 도 29a 및 도 30a에 나타낸 바와 같이, 커패시터 상부 전극(13a)을 형성한 후에 커패시터 상부 전극(13a) 상을 통과하는 스트라이프 형상의 제 2 레지스트 패턴(15)을 강유전체막(12) 상에 형성한다. 그리고, 제 2 레지스트 패턴(15)을 마스크로 사용하여, 도 29b 및 도 30b에 나타낸 바와 같이, 강유전체막(12)과 제 1 도전막(11)을 에칭하여 커패시터 유전체막(12a)과 커패시터 하부 전극(11a)을 형성한다.
이 에칭 시에, 제 2 레지스트 패턴(15)의 측부는 제 1 실시형태와 동일하게후퇴하나, 커패시터 상부 전극(13a)의 측부도 강유전체막(12) 및 제 1 도전막(11)과 함께 에칭된다.
즉, 강유전체막(12) 및 제 1 도전막(11)의 에칭이 종료된 시점에서 커패시터 상부 전극(13a)의 코너가 손실되어 있는 부분의 폭 또는 그 이상 후퇴하는 것과 같은 조건으로 커패시터 상부 전극(13a)의 측부를 에칭한다.
이것에 의해, 강유전체 커패시터(Q)의 형성 종료 후, 커패시터 상부 전극(13a)의 코너 결손부였던 부분은 제거되고, 그 측부 형상은 커패시터 유전체막(12a)과 커패시터 하부 전극(11a)에 전사(轉寫)된다. 이 부분은 커패시터 유전체막(12a)과 커패시터 하부 전극(11a)의 테이퍼부에 중첩되고, 결과적으로 커패시터 상부 전극(13a)의 평면에서의 형상은 코너 결손부의 둥근 모양을 포함하지 않는 직사각형으로 된다.
이 때의 각 막의 두께에는 다음의 관계가 있다.
다만, Tte는 커패시터 상부 전극막 두께, Tferro는 강유전체막 두께, Tbe는 커패시터 하부 전극막 두께, ERte는 커패시터 상부 전극 에칭 레이트, ERferro는 강유전체막 에칭 레이트, ERbe는 커패시터 하부 전극 에칭 레이트이다.
Tte＜(Tferro×ERte/ERferro+Tbe×ERte/ERbe) …(3)
예를 들면, PZT 강유전체막(12)의 두께를 200㎚, 플래티나로 이루어진 제 1 도전막(11)의 두께를 200㎚, PZT 강유전체막(12)의 에칭 레이트를 200㎚/min, 플래티나 제 1 도전막의 에칭 레이트를 400㎚/min, 산화이리듐으로 이루어진 커패시터상부 전극(13a)의 에칭 레이트를 400㎚/min으로 한 경우에, 커패시터 상부 전극(13a) 막 두께는 600㎚ 미만일 필요가 있다.
또한, 상기한 실시형태에서는 FeRAM에 대해서 설명했으나, DRAM의 커패시터 형성에도 동일하게 적용할 수 있다. 이 경우에는, 상기의 강유전체 재료 대신에 (BaSr)TiO3(BST) 및 산화티타늄스트론튬(STO) 등의 고유전체 재료를 사용한다.
(부기 1) 반도체 기판의 위쪽에 형성된 절연막과, 상기 절연막 상에 형성된 하부 전극과 유전체막과 상부 전극을 갖는 커패시터를 구비한 반도체 장치에 있어서, 상기 하부 전극과 유전체막과 상기 상부 전극의 각 측벽이 1개의 면상에 형성되고, 상기 상부 전극의 막 두께는 중앙보다도 양측에서 얇게 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2) 반도체 기판의 위쪽에 형성된 절연막과, 상기 절연막 상에 형성된 하부 전극과 유전체막과 상부 전극을 갖는 커패시터를 구비한 반도체 장치에 있어서, 상기 하부 전극과 유전체막과 상기 상부 전극의 각 측벽이 1개의 면상에 형성되고, 상기 상부 전극은 재료가 서로 다른 하층부와 상층부를 가지며, 상기 상층부는 상기 하부 전극 또는 상기 유전체막을 에칭하는 조건 하에서 상기 하층부보다도 에칭 속도가 작은 재료로 구성되는 것을 특징으로 하는 반도체 장치.
(부기 3) 상기 하부 전극은 스트라이프 형상으로 형성되고, 상기 유전체막의 평면 형상은 상기 상부 전극의 평면 형상과 유사한 형상으로 형성되어 있는 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 반도체 장치.
(부기 4) 상기 상부 전극은 직사각형으로 형성되어 있는 것을 특징으로 하는 부기 1, 부기 2 또는 부기 3에 기재된 반도체 장치.
(부기 5) 상기 하부 전극 및 상기 유전체막은 스트라이프 형상으로 형성되고, 상기 상부 전극은 상기 유전체막 상에 복수 형성되어 있는 것을 특징으로 하는 부기 1 내지 부기 4 중 어느 하나에 기재된 반도체 장치.
(부기 6) 복수의 상기 상부 전극 사이에서, 상기 유전체막 및 상기 하부 전극의 폭이 좁게 되어 있는 것을 특징으로 하는 부기 5에 기재된 반도체 장치.
(부기 7) 상기 상부 전극 측부의 막 두께는 20㎚ 이상 존재하는 것을 특징으로 하는 부기 1 내지 부기 6 중 어느 하나에 기재된 반도체 장치.
(부기 8) 반도체 기판의 위쪽에 형성된 절연막 상에 커패시터로 되는 제 1 도전막, 유전체막, 제 2 도전막을 차례로 형성하는 공정과, 제 1 레지스트 패턴을 마스크로 사용하여 상기 제 2 도전막을 에칭함으로써 커패시터 상부 전극을 형성하는 공정과, 상기 제 1 레지스트 패턴을 제거하는 공정과, 상기 커패시터 상부 전극 상에 상기 커패시터 상부 전극의 패턴 폭과 동등하거나 그 이하의 폭을 갖는 제 2 레지스트 패턴을 형성하는 공정과, 상기 제 2 레지스트 패턴을 마스크로 사용하여 상기 제 2 레지스트 패턴의 측부를 후퇴시켜 상기 커패시터 상부 전극의 측부 근방 상면을 노출시키면서 상기 유전체막과 상기 제 1 도전막의 적어도 일부를 에칭하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9) 상기 커패시터 상부 전극을 일 방향으로 간격을 두어 복수 형성하고, 상기 제 2 레지스트 패턴을 복수의 상기 커패시터 상부 전극 상을 통과하는 스트라이프 형상으로 형성하며, 상기 제 2 레지스트 패턴을 마스크로 사용하여 상기 유전체막을 에칭함으로써 복수의 상기 커패시터 상부 전극 아래에 스트라이프 형상의 커패시터 유전체막을 형성하고, 상기 제 2 레지스트 패턴을 마스크로 사용하여 상기 제 1 도전막을 에칭함으로써 상기 커패시터 유전체막 아래에 스트라이프 형상의 커패시터 하부 전극을 형성하는 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 커패시터 유전체막과 상기 커패시터 하부 전극은, 상기 상부 전극의 상호간에서 폭이 좁게 형성되는 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 제 2 레지스트 패턴을 마스크로 하여 상기 유전체막을 에칭하여 커패시터 유전체막을 형성한 후에, 상기 제 2 레지스트 패턴을 제거하는 공정과, 상기 커패시터 상부 전극 및 상기 커패시터 유전체막 상에 상기 커패시터 상부 전극의 패턴 폭과 동등하거나 그 이하의 폭을 갖는 제 3 레지스트 패턴을 형성하는 공정과, 상기 제 3 레지스트 패턴을 마스크로 사용하여 상기 제 3 레지스트 패턴의 측부를 후퇴시켜 상기 커패시터 상부 전극의 측부 근방 상면을 노출시키면서 상기 제 1 도전막을 에칭하여 커패시터 하부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 커패시터 상부 전극을 형성한 후에, 상기 제 1 레지스트 패턴을 마스크로 사용하여 상기 유전체막을 에칭하여 상기 커패시터 상부 전극의 평면 형상과 유사한 평면 형상을 갖는 커패시터 유전체막을 형성하는 공정과, 상기제 2 레지스트 패턴을 마스크로 사용하여 상기 제 1 도전막을 에칭함으로써 상기 커패시터 하부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 유전체막 또는 상기 제 1 도전막의 에칭에 있어서, 염소와 아르곤 가스를 포함하는 플라즈마를 사용하고, 염소비, 가스 총유량, 바이어스 파워, 진공도를 조정함으로써 상기 레지스트 패턴의 후퇴 속도를 제어하는 것에 의해, 상기 커패시터 상부 전극 및 상기 커패시터 하부 전극 측벽에서의 도전성 에칭 반응 생성물의 부착을 저지하는 것을 특징으로 하는 부기 8 내지 부기 12 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 유전체막 및 상기 제 1 도전막의 에칭 종료 시에, 초기의 상기 커패시터 상부 전극의 상기 폭이 확보되도록 상기 제 1 도전막, 유전체막, 제 2 도전막의 각 막 두께가 설정되어 있는 것을 특징으로 하는 부기 8 내지 부기 13 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 유전체막 또는 상기 제 1 도전막의 에칭 중에 상기 커패시터 상부 전극의 측부가 후퇴하고, 그 후퇴량이 상기 커패시터 상부 전극의 패턴에 대한 상기 제 2 또는 제 3 레지스트 패턴 형성 시의 위치 어긋남 양 이상으로 되어 있는 것을 특징으로 하는 부기 8 내지 부기 13 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 유전체막 및 상기 제 1 도전막의 에칭 중에 상기 커패시터 상부 전극의 측부가 후퇴하고, 그 후퇴량이 상기 커패시터 상부 전극의 패턴 코너부를 제거하는 폭 이상으로 되어 있는 것을 특징으로 하는 부기 8 내지 부기 13 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 유전체막 또는 상기 제 1 도전막의 에칭 시에 상기 커패시터 상부 전극의 에칭을 억제하기 위한 에칭 방어막을 상기 커패시터 상부 전극 상에 형성하는 공정을 더 갖는 것을 특징으로 하는 부기 8 내지 부기 14 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 18) 상기 에칭 방어막은, 산화루테늄스트론튬인 것을 특징으로 하는 부기 17에 기재된 반도체 장치의 제조 방법.
상술한 바와 같이 본 발명에 의하면, 커패시터를 구성하는 유전체막과 하부 전극을 에칭에 의해 형성할 경우에, 그 에칭 중에 레지스트 패턴의 측부를 후퇴시킴으로써 상부 전극의 양측을 노출시키고, 상부 전극과 레지스트 패턴을 에칭용 마스크로서 기능시키는 동시에, 유전체막 또는 하부 전극으로 되는 막의 에칭을 종료한 시점에서, 상부 전극의 평면 형상이 거의 변화하지 않도록 했기 때문에, 레지스트 패턴의 측부에 발생하는 도전성 에칭 생성물이 커패시터의 측면에 부착되지 않아, 에칭 생성물에 의한 상부 전극과 하부 전극의 단락을 미연에 방지할 수 있으며, 하부 전극 폭에 대한 상부 전극 폭의 축소를 최소한으로 억제하여 셀 효율을 향상시킬 수 있다.
또한, 본 발명에 의하면, 유전체막 또는 하부 전극막을 에칭할 때에, 레지스트 패턴의 후퇴와 함께 상부 전극을 후퇴시키도록 하고 있기 때문에, 레지스트 패턴의 코너 결손에 의한 커패시터 면적의 감소를 억제할 수 있다.
또한, 본 발명에 의하면, 유전체막 또는 하부 전극막을 에칭할 때에, 상부 전극의 양측이 레지스트 패턴으로부터 돌출되도록 하고, 그 돌출된 분만큼 상부 전극의 양측을 제거하도록 했기 때문에, 레지스트 패턴의 위치 어긋남에 의한 상부 전극 면적의 편차를 억제할 수 있다.
Claims (10)
- 반도체 기판의 위쪽에 형성된 절연막과,상기 절연막 상에 형성된 하부 전극과 유전체막과 상부 전극을 갖는 커패시터를 구비한 반도체 장치에 있어서,상기 하부 전극과 유전체막과 상기 상부 전극의 각 측벽이 1개의 면상에 형성되고,상기 상부 전극의 막 두께는 중앙보다도 양측에서 얇게 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판의 위쪽에 형성된 절연막과,상기 절연막 상에 형성된 하부 전극과 유전체막과 상부 전극을 갖는 커패시터를 구비한 반도체 장치에 있어서,상기 하부 전극과 유전체막과 상기 상부 전극의 각 측벽이 1개의 면상에 형성되고,상기 상부 전극은 재료가 서로 다른 하층부와 상층부를 가지며, 상기 상층부는 상기 하부 전극 또는 상기 유전체막을 에칭하는 조건 하에서 상기 하층부보다도 에칭 속도가 작은 재료로 구성되는 것을 특징으로 하는 반도체 장치.
- 반도체 기판의 위쪽에 형성된 절연막 상에 커패시터로 되는 제 1 도전막, 유전체막, 제 2 도전막을 차례로 형성하는 공정과,제 1 레지스트 패턴을 마스크로 사용하여 상기 제 2 도전막을 에칭함으로써 커패시터 상부 전극을 형성하는 공정과,상기 제 1 레지스트 패턴을 제거하는 공정과,상기 커패시터 상부 전극 상에 상기 커패시터 상부 전극의 패턴 폭과 동등하거나 그 이하의 폭을 갖는 제 2 레지스트 패턴을 형성하는 공정과,상기 제 2 레지스트 패턴을 마스크로 사용하여 상기 제 2 레지스트 패턴의 측부를 후퇴시켜 상기 커패시터 상부 전극의 측부 근방의 상면을 노출시키면서 상기 유전체막과 상기 제 1 도전막의 적어도 일부를 에칭하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 3 항에 있어서,상기 제 2 레지스트 패턴을 마스크로 하여 상기 유전체막을 에칭하여 커패시터 유전체막을 형성한 후에, 상기 제 2 레지스트 패턴을 제거하는 공정과,상기 커패시터 상부 전극 및 상기 커패시터 유전체막 상에 상기 커패시터 상부 전극의 패턴 폭과 동등하거나 그 이하의 폭을 갖는 제 3 레지스트 패턴을 형성하는 공정과,상기 제 3 레지스트 패턴을 마스크로 사용하여 상기 제 3 레지스트 패턴의 측부를 후퇴시켜 상기 커패시터 상부 전극의 측부 근방 상면을 노출시키면서 상기 제 1 도전막을 에칭하여 커패시터 하부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 3 항에 있어서,상기 커패시터 상부 전극을 형성한 후에, 상기 제 1 레지스트 패턴을 마스크로 사용하여 상기 유전체막을 에칭하여 상기 커패시터 상부 전극의 평면 형상과 유사한 평면 형상을 갖는 커패시터 유전체막을 형성하는 공정과,상기 제 2 레지스트 패턴을 마스크로 사용하여 상기 제 1 도전막을 에칭함으로써 상기 커패시터 하부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 3 항, 제 4 항 또는 제 5 항에 있어서,상기 유전체막 또는 상기 제 1 도전막의 에칭에서, 염소와 아르곤 가스를 포함하는 플라즈마를 사용하고, 염소비, 가스 총유량, 바이어스 파워, 진공도를 조정함으로써 상기 레지스트 패턴의 후퇴 속도를 제어함으로써, 상기 커패시터 상부 전극 및 상기 커패시터 하부 전극 측벽에서의 도전성 에칭 반응 생성물의 부착을 저지하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,상기 유전체막 및 상기 제 1 도전막의 에칭 종료 시에, 초기의 상기 커패시터 상부 전극의 상기 폭이 확보되도록 상기 제 1 도전막, 유전체막, 제 2 도전막의각 막 두께가 설정되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,상기 유전체막 또는 상기 제 1 도전막의 에칭 중에 상기 커패시터 상부 전극의 측부가 후퇴하고, 그 후퇴량이 상기 커패시터 상부 전극의 패턴에 대한 상기 제 2 또는 제 3 레지스트 패턴 형성 시의 위치 어긋남 양 이상으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,상기 유전체막 및 상기 제 1 도전막의 에칭 중에 상기 커패시터 상부 전극의 측부가 후퇴하고, 그 후퇴량이 상기 커패시터 상부 전극의 패턴 코너부를 제거하는 폭 이상으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 3 항 내지 제 7 항 중 어느 한 항에 있어서,상기 유전체막 또는 상기 제 1 도전막의 에칭 시에 상기 커패시터 상부 전극의 에칭을 억제하기 위한 에칭 방어막을 상기 커패시터 상부 전극 상에 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2001-00129488 | 2001-04-26 | ||
| JP2001129488A JP2002324852A (ja) | 2001-04-26 | 2001-04-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020083408A true KR20020083408A (ko) | 2002-11-02 |
| KR100718171B1 KR100718171B1 (ko) | 2007-05-15 |
Family
ID=18978004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010066855A KR100718171B1 (ko) | 2001-04-26 | 2001-10-29 | 반도체 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6713798B2 (ko) |
| JP (1) | JP2002324852A (ko) |
| KR (1) | KR100718171B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100949107B1 (ko) * | 2005-03-18 | 2010-03-22 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치의 제조 방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002324852A (ja) * | 2001-04-26 | 2002-11-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4115779B2 (ja) * | 2002-08-30 | 2008-07-09 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2004146559A (ja) * | 2002-10-24 | 2004-05-20 | Elpida Memory Inc | 容量素子の製造方法 |
| JP4303205B2 (ja) | 2003-02-27 | 2009-07-29 | 富士通マイクロエレクトロニクス株式会社 | 強誘電体キャパシタの製造方法 |
| JP2006093451A (ja) * | 2004-09-24 | 2006-04-06 | Toshiba Corp | 半導体装置 |
| JP2008016636A (ja) * | 2006-07-06 | 2008-01-24 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2008078417A (ja) * | 2006-09-21 | 2008-04-03 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP4999185B2 (ja) * | 2008-03-04 | 2012-08-15 | 富士フイルム株式会社 | ドライエッチング方法及びドライエッチング装置 |
| JP5292918B2 (ja) * | 2008-05-20 | 2013-09-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP5617368B2 (ja) * | 2010-06-18 | 2014-11-05 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US10510825B2 (en) * | 2017-10-23 | 2019-12-17 | Globalfoundries Singapore Pte. Ltd. | Metal-insulator-metal capacitor with improved time-dependent dielectric breakdown |
| KR102654937B1 (ko) | 2019-07-04 | 2024-04-04 | 삼성전자주식회사 | 자기 저항 메모리 장치 및 그 제조 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06301064A (ja) * | 1993-04-15 | 1994-10-28 | Seiko Epson Corp | Ｍｉｍ型非線形素子及びその製造方法 |
| US5838605A (en) * | 1996-03-20 | 1998-11-17 | Ramtron International Corporation | Iridium oxide local interconnect |
| EP0836226A4 (en) * | 1996-04-19 | 2001-09-05 | Matsushita Electronics Corp | SEMICONDUCTOR DEVICE |
| JPH1098162A (ja) | 1996-09-20 | 1998-04-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP3039425B2 (ja) * | 1997-03-03 | 2000-05-08 | 日本電気株式会社 | 容量素子及びその製造方法 |
| JP3039461B2 (ja) * | 1997-07-16 | 2000-05-08 | 日本電気株式会社 | 容量素子の製造方法 |
| KR19990049367A (ko) * | 1997-12-12 | 1999-07-05 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| US6094335A (en) * | 1998-10-09 | 2000-07-25 | Advanced Micro Devices, Inc. | Vertical parallel plate capacitor |
| JP3211809B2 (ja) * | 1999-04-23 | 2001-09-25 | ソニー株式会社 | 半導体記憶装置およびその製造方法 |
| JP2002324852A (ja) * | 2001-04-26 | 2002-11-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
2001
- 2001-04-26 JP JP2001129488A patent/JP2002324852A/ja active Pending
- 2001-10-09 US US09/971,736 patent/US6713798B2/en not_active Expired - Lifetime
- 2001-10-29 KR KR1020010066855A patent/KR100718171B1/ko not_active IP Right Cessation
-
2004
- 2004-01-29 US US10/765,898 patent/US6987045B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100949107B1 (ko) * | 2005-03-18 | 2010-03-22 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6987045B2 (en) | 2006-01-17 |
| KR100718171B1 (ko) | 2007-05-15 |
| US6713798B2 (en) | 2004-03-30 |
| US20040185663A1 (en) | 2004-09-23 |
| US20030062563A1 (en) | 2003-04-03 |
| JP2002324852A (ja) | 2002-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7465657B2 (en) | Method of manufacturing a semiconductor device having a capacitor | |
| US20070114590A1 (en) | Semiconductor device and method of manufacturing the same | |
| US6777305B2 (en) | Method for fabricating semiconductor device | |
| US20040183112A1 (en) | Semiconductor device and method of manufacturing the same | |
| US20070032015A1 (en) | Semiconductor device and manufacturing method of the same | |
| US7595250B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100718171B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2008210893A (ja) | 半導体装置とその製造方法 | |
| US7139161B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20030235944A1 (en) | Semiconductor device manufacturing method | |
| JP4629021B2 (ja) | 半導体装置の製造方法 | |
| KR100699206B1 (ko) | 강유전성 메모리 셀 제조방법 | |
| JP4115779B2 (ja) | 半導体装置の製造方法 | |
| JP5242044B2 (ja) | 強誘電体メモリ装置とその製造方法 | |
| JP4920855B2 (ja) | 半導体装置及びその製造方法 | |
| JP4515492B2 (ja) | 半導体装置の製造方法 | |
| JP2004221241A (ja) | 半導体装置の製造方法 | |
| KR20080064194A (ko) | 반도체 장치와 그 제조 방법 | |
| JP2004214456A (ja) | 半導体装置及びその製造方法 | |
| KR20030057672A (ko) | 강유전체 캐패시터 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130502 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140418 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150416 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160419 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20170420 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |