JP2002324852A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】キャパシタを有する半導体装置の製造方法に関
し、キャパシタを構成する上部電極の幅と下部電極の幅
の差を従来よりも小さくすること。 【解決手段】キャパシタとなる第１導電膜１１、誘電体
膜２１、第２導電膜１３を絶縁膜１０上に順に形成する
工程と、第１レジストパターン１４をマスクに用いて第
２導電膜１３をエッチングすることによりキャパシタ上
部電極１３ａを形成する工程と、第１レジストパターン
１４を除去する工程と、キャパシタ上部電極１３ａの上
にキャパシタ上部電極１３ａのパターン幅と同等かそれ
以下の幅を有する第２レジストパターン１５，１６を形
成する工程と、第２レジストパターン１５，１６をマス
クに使用して、第２レジストパターン１５，１６の側部
を後退させてキャパシタ上部電極１３ａの側部寄りの上
面を露出させながら誘電体膜１２と第１導電膜１１の少
なくとも一部をエッチングする工程とを含む。
し、キャパシタを構成する上部電極の幅と下部電極の幅
の差を従来よりも小さくすること。 【解決手段】キャパシタとなる第１導電膜１１、誘電体
膜２１、第２導電膜１３を絶縁膜１０上に順に形成する
工程と、第１レジストパターン１４をマスクに用いて第
２導電膜１３をエッチングすることによりキャパシタ上
部電極１３ａを形成する工程と、第１レジストパターン
１４を除去する工程と、キャパシタ上部電極１３ａの上
にキャパシタ上部電極１３ａのパターン幅と同等かそれ
以下の幅を有する第２レジストパターン１５，１６を形
成する工程と、第２レジストパターン１５，１６をマス
クに使用して、第２レジストパターン１５，１６の側部
を後退させてキャパシタ上部電極１３ａの側部寄りの上
面を露出させながら誘電体膜１２と第１導電膜１１の少
なくとも一部をエッチングする工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、キャパシタを有する
半導体装置及びその製造方法に関する。
の製造方法に関し、より詳しくは、キャパシタを有する
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】プレーナ型ＦｅＲＡＭ(ferroelectric r
andom access memory)を構成するキャパシタは、図１に
示すように、プレート線と呼ばれるストライプ状の下部
電極101 と、下部電極101 の上に形成された強誘電体膜
102 と、強誘電体膜102 の上に形成された複数の上部電
極103 とを有している。そして、ストライプ状の下部電
極101 上には上部電極103 の数だけキャパシタが形成さ
れることになる。
andom access memory)を構成するキャパシタは、図１に
示すように、プレート線と呼ばれるストライプ状の下部
電極101 と、下部電極101 の上に形成された強誘電体膜
102 と、強誘電体膜102 の上に形成された複数の上部電
極103 とを有している。そして、ストライプ状の下部電
極101 上には上部電極103 の数だけキャパシタが形成さ
れることになる。
【０００３】次に、図１のＩ−Ｉ線断面から見た従来の
キャパシタ形成工程を以下に説明する。まず、図２(a)
に示すように、絶縁膜100 上に第１導電膜101a、強誘電
体膜102 、第２導電膜103aを順に形成する。続いて、第
２導電膜103a上に上部電極形状の第１のレジストパター
ン（不図示）を形成し、第１のレジストパターンをマス
クにして第２導電膜103aをエッチングする。そして第１
のレジストパターンを除去した後に残された第２導電膜
103aを図２(b) に示すように上部電極103 として使用す
る。
キャパシタ形成工程を以下に説明する。まず、図２(a)
に示すように、絶縁膜100 上に第１導電膜101a、強誘電
体膜102 、第２導電膜103aを順に形成する。続いて、第
２導電膜103a上に上部電極形状の第１のレジストパター
ン（不図示）を形成し、第１のレジストパターンをマス
クにして第２導電膜103aをエッチングする。そして第１
のレジストパターンを除去した後に残された第２導電膜
103aを図２(b) に示すように上部電極103 として使用す
る。
【０００４】次に、図２(c) に示すように、上部電極10
3 の両側縁に一致するような形状のストライプ状の第２
のレジストパターン104 を強誘電体膜102 上に形成し、
続いて図２(d) に示すように第２レジストパターン104
をマスクにして強誘電体膜102 をエッチングする。第２
のレジストパターン105 を除去した後に、上部電極103
及び強誘電体膜102 の両側縁に一致するような形状のス
トライプ状の第３のレジストパターン105を第１導電膜1
01aの上に形成した後に、図２(e) に示すように、第３
のレジストパターン10５をマスクにして第１導電膜101a
をエッチングし、これにより残された第１導電膜101aを
下部電極101 として使用する。その後に、第３のレジス
トパターン105 を除去すると、ほぼ図１に示す平面形状
が得られる。
3 の両側縁に一致するような形状のストライプ状の第２
のレジストパターン104 を強誘電体膜102 上に形成し、
続いて図２(d) に示すように第２レジストパターン104
をマスクにして強誘電体膜102 をエッチングする。第２
のレジストパターン105 を除去した後に、上部電極103
及び強誘電体膜102 の両側縁に一致するような形状のス
トライプ状の第３のレジストパターン105を第１導電膜1
01aの上に形成した後に、図２(e) に示すように、第３
のレジストパターン10５をマスクにして第１導電膜101a
をエッチングし、これにより残された第１導電膜101aを
下部電極101 として使用する。その後に、第３のレジス
トパターン105 を除去すると、ほぼ図１に示す平面形状
が得られる。
【０００５】そのようなキャパシタを構成する強誘電体
膜102 の材料としてＰＺＴ、ＰＬＺＴ、ＳＢＴ等が使用
され、また導電膜101a,103a の材料としてPt、Ir、Ru等
が使用されるが、いずれの材料も反応性に乏しく、それ
らの膜のパターニングは主にスパッタ性の強いプラズマ
エッチングが用いられている。そのようなエッチングプ
ロセスでは、図２(d),(e) に示すように、エッチング中
にパターン側壁に生成物106 が付着しやすい。その生成
物106 は金属材料を含んでいるため導電性であり、その
生成物106 がそのまま残留するとキャパシタの上下の電
極101,103 間にリーク電流が流れる原因となる。
膜102 の材料としてＰＺＴ、ＰＬＺＴ、ＳＢＴ等が使用
され、また導電膜101a,103a の材料としてPt、Ir、Ru等
が使用されるが、いずれの材料も反応性に乏しく、それ
らの膜のパターニングは主にスパッタ性の強いプラズマ
エッチングが用いられている。そのようなエッチングプ
ロセスでは、図２(d),(e) に示すように、エッチング中
にパターン側壁に生成物106 が付着しやすい。その生成
物106 は金属材料を含んでいるため導電性であり、その
生成物106 がそのまま残留するとキャパシタの上下の電
極101,103 間にリーク電流が流れる原因となる。
【０００６】即ち、強誘電体膜102 又は下部電極101 を
パターニングするために使用される第２又は第３のレジ
スト104,105 の形状を上部電極103 の両側縁に一致する
形状にすれば導電性のエッチング生成物106 がキャパシ
タ側壁に付着して上部電極103 と下部電極101 を短絡す
る原因となる。なお、レジストをマスクに使用してパタ
ーニングされたキャパシタの側壁に反応生成物が付着す
ることは、特開平１０−９８１６２号公報にも記載があ
る。
パターニングするために使用される第２又は第３のレジ
スト104,105 の形状を上部電極103 の両側縁に一致する
形状にすれば導電性のエッチング生成物106 がキャパシ
タ側壁に付着して上部電極103 と下部電極101 を短絡す
る原因となる。なお、レジストをマスクに使用してパタ
ーニングされたキャパシタの側壁に反応生成物が付着す
ることは、特開平１０−９８１６２号公報にも記載があ
る。
【０００７】キャパシタ側壁でのエッチング生成物の付
着を防止するためには図３(a) 又は図３(b) に示すよう
に、第２又は第３のレジストパターン104,105 を上部電
極103 の幅よりも広い形状にして、エッチング生成物が
キャパシタ全体の側壁に付着することを避けるようにす
ることが一般的である。第２又は第３のレジストパター
ン105,106 を上部電極103 よりも拡大する幅はフォトリ
ソグラフィー工程での位置ずれ制御範囲にマージンを加
えた大きさを設定する必要がある。
着を防止するためには図３(a) 又は図３(b) に示すよう
に、第２又は第３のレジストパターン104,105 を上部電
極103 の幅よりも広い形状にして、エッチング生成物が
キャパシタ全体の側壁に付着することを避けるようにす
ることが一般的である。第２又は第３のレジストパター
ン105,106 を上部電極103 よりも拡大する幅はフォトリ
ソグラフィー工程での位置ずれ制御範囲にマージンを加
えた大きさを設定する必要がある。
【０００８】これによりキャパシタ形成終了後のキャパ
シタ断面は図３(d) に示すようになり、上部電極103 の
側面と強誘電体膜102 及び下部電極101 の側面とは同一
面にならず、段差がみられる雛壇形となり、その平面形
状は図４のようになる。
シタ断面は図３(d) に示すようになり、上部電極103 の
側面と強誘電体膜102 及び下部電極101 の側面とは同一
面にならず、段差がみられる雛壇形となり、その平面形
状は図４のようになる。
【０００９】
【発明が解決しようとする課題】しかし、図３に示した
ようなキャパシタ形成方法によれば、エッチング生成物
を介した上部電極と下部電極の短絡を防止することはで
きるが、図４に示すように露光装置の位置ズレやマージ
ンの幅分だけ下部電極101 の幅が上部電極103 よりも片
側で約０．４５μｍ大きくなるので、キャパシタの微細
化に支障をきたすことになる。
ようなキャパシタ形成方法によれば、エッチング生成物
を介した上部電極と下部電極の短絡を防止することはで
きるが、図４に示すように露光装置の位置ズレやマージ
ンの幅分だけ下部電極101 の幅が上部電極103 よりも片
側で約０．４５μｍ大きくなるので、キャパシタの微細
化に支障をきたすことになる。
【００１０】本発明の目的は、キャパシタを構成する上
部電極の幅と下部電極の幅の差を従来よりも小さくする
半導体装置及びその製造方法を提供することにある。
部電極の幅と下部電極の幅の差を従来よりも小さくする
半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記した課題は、半導体
基板の上方に形成された絶縁膜と、前記絶縁膜の上に形
成された下部電極と誘電体膜と上部電極を有するキャパ
シタを備えた半導体装置において、前記下部電極と誘電
体膜と前記上部電極の各側壁が１つの面上に形成され、
前記上部電極の膜厚は中央よりも両側で薄く形成されて
いることを特徴とする半導体装置によって解決される。
基板の上方に形成された絶縁膜と、前記絶縁膜の上に形
成された下部電極と誘電体膜と上部電極を有するキャパ
シタを備えた半導体装置において、前記下部電極と誘電
体膜と前記上部電極の各側壁が１つの面上に形成され、
前記上部電極の膜厚は中央よりも両側で薄く形成されて
いることを特徴とする半導体装置によって解決される。
【００１２】上記した課題は、半導体基板の上方に形成
された絶縁膜と、前記絶縁膜の上に形成された下部電極
と誘電体膜と上部電極を有するキャパシタを備えた半導
体装置において、前記下部電極と誘電体膜と前記上部電
極の各側壁が１つの面上に形成され、前記上部電極は、
材料が異なる下層部と上層部を有し、且つ該上層部は、
前記下部電極又は前記誘電体膜をエッチングする条件下
で該下層部よりもエッチング速度が小さい材料から構成
されることを特徴とする半導体装置により解決される。
された絶縁膜と、前記絶縁膜の上に形成された下部電極
と誘電体膜と上部電極を有するキャパシタを備えた半導
体装置において、前記下部電極と誘電体膜と前記上部電
極の各側壁が１つの面上に形成され、前記上部電極は、
材料が異なる下層部と上層部を有し、且つ該上層部は、
前記下部電極又は前記誘電体膜をエッチングする条件下
で該下層部よりもエッチング速度が小さい材料から構成
されることを特徴とする半導体装置により解決される。
【００１３】上記した課題は、半導体基板の上方に形成
された絶縁膜上に、キャパシタとなる第１の導電膜、誘
電体膜、第２の導電膜を順に形成する工程と、第１のレ
ジストパターンをマスクに用いて前記第２の導電膜をエ
ッチングすることによりキャパシタ上部電極を形成する
工程と、前記第１のレジストパターンを除去する工程
と、前記キャパシタ上部電極の上に前記キャパシタ上部
電極のパターン幅と同等かそれ以下の幅を有する第２の
レジストパターンを形成する工程と、前記第２のレジス
トパターンをマスクに使用して、前記第２のレジストパ
ターンの側部を後退させて前記キャパシタ上部電極の側
部寄りの上面を露出させながら前記誘電体膜と前記第１
の導電膜の少なくとも一部をエッチングする工程とを有
することを特徴とする半導体装置の製造方法により解決
される。
された絶縁膜上に、キャパシタとなる第１の導電膜、誘
電体膜、第２の導電膜を順に形成する工程と、第１のレ
ジストパターンをマスクに用いて前記第２の導電膜をエ
ッチングすることによりキャパシタ上部電極を形成する
工程と、前記第１のレジストパターンを除去する工程
と、前記キャパシタ上部電極の上に前記キャパシタ上部
電極のパターン幅と同等かそれ以下の幅を有する第２の
レジストパターンを形成する工程と、前記第２のレジス
トパターンをマスクに使用して、前記第２のレジストパ
ターンの側部を後退させて前記キャパシタ上部電極の側
部寄りの上面を露出させながら前記誘電体膜と前記第１
の導電膜の少なくとも一部をエッチングする工程とを有
することを特徴とする半導体装置の製造方法により解決
される。
【００１４】本発明によれば、キャパシタを構成する誘
電体膜と下部電極をエッチングにより形成する場合に、
そのエッチング中にレジストパターンの側部を後退させ
ることにより上部電極の両側を露出させ、上部電極とレ
ジストパターンをエッチング用マスクとして機能させる
とともに、誘電体膜又は下部電極となる膜のエッチング
を終えた時点で、上部電極の平面形状が殆ど変化しない
ように上部電極の膜厚、エッチング条件を制御したり、
上部電極の上部をエッチングされ難い材料から構成した
りしている。
電体膜と下部電極をエッチングにより形成する場合に、
そのエッチング中にレジストパターンの側部を後退させ
ることにより上部電極の両側を露出させ、上部電極とレ
ジストパターンをエッチング用マスクとして機能させる
とともに、誘電体膜又は下部電極となる膜のエッチング
を終えた時点で、上部電極の平面形状が殆ど変化しない
ように上部電極の膜厚、エッチング条件を制御したり、
上部電極の上部をエッチングされ難い材料から構成した
りしている。
【００１５】これにより、レジストパターンの側部に発
生する導電性エッチング生成物がキャパシタの側面に付
着せず、エッチング生成物による上部電極と下部電極の
短絡を未然に防止される。また、下部電極の幅に対する
上部電極の幅の縮小を最小限に抑えセル効率が向上す
る。また、本発明によれば、誘電体膜又は下部電極膜を
エッチングする際に、レジストパターンの後退とともに
上部電極を後退するようにしているので、レジストパタ
ーンのコーナー欠損によるキャパシタ面積が減少しにく
くなる。
生する導電性エッチング生成物がキャパシタの側面に付
着せず、エッチング生成物による上部電極と下部電極の
短絡を未然に防止される。また、下部電極の幅に対する
上部電極の幅の縮小を最小限に抑えセル効率が向上す
る。また、本発明によれば、誘電体膜又は下部電極膜を
エッチングする際に、レジストパターンの後退とともに
上部電極を後退するようにしているので、レジストパタ
ーンのコーナー欠損によるキャパシタ面積が減少しにく
くなる。
【００１６】さらに、本発明によれば、誘電体膜又は下
部電極膜をエッチングする際に、上部電極の両側がレジ
ストパターンからはみ出るようにし、そのはみ出した分
だけ上部電極の両側を除去するようにしたので、レジス
トパターンの位置ずれによる上部電極面積のバラツキが
抑制される。
部電極膜をエッチングする際に、上部電極の両側がレジ
ストパターンからはみ出るようにし、そのはみ出した分
だけ上部電極の両側を除去するようにしたので、レジス
トパターンの位置ずれによる上部電極面積のバラツキが
抑制される。
【００１７】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。 （第１の実施の形態）図５〜図１１は本発明の第１実施
形態の半導体装置の製造工程に示す断面図である。図１
２〜図１４は、本発明の第１実施形態に係る半導体装置
のワード線方向のキャパシタの形成工程を示す断面図、
図１５〜図１７は、本発明の第１実施形態に係る半導体
装置のメモリセルの形成工程を示す平面図である。
基づいて説明する。 （第１の実施の形態）図５〜図１１は本発明の第１実施
形態の半導体装置の製造工程に示す断面図である。図１
２〜図１４は、本発明の第１実施形態に係る半導体装置
のワード線方向のキャパシタの形成工程を示す断面図、
図１５〜図１７は、本発明の第１実施形態に係る半導体
装置のメモリセルの形成工程を示す平面図である。
【００１８】まず、図５に示す断面構造を得るまでの工
程を説明する。ｎ型又はｐ型のシリコン（半導体）基板
１表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）
法により素子分離絶縁膜２を形成する。素子分離絶縁膜
２としてＳＴＩ(Shallow Trench Isolation)を採用して
もよい。そのような素子分離絶縁膜２を形成した後に、
シリコン基板１のメモリセル領域における所定の活性領
域（トランジスタ形成領域）にｐウェル３を形成する。
程を説明する。ｎ型又はｐ型のシリコン（半導体）基板
１表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）
法により素子分離絶縁膜２を形成する。素子分離絶縁膜
２としてＳＴＩ(Shallow Trench Isolation)を採用して
もよい。そのような素子分離絶縁膜２を形成した後に、
シリコン基板１のメモリセル領域における所定の活性領
域（トランジスタ形成領域）にｐウェル３を形成する。
【００１９】その後、シリコン基板１の活性領域表面を
熱酸化してシリコン酸化膜を形成してこれをゲート絶縁
膜４として用いる。次に、シリコン基板１の上側全面に
多結晶シリコン又は高融点金属シリサイドからなる導電
膜を形成する。その後に、導電膜をフォトリソグラフィ
法により所定の形状にパターニングして、ゲート電極５
ａ，５ｂを形成する。メモリセル領域における１つのｐ
ウェル３上には２つのゲート電極５ａ，５ｂがほぼ平行
に配置される。それらのゲート電極５ａ，５ｂはワード
線の一部を構成する。
熱酸化してシリコン酸化膜を形成してこれをゲート絶縁
膜４として用いる。次に、シリコン基板１の上側全面に
多結晶シリコン又は高融点金属シリサイドからなる導電
膜を形成する。その後に、導電膜をフォトリソグラフィ
法により所定の形状にパターニングして、ゲート電極５
ａ，５ｂを形成する。メモリセル領域における１つのｐ
ウェル３上には２つのゲート電極５ａ，５ｂがほぼ平行
に配置される。それらのゲート電極５ａ，５ｂはワード
線の一部を構成する。
【００２０】続いて、ゲート電極５ａ，５ｂの両側のｐ
ウェル３内にｎ型不純物をイオン注入して、ｎチャネル
ＭＯＳトランジスタのソース／ドレインとなるｎ型不純
物拡散領域６ａ，６ｂを形成する。さらに、シリコン基
板１の全面に絶縁膜を形成した後、その絶縁膜をエッチ
バックしてゲート電極５ａ，５ｂの両側部分に側壁絶縁
膜７として残す。その絶縁膜は、例えばＣＶＤ法により
酸化シリコン（SiO2）である。
ウェル３内にｎ型不純物をイオン注入して、ｎチャネル
ＭＯＳトランジスタのソース／ドレインとなるｎ型不純
物拡散領域６ａ，６ｂを形成する。さらに、シリコン基
板１の全面に絶縁膜を形成した後、その絶縁膜をエッチ
バックしてゲート電極５ａ，５ｂの両側部分に側壁絶縁
膜７として残す。その絶縁膜は、例えばＣＶＤ法により
酸化シリコン（SiO2）である。
【００２１】さらに、ゲート電極５ａ，５ｂと側壁絶縁
膜７をマスクに使用して、ウェル３内に再びｎ型不純物
イオンを注入することによりｎ型不拡散領域６ａ，６ｂ
をＬＤＤ構造にする。なお、１つのｐウェル３におい
て、２つのゲート電極５ａの間に挟まれるｎ型不純物拡
散領域６ｂは後述するビット線に電気的に接続され、ま
た、ｐウェル３の両側の２つの不純物拡散素６ａは後述
するキャパシタ上部電極に電気的に接続される。
膜７をマスクに使用して、ウェル３内に再びｎ型不純物
イオンを注入することによりｎ型不拡散領域６ａ，６ｂ
をＬＤＤ構造にする。なお、１つのｐウェル３におい
て、２つのゲート電極５ａの間に挟まれるｎ型不純物拡
散領域６ｂは後述するビット線に電気的に接続され、ま
た、ｐウェル３の両側の２つの不純物拡散素６ａは後述
するキャパシタ上部電極に電気的に接続される。
【００２２】以上のように、メモリセル領域のｐウェル
３では、ゲート電極５ａ，５ｂとｎ型不純物拡散領域６
ａ，６ｂ等によって２つのｎ型ＭＯＳＦＥＴが構成さ
れ、図１５(a) に示すようなメモリセルの平面構成とな
る。但し、平面図においては側壁絶縁膜７は省略されて
いる。次に、全面に高融点金属膜を形成した後に、この
高融点金属膜を加熱してｐ型不純物拡散領域６ａ，６ｂ
の表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを
形成する。その後、ウエットエッチングにより未反応の
高融点金属膜を除去する。
３では、ゲート電極５ａ，５ｂとｎ型不純物拡散領域６
ａ，６ｂ等によって２つのｎ型ＭＯＳＦＥＴが構成さ
れ、図１５(a) に示すようなメモリセルの平面構成とな
る。但し、平面図においては側壁絶縁膜７は省略されて
いる。次に、全面に高融点金属膜を形成した後に、この
高融点金属膜を加熱してｐ型不純物拡散領域６ａ，６ｂ
の表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを
形成する。その後、ウエットエッチングにより未反応の
高融点金属膜を除去する。
【００２３】さらに、プラズマＣＶＤ法により、シリコ
ン基板１の全面にカバー膜９として酸窒化シリコン（Si
ON）膜を約２００ｎｍの厚さに形成する。さらに、ＴＥ
ＯＳガスを用いるプラズマＣＶＤ法により、第１の層間
絶縁膜１０として二酸化シリコン（SiO2）をカバー膜９
上に約１．０μｍの厚さに成長する。続いて、第１の層
間絶縁膜１０を化学的機械研磨（ＣＭＰ；Chemical Mec
hanical Polishing)法により研磨してその上面を平坦化
する。
ン基板１の全面にカバー膜９として酸窒化シリコン（Si
ON）膜を約２００ｎｍの厚さに形成する。さらに、ＴＥ
ＯＳガスを用いるプラズマＣＶＤ法により、第１の層間
絶縁膜１０として二酸化シリコン（SiO2）をカバー膜９
上に約１．０μｍの厚さに成長する。続いて、第１の層
間絶縁膜１０を化学的機械研磨（ＣＭＰ；Chemical Mec
hanical Polishing)法により研磨してその上面を平坦化
する。
【００２４】次に、図６(a) 、図１２(a) に示す構造を
形成するまでの工程を説明する。まず、ＤＣスパッタ法
によって、厚さ１００〜３００ｎｍのプラチナ（Pt）膜
を第１の層間絶縁膜１０上に形成して、これを第１の導
電膜１１とする。プラチナ膜と第１の層間絶縁膜１０と
の密着性を改善するために、それらの間に厚さ１０〜３
０ｎｍのチタン膜を形成してもよい。なお、第１の導電
膜１１として、イリジウム、ルテニウム、酸化ルテニウ
ム、ルテニウム酸ストロンチウム(SrRuO3)等の膜を形成
してもよい。
形成するまでの工程を説明する。まず、ＤＣスパッタ法
によって、厚さ１００〜３００ｎｍのプラチナ（Pt）膜
を第１の層間絶縁膜１０上に形成して、これを第１の導
電膜１１とする。プラチナ膜と第１の層間絶縁膜１０と
の密着性を改善するために、それらの間に厚さ１０〜３
０ｎｍのチタン膜を形成してもよい。なお、第１の導電
膜１１として、イリジウム、ルテニウム、酸化ルテニウ
ム、ルテニウム酸ストロンチウム(SrRuO3)等の膜を形成
してもよい。
【００２５】次に、スパッタリング法により、ＰＺＴ
((Pb(Zr1-xTiX )O3)を第１の導電膜１１の上に１００〜
３００ｎｍの厚さに形成し、これを強誘電体膜１２とし
て使用する。続いて、酸素雰囲気中にシリコン基板１を
置き、例えば７２５℃、２０秒間、昇温速度１２５℃／
sec の条件で、強誘電体膜１２を構成するＰＬＺＴ膜を
ＲＴＡ(Rapid Thermal Annealing) 処理することによ
り、ＰＺＴ膜の結晶化処理を行う。
((Pb(Zr1-xTiX )O3)を第１の導電膜１１の上に１００〜
３００ｎｍの厚さに形成し、これを強誘電体膜１２とし
て使用する。続いて、酸素雰囲気中にシリコン基板１を
置き、例えば７２５℃、２０秒間、昇温速度１２５℃／
sec の条件で、強誘電体膜１２を構成するＰＬＺＴ膜を
ＲＴＡ(Rapid Thermal Annealing) 処理することによ
り、ＰＺＴ膜の結晶化処理を行う。
【００２６】強誘電膜１２の形成方法としては、上記し
たスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯ
Ｄ(Metal Organi Deposition) 法、ＭＯＣＶＤ法があ
る。また、強誘電体膜１２の材料としてはＰＺＴの他
に、ＰＬＺＴ(lead lanthanum zirconate titanate;(Pb
1-xLax )(Zr1-y Tiy )O3 ）、SrBi2(Tax Nb1-x )2O
9（但し、０＜ｘ≦１）、Bi4Ti2O12 のようなビスマス
酸化化合物などがある。
たスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯ
Ｄ(Metal Organi Deposition) 法、ＭＯＣＶＤ法があ
る。また、強誘電体膜１２の材料としてはＰＺＴの他
に、ＰＬＺＴ(lead lanthanum zirconate titanate;(Pb
1-xLax )(Zr1-y Tiy )O3 ）、SrBi2(Tax Nb1-x )2O
9（但し、０＜ｘ≦１）、Bi4Ti2O12 のようなビスマス
酸化化合物などがある。
【００２７】そのような強誘電体膜１２を形成した後
に、その上に第２の導電膜１３として酸化イリジウム(I
rOx ) 膜をスパッタリング法により１５０〜２５０ｎｍ
の厚さに形成する。即ち、第２の導電膜１３の膜厚は、
第２の導電膜１３，強誘電体膜１２及び第１の導電膜１
１のパターニングを終えた状態でその側縁部で少なくと
も２０ｎｍ以上残留する値とする。なお、第２の導電膜
１３として、プラチナ膜又はルテニウム酸ストロンチウ
ム（ＳＲＯ）膜をスパッタ法により形成してもよい。
第２の導電膜１３を形成した状態のメモリセルは図１５
(b) に示す平面構成となっている。
に、その上に第２の導電膜１３として酸化イリジウム(I
rOx ) 膜をスパッタリング法により１５０〜２５０ｎｍ
の厚さに形成する。即ち、第２の導電膜１３の膜厚は、
第２の導電膜１３，強誘電体膜１２及び第１の導電膜１
１のパターニングを終えた状態でその側縁部で少なくと
も２０ｎｍ以上残留する値とする。なお、第２の導電膜
１３として、プラチナ膜又はルテニウム酸ストロンチウ
ム（ＳＲＯ）膜をスパッタ法により形成してもよい。
第２の導電膜１３を形成した状態のメモリセルは図１５
(b) に示す平面構成となっている。
【００２８】その後に、第２の導電膜１３上にレジスト
を塗布し、これを露光、現像することにより、上部電極
形状の第１のレジストパターン１４を形成する。次に、
図６(b) 、図１２(b) 及び図１５(c) に示すように、第
１のレジストパターン１４をマスクに使用して第２の導
電膜１３をエッチングし、これにより残った第２の導電
膜１３をキャパシタ上部電極１３ａとする。
を塗布し、これを露光、現像することにより、上部電極
形状の第１のレジストパターン１４を形成する。次に、
図６(b) 、図１２(b) 及び図１５(c) に示すように、第
１のレジストパターン１４をマスクに使用して第２の導
電膜１３をエッチングし、これにより残った第２の導電
膜１３をキャパシタ上部電極１３ａとする。
【００２９】続いて、図７(a) に示すように、第１のレ
ジストパターン１４を除去してキャパシタ上部電極１３
ａを露出させる。この後に、温度６５０℃、６０分間の
条件で、キャパシタ上部電極１３ａを透過させて強誘電
体膜１２を酸素雰囲気中でアニールする。このアニール
は、スパッタリング及びエッチングの際に強誘電体膜１
２に入ったダメージを回復させるために行われる。
ジストパターン１４を除去してキャパシタ上部電極１３
ａを露出させる。この後に、温度６５０℃、６０分間の
条件で、キャパシタ上部電極１３ａを透過させて強誘電
体膜１２を酸素雰囲気中でアニールする。このアニール
は、スパッタリング及びエッチングの際に強誘電体膜１
２に入ったダメージを回復させるために行われる。
【００３０】次に、キャパシタ上部電極１３ａ及び強誘
電体膜１２の上にレジストを塗布し、これを露光、現像
することにより、図７(b) 、図１３(a) 及び図１６(a)
に示すように、第２のレジストパターン１５を形成す
る。第２のレジストパターン１５は、ゲート電極５ａ，
５ｂの延在方向にならんだ複数のキャパシタ上部電極１
３ａの上を通るストライプ形状を有し且つキャパシタ上
部電極１３ａの幅と同等の幅を有する。
電体膜１２の上にレジストを塗布し、これを露光、現像
することにより、図７(b) 、図１３(a) 及び図１６(a)
に示すように、第２のレジストパターン１５を形成す
る。第２のレジストパターン１５は、ゲート電極５ａ，
５ｂの延在方向にならんだ複数のキャパシタ上部電極１
３ａの上を通るストライプ形状を有し且つキャパシタ上
部電極１３ａの幅と同等の幅を有する。
【００３１】その後、図８(a) 、図１３(b) 、図１６
(b) に示すように、第２のレジストパターン１５をマス
クに使用して強誘電体膜１２をエッチングする。この
際、第２のレジストパターン１５を適度に後退させるエ
ッチング条件に設定することにより、副生成物のキャパ
シタ側壁への付着を防ぐようにする。このときの第２の
レジストパターン１５の片側での後退量ｘ1 は約０．４
μｍ程度である。レジスト後退量の制御は、プロセスガ
ス中にレジストとの反応性のあるガス、例えば塩素(Cl
2 )ガス等を添加したり圧力、バイアスパワーを調整す
ることで行う。その詳細については後述する。
(b) に示すように、第２のレジストパターン１５をマス
クに使用して強誘電体膜１２をエッチングする。この
際、第２のレジストパターン１５を適度に後退させるエ
ッチング条件に設定することにより、副生成物のキャパ
シタ側壁への付着を防ぐようにする。このときの第２の
レジストパターン１５の片側での後退量ｘ1 は約０．４
μｍ程度である。レジスト後退量の制御は、プロセスガ
ス中にレジストとの反応性のあるガス、例えば塩素(Cl
2 )ガス等を添加したり圧力、バイアスパワーを調整す
ることで行う。その詳細については後述する。
【００３２】強誘電体膜１２のエッチング中に、第２の
レジストパターン１５が後退してキャパシタ上部電極１
３ａの両側の縁部周辺が露出してその両側近傍の上部が
エッチングされるが、露出した部分は強誘電体膜１２の
マスクとして機能し、強誘電体膜１２のエッチングの終
了時点でキャパシタ上部電極１３ａの両側もマスク性に
充分に見合った厚さに残留する。キャパシタ上部電極１
３ａのマスク性を十分もたせるために、第１の導電膜１
３の材質、膜厚またはエッチング選択比が設定されてい
る。
レジストパターン１５が後退してキャパシタ上部電極１
３ａの両側の縁部周辺が露出してその両側近傍の上部が
エッチングされるが、露出した部分は強誘電体膜１２の
マスクとして機能し、強誘電体膜１２のエッチングの終
了時点でキャパシタ上部電極１３ａの両側もマスク性に
充分に見合った厚さに残留する。キャパシタ上部電極１
３ａのマスク性を十分もたせるために、第１の導電膜１
３の材質、膜厚またはエッチング選択比が設定されてい
る。
【００３３】なお、ストライプ形状の強誘電体膜１２の
延在方向では、キャパシタ上部電極１３ａは第２のレジ
ストパターン１５によりその後退量以上に広く覆われて
いるので、図１６(b) に示すように、キャパシタ上部電
極１３ａの四隅を除いて膜厚は変化しない。従って、強
誘電体膜１２のパターニングを終えた後には、キャパシ
タ上部電極１３ａの膜厚分布は、最後まで第２のレジス
トパターン１５に覆われた部分の中央部で厚くその両側
で薄くなっている。
延在方向では、キャパシタ上部電極１３ａは第２のレジ
ストパターン１５によりその後退量以上に広く覆われて
いるので、図１６(b) に示すように、キャパシタ上部電
極１３ａの四隅を除いて膜厚は変化しない。従って、強
誘電体膜１２のパターニングを終えた後には、キャパシ
タ上部電極１３ａの膜厚分布は、最後まで第２のレジス
トパターン１５に覆われた部分の中央部で厚くその両側
で薄くなっている。
【００３４】キャパシタ上部電極１３ａをマスクの一部
として使用してストライプ状にパターニングされた強誘
電体膜１２をキャパシタ誘電体膜１２ａとして使用す
る。そして、第２のレジストパターン１５を除去した後
に、温度６５０℃、６０分間でキャパシタ誘電体膜１２
ａを酸素雰囲気中でアニールする。第２のレジストパタ
ーン１５を除去した後の平面状態は、図１６(c) に示す
ようになる。
として使用してストライプ状にパターニングされた強誘
電体膜１２をキャパシタ誘電体膜１２ａとして使用す
る。そして、第２のレジストパターン１５を除去した後
に、温度６５０℃、６０分間でキャパシタ誘電体膜１２
ａを酸素雰囲気中でアニールする。第２のレジストパタ
ーン１５を除去した後の平面状態は、図１６(c) に示す
ようになる。
【００３５】次に、図８(b) 、図１４(a) 、図１７(a)
に示すように、キャパシタ上部電極１３ａ、キャパシタ
誘電体膜１２ａ及び第一の導電膜１１の上に、エンキャ
ップ層１４としてAl2O3 膜をスパッタリング法により５
０ｎｍの厚さに常温で形成する。このエンキャップ層１
４は、還元され易いキャパシタ誘電体膜１２ａを水素か
ら保護するために形成される。エンキャップ層１４とし
て、ＰＺＴ膜、ＰＬＺＴ膜又は酸化チタン膜を形成して
もよい。なお、エンキャップ層１７は図１７(a) 〜(c)
では省略されている。
に示すように、キャパシタ上部電極１３ａ、キャパシタ
誘電体膜１２ａ及び第一の導電膜１１の上に、エンキャ
ップ層１４としてAl2O3 膜をスパッタリング法により５
０ｎｍの厚さに常温で形成する。このエンキャップ層１
４は、還元され易いキャパシタ誘電体膜１２ａを水素か
ら保護するために形成される。エンキャップ層１４とし
て、ＰＺＴ膜、ＰＬＺＴ膜又は酸化チタン膜を形成して
もよい。なお、エンキャップ層１７は図１７(a) 〜(c)
では省略されている。
【００３６】その後に、酸素雰囲気中で、７００℃、６
０秒間、昇温速度１２５℃／sec の条件で、エンキャッ
プ層１７の下のキャパシタ誘電体膜１２ａを急速熱処理
してその膜質を改善する。次に、エンキャップ層１７の
上にレジストを塗布し、これを露光、現像することによ
り、キャパシタ誘電体膜１２ａよりも長いストライプ形
状を有し且つキャパシタ上部電極１３ａの幅と同等の幅
を有する第３のレジストパターン１６をキャパシタ誘電
体膜１２ａの上に沿って形成する。
０秒間、昇温速度１２５℃／sec の条件で、エンキャッ
プ層１７の下のキャパシタ誘電体膜１２ａを急速熱処理
してその膜質を改善する。次に、エンキャップ層１７の
上にレジストを塗布し、これを露光、現像することによ
り、キャパシタ誘電体膜１２ａよりも長いストライプ形
状を有し且つキャパシタ上部電極１３ａの幅と同等の幅
を有する第３のレジストパターン１６をキャパシタ誘電
体膜１２ａの上に沿って形成する。
【００３７】その後に、図９(a) 、図１４(b) 、図１７
(b) に示すように、第３のレジストパターン１６をマス
クに使用して第１の導電膜１１及びエンキャップ層１７
をエッチングし、これにより第３のレジストパターン１
６の下に残ったストライプ状の第１の導電膜１１をキャ
パシタ下部電極１１ａとして使用する。キャパシタ下部
電極１１ａはプレート線とも呼ばれる。
(b) に示すように、第３のレジストパターン１６をマス
クに使用して第１の導電膜１１及びエンキャップ層１７
をエッチングし、これにより第３のレジストパターン１
６の下に残ったストライプ状の第１の導電膜１１をキャ
パシタ下部電極１１ａとして使用する。キャパシタ下部
電極１１ａはプレート線とも呼ばれる。
【００３８】そのエッチングの際、適度に第３のレジス
トパターン１６を後退させるエッチング条件に設定する
ことにより、エッチング生成物のキャパシタ側壁への付
着を防ぐようにする。このときの第３のレジストパター
ン１６の片側での後退量ｘ2は約０．４μｍ程度であ
る。レジスト後退量の制御は、プロセスガス中にレジス
トとの反応性のあるガス、 たとえば塩素(Cl2 )ガス等を
添加したり圧力、バイアスパワーを調整することで行
う。その詳細についても後述する。
トパターン１６を後退させるエッチング条件に設定する
ことにより、エッチング生成物のキャパシタ側壁への付
着を防ぐようにする。このときの第３のレジストパター
ン１６の片側での後退量ｘ2は約０．４μｍ程度であ
る。レジスト後退量の制御は、プロセスガス中にレジス
トとの反応性のあるガス、 たとえば塩素(Cl2 )ガス等を
添加したり圧力、バイアスパワーを調整することで行
う。その詳細についても後述する。
【００３９】第１の導電膜１１及びエンキャップ層１７
のエッチング中にも、第３のレジストパターン１６が後
退してキャパシタ上部電極１３ａの両側寄りの上部が露
出してエッチングされるが、露出した部分はマスクとし
て機能し、第１の導電膜１１のエッチングが終了時点で
マスク性に充分に見合った厚さでキャパシタ上部電極１
３ａが残留する。
のエッチング中にも、第３のレジストパターン１６が後
退してキャパシタ上部電極１３ａの両側寄りの上部が露
出してエッチングされるが、露出した部分はマスクとし
て機能し、第１の導電膜１１のエッチングが終了時点で
マスク性に充分に見合った厚さでキャパシタ上部電極１
３ａが残留する。
【００４０】キャパシタ下部電極１１ａの形成終了時点
で残留するキャパシタ上部電極１３ａの膜厚はキャパシ
タ上部電極３ａとして機能するのに十分な膜厚が確保さ
れていなければならない。強誘電体キャパシタの性能
は、強誘電体膜１２とキャパシタ上部電極１３ａの界面
付近の結晶状態に大きく影響される。つまりこのキャパ
シタ性能を決めている界面付近の層が確保されていれ
ば、キャパシタ上部電極膜１３ａが膜減りしても大きな
影響は無い。この界面付近の層の良好な結晶性の確保を
考慮すると、強誘電体膜１２にＰＺＴ膜、キャパシタ上
部電極１３ａにイリジウム酸化膜を用いている場合に
は、最終的にキャパシタ上部電極１３ａはその両側縁分
で２０ｎｍ以上の厚さで残留させる必要が有る。
で残留するキャパシタ上部電極１３ａの膜厚はキャパシ
タ上部電極３ａとして機能するのに十分な膜厚が確保さ
れていなければならない。強誘電体キャパシタの性能
は、強誘電体膜１２とキャパシタ上部電極１３ａの界面
付近の結晶状態に大きく影響される。つまりこのキャパ
シタ性能を決めている界面付近の層が確保されていれ
ば、キャパシタ上部電極膜１３ａが膜減りしても大きな
影響は無い。この界面付近の層の良好な結晶性の確保を
考慮すると、強誘電体膜１２にＰＺＴ膜、キャパシタ上
部電極１３ａにイリジウム酸化膜を用いている場合に
は、最終的にキャパシタ上部電極１３ａはその両側縁分
で２０ｎｍ以上の厚さで残留させる必要が有る。
【００４１】第３のレジストパターン１６の除去後の第
１の層間絶縁膜１０上の平面構成を示すと図１７(c) の
ようになり、ストライプ状の１つのキャパシタ誘電体膜
１２ａの上には複数のキャパシタ上部電極１３ａが形成
され、また、キャパシタ誘電体膜１２ａの下のキャパシ
タ下部電極１１ａはキャパシタ誘電体膜１２ａよりも長
くなっている。これにより、第１の層間絶縁膜１０上に
は、キャパシタ下部電極１１ａ、キャパシタ誘電体膜１
２ａ、キャパシタ上部電極１３ａからなる強誘電体キャ
パシタＱがキャパシタ上部電極１３ａの数だけ形成され
ることになる。
１の層間絶縁膜１０上の平面構成を示すと図１７(c) の
ようになり、ストライプ状の１つのキャパシタ誘電体膜
１２ａの上には複数のキャパシタ上部電極１３ａが形成
され、また、キャパシタ誘電体膜１２ａの下のキャパシ
タ下部電極１１ａはキャパシタ誘電体膜１２ａよりも長
くなっている。これにより、第１の層間絶縁膜１０上に
は、キャパシタ下部電極１１ａ、キャパシタ誘電体膜１
２ａ、キャパシタ上部電極１３ａからなる強誘電体キャ
パシタＱがキャパシタ上部電極１３ａの数だけ形成され
ることになる。
【００４２】続いて、酸素雰囲気中で温度６５０℃、６
０分間の条件で、キャパシタ誘電体膜１２ａをアニール
してダメージから回復させる。次に、図９(b) に示すよ
うに、強誘電体キャパシタＱ及び第１の層間絶縁膜１０
の上に、第２の層間絶縁膜１８として膜厚１２００ｎｍ
のSiO2膜をＣＶＤ法により形成した後に、第２の層間絶
縁膜１８の表面をＣＭＰ法により平坦化する。第２の層
間絶縁膜１８の成長は、反応ガスとしてシラン（SiH4）
を用いてもよいし、ＴＥＯＳを用いて行ってもよい。第
２の層間絶縁膜１８の表面の平坦化は、キャパシタ上部
電極１３ａの上面から２００ｎｍの厚さとなるまで行わ
れる。
０分間の条件で、キャパシタ誘電体膜１２ａをアニール
してダメージから回復させる。次に、図９(b) に示すよ
うに、強誘電体キャパシタＱ及び第１の層間絶縁膜１０
の上に、第２の層間絶縁膜１８として膜厚１２００ｎｍ
のSiO2膜をＣＶＤ法により形成した後に、第２の層間絶
縁膜１８の表面をＣＭＰ法により平坦化する。第２の層
間絶縁膜１８の成長は、反応ガスとしてシラン（SiH4）
を用いてもよいし、ＴＥＯＳを用いて行ってもよい。第
２の層間絶縁膜１８の表面の平坦化は、キャパシタ上部
電極１３ａの上面から２００ｎｍの厚さとなるまで行わ
れる。
【００４３】次に、図１０(a) に示す構造を形成するま
での工程について説明する。まず、第１及び第２の層間
絶縁膜１０，１８、カバー膜９をパターニングして、ｎ
型不純物拡散層６ａ，６ｂ、キャパシタ下部電極１１ａ
の上にそれぞれコンタクトホール１８ａ，１８ｂ，１８
ｃを形成する。第１及び第２の層間絶縁膜１０，１８と
カバー膜９のエッチングガスとして、CF系ガス、例えば
CF4 にArを加えた混合ガスを用いる。なお、キャパシタ
下部電極１１ａの上に形成されるコンタクトホール１８
ｃは、断面図では示さずに図１７(c) において形成位置
で示されている。
での工程について説明する。まず、第１及び第２の層間
絶縁膜１０，１８、カバー膜９をパターニングして、ｎ
型不純物拡散層６ａ，６ｂ、キャパシタ下部電極１１ａ
の上にそれぞれコンタクトホール１８ａ，１８ｂ，１８
ｃを形成する。第１及び第２の層間絶縁膜１０，１８と
カバー膜９のエッチングガスとして、CF系ガス、例えば
CF4 にArを加えた混合ガスを用いる。なお、キャパシタ
下部電極１１ａの上に形成されるコンタクトホール１８
ｃは、断面図では示さずに図１７(c) において形成位置
で示されている。
【００４４】次に、第２の層間絶縁膜１５上面とコンタ
クトホール１８ａ，１８ｂ，１８ｃ内面に、スパッタリ
ング法によりチタン（Ti）膜を２０ｎｍ、窒化チタン(T
iN)膜を５０ｎｍの厚さに形成し、これらの膜を密着層
とする。さらに、フッ化タングステンガス(WF6) 、アル
ゴン、水素の混合ガスを使用するＣＶＤ法により、密着
層の上にタングステン膜を形成し、これにより各コンタ
クトホール１８ａ，１８ｂ，１８ｃを完全に埋め込む。
クトホール１８ａ，１８ｂ，１８ｃ内面に、スパッタリ
ング法によりチタン（Ti）膜を２０ｎｍ、窒化チタン(T
iN)膜を５０ｎｍの厚さに形成し、これらの膜を密着層
とする。さらに、フッ化タングステンガス(WF6) 、アル
ゴン、水素の混合ガスを使用するＣＶＤ法により、密着
層の上にタングステン膜を形成し、これにより各コンタ
クトホール１８ａ，１８ｂ，１８ｃを完全に埋め込む。
【００４５】さらに、第２の層間絶縁膜１５上のタング
ステン膜と密着層をＣＭＰ法により除去し、各コンタク
トホール１８ａ，１８ｂ，１８ｃ内にのみ残す。これに
より、コンタクトホール１８ａ，１８ｂ，１８ｃ内のタ
ングステン膜と密着層を導電性プラグ１９ａ，１９ｂと
して使用する。なお、メモリセル領域の１つのｐウェル
３において、２つのゲート電極５ａ，５ｂに挟まれる中
央のｎ型不純物拡散領域６ｂ上の第１の導電性プラグ１
９ｂは後述するビット線に電気的に接続され、さらに、
その両側方の２つの第２の導電性導電性プラグ１８ａ
は、後述する配線を介してキャパシタ上部電極１３ａに
接続される。さらに、キャパシタ下部電極１１ａの上の
コンタクトホール１８ｃとその中の導電性プラグ（不図
示）は、キャパシタ下部電極１１ａのうちキャパシタ誘
電体膜１２ａの先端からからはみ出た部分に形成され
る。
ステン膜と密着層をＣＭＰ法により除去し、各コンタク
トホール１８ａ，１８ｂ，１８ｃ内にのみ残す。これに
より、コンタクトホール１８ａ，１８ｂ，１８ｃ内のタ
ングステン膜と密着層を導電性プラグ１９ａ，１９ｂと
して使用する。なお、メモリセル領域の１つのｐウェル
３において、２つのゲート電極５ａ，５ｂに挟まれる中
央のｎ型不純物拡散領域６ｂ上の第１の導電性プラグ１
９ｂは後述するビット線に電気的に接続され、さらに、
その両側方の２つの第２の導電性導電性プラグ１８ａ
は、後述する配線を介してキャパシタ上部電極１３ａに
接続される。さらに、キャパシタ下部電極１１ａの上の
コンタクトホール１８ｃとその中の導電性プラグ（不図
示）は、キャパシタ下部電極１１ａのうちキャパシタ誘
電体膜１２ａの先端からからはみ出た部分に形成され
る。
【００４６】その後に、真空チャンバ内で３９０℃の温
度で第２の層間絶縁膜１８を加熱して水を外部に放出さ
せる。次に、図１０(b) に示す構造を形成するまでの工
程を説明する。まず、第２の層間絶縁膜１８と導電性プ
ラグ１９ａ，１９ｂの上に、酸化防止膜２０としてSiON
膜をプラズマＣＶＤ法により例えば１００ｎｍの厚さに
形成する。このSiON膜は、シラン（SiH4）とN2O の混合
ガスを用いて形成される。
度で第２の層間絶縁膜１８を加熱して水を外部に放出さ
せる。次に、図１０(b) に示す構造を形成するまでの工
程を説明する。まず、第２の層間絶縁膜１８と導電性プ
ラグ１９ａ，１９ｂの上に、酸化防止膜２０としてSiON
膜をプラズマＣＶＤ法により例えば１００ｎｍの厚さに
形成する。このSiON膜は、シラン（SiH4）とN2O の混合
ガスを用いて形成される。
【００４７】続いて、フォトリソグラフィー法によりエ
ンキャップ層１７、第２の層間絶縁膜１８及び酸化防止
膜２０をパターニングして、キャパシタ上部電極１３ａ
上にコンタクトホール２０ａを形成する。この後に、５
５０℃、６０分間の条件で、キャパシタ誘電体膜１２ａ
を酸素雰囲気中でアニールして、キャパシタ誘電体膜１
２ａの膜質を改善する。この場合、導電性プラグ１９
ａ，１９ｂは酸化防止膜２０によって酸化が防止され
る。
ンキャップ層１７、第２の層間絶縁膜１８及び酸化防止
膜２０をパターニングして、キャパシタ上部電極１３ａ
上にコンタクトホール２０ａを形成する。この後に、５
５０℃、６０分間の条件で、キャパシタ誘電体膜１２ａ
を酸素雰囲気中でアニールして、キャパシタ誘電体膜１
２ａの膜質を改善する。この場合、導電性プラグ１９
ａ，１９ｂは酸化防止膜２０によって酸化が防止され
る。
【００４８】次に、図１１に示す構造を形成するまでの
工程を説明する。まず、CF系のガスを用いて酸化防止膜
２０をドライエッチングして除去する。続いて、ＲＦエ
ッチング法により導電性プラグ１９ａ，１９ｂ、キャパ
シタ上部電極１３ａの各表面を約１０ｎｍエッチングし
て清浄面を露出させる。その後に、第２の層間絶縁膜１
８、導電性プラグ１９ａ，１９ｂ、コンタクトホール２
０ａの上に、アルミニウムを含む４層構造の導電膜をス
パッタ法により形成する。その導電膜は、下から順に、
膜厚５０ｎｍの窒化チタン膜、膜厚５００ｎｍの銅含有
（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、
膜厚１００ｎｍの窒化チタン膜である。
工程を説明する。まず、CF系のガスを用いて酸化防止膜
２０をドライエッチングして除去する。続いて、ＲＦエ
ッチング法により導電性プラグ１９ａ，１９ｂ、キャパ
シタ上部電極１３ａの各表面を約１０ｎｍエッチングし
て清浄面を露出させる。その後に、第２の層間絶縁膜１
８、導電性プラグ１９ａ，１９ｂ、コンタクトホール２
０ａの上に、アルミニウムを含む４層構造の導電膜をス
パッタ法により形成する。その導電膜は、下から順に、
膜厚５０ｎｍの窒化チタン膜、膜厚５００ｎｍの銅含有
（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、
膜厚１００ｎｍの窒化チタン膜である。
【００４９】そして、その多層構造の導電膜をフォトリ
ソグラフィー法によりパターニングして、ｐウェル３中
央の導電性プラグ１９ｂの上にビアコンタクトパッド２
１ｂを形成するとともに、その両側方の導電性プラグ１
９ａの上面からキャパシタ上部電極１３ａの上面を結ぶ
形状の配線２１ａを形成する。これにより、キャパシタ
上部電極１３ａは、配線２１ａ、導電性プラグ１９ａ及
び高融点金属シリサイド層８ａを介してｐウェル３の両
側寄りのｎ型不純物拡散領域６ａに接続される。なお、
キャパシタ下部電極１１ａの上に形成された導電性プラ
グ（不図示）の上にも図示しない別の配線が形成され
る。
ソグラフィー法によりパターニングして、ｐウェル３中
央の導電性プラグ１９ｂの上にビアコンタクトパッド２
１ｂを形成するとともに、その両側方の導電性プラグ１
９ａの上面からキャパシタ上部電極１３ａの上面を結ぶ
形状の配線２１ａを形成する。これにより、キャパシタ
上部電極１３ａは、配線２１ａ、導電性プラグ１９ａ及
び高融点金属シリサイド層８ａを介してｐウェル３の両
側寄りのｎ型不純物拡散領域６ａに接続される。なお、
キャパシタ下部電極１１ａの上に形成された導電性プラ
グ（不図示）の上にも図示しない別の配線が形成され
る。
【００５０】続いて、ＴＥＯＳをソースに用いたプラズ
マＣＶＤ法によりSiO2膜を第３の層間絶縁膜２２として
２３００ｎｍの厚さに形成し、第３の層間絶縁膜２２に
より第２の層間絶縁膜１８、配線２１ａ、コンタクトパ
ッド２１ｂ等を覆う。これに続いて、第３の層間絶縁膜
２２の表面をＣＭＰ法により平坦化する。さらに、ＴＥ
ＯＳを用いてプラズマＣＶＤ法によりSiO2よりなる保護
絶縁膜２３を第３の層間絶縁膜２２の上に形成する。そ
して、第３の層間絶縁膜２２と保護絶縁膜２３をパター
ニングして、メモリセル領域のｐウェル３の中央の上方
にあるコンタクトパッド２１ｂの上にホール２２ａを形
成する。
マＣＶＤ法によりSiO2膜を第３の層間絶縁膜２２として
２３００ｎｍの厚さに形成し、第３の層間絶縁膜２２に
より第２の層間絶縁膜１８、配線２１ａ、コンタクトパ
ッド２１ｂ等を覆う。これに続いて、第３の層間絶縁膜
２２の表面をＣＭＰ法により平坦化する。さらに、ＴＥ
ＯＳを用いてプラズマＣＶＤ法によりSiO2よりなる保護
絶縁膜２３を第３の層間絶縁膜２２の上に形成する。そ
して、第３の層間絶縁膜２２と保護絶縁膜２３をパター
ニングして、メモリセル領域のｐウェル３の中央の上方
にあるコンタクトパッド２１ｂの上にホール２２ａを形
成する。
【００５１】次に、保護絶縁膜２３の上面とホール２２
ａの内面の上に、膜厚９０ｎｍ〜１５０ｎｍの窒化チタ
ン(TiN) よりなる密着層２４をスパッタ法により形成
し、その後、ホール２２ａを埋め込むようにブランケッ
トタングステン膜２５をＣＶＤ法により形成する。次
に、ブラケットタングステン膜２５をエッチバックして
ホール２２ａの中にのみ残し、ホール２２ａ内のブラケ
ットタングステン膜２５を二層目の導電性プラグとして
使用する。
ａの内面の上に、膜厚９０ｎｍ〜１５０ｎｍの窒化チタ
ン(TiN) よりなる密着層２４をスパッタ法により形成
し、その後、ホール２２ａを埋め込むようにブランケッ
トタングステン膜２５をＣＶＤ法により形成する。次
に、ブラケットタングステン膜２５をエッチバックして
ホール２２ａの中にのみ残し、ホール２２ａ内のブラケ
ットタングステン膜２５を二層目の導電性プラグとして
使用する。
【００５２】その後に、密着層２３、ブラケットタング
ステン膜２５の上に金属膜をスパッタ法により形成す
る。続いて、金属膜をフォトリソグラフィー法によりパ
ターニングして、二層目の導電性プラグ（２５）、コン
タクトパッド２１ａ、一層目の導電性プラグ２０ｂ及び
高融点金属シリサイド層８ｂを介してｎ型不純物拡散領
域６ｂに電気的に接続されるビット線２６を形成する。
ステン膜２５の上に金属膜をスパッタ法により形成す
る。続いて、金属膜をフォトリソグラフィー法によりパ
ターニングして、二層目の導電性プラグ（２５）、コン
タクトパッド２１ａ、一層目の導電性プラグ２０ｂ及び
高融点金属シリサイド層８ｂを介してｎ型不純物拡散領
域６ｂに電気的に接続されるビット線２６を形成する。
【００５３】本実施形態では、強誘電体膜１２又は第１
の導電膜１１のエッチングの最中に第２又は第３のレジ
ストパターン１６，１７が側方から後退することによ
り、キャパシタ上部電極１３ａの両側の肩の部分が露出
して一部エッチングされるが、露出した部分は強誘電体
膜１２や第１の導電膜１１のエッチングマスクとして機
能するので強誘電体膜１２や第１の導電膜１１のパター
ニングを良好に遂行させる。これにより、キャパシタ上
部電極１３ａの側面とキャパシタ誘電体膜１２ａの側
面、キャパシタ下部電極１１ａの側面がほぼ同一面とな
る。
の導電膜１１のエッチングの最中に第２又は第３のレジ
ストパターン１６，１７が側方から後退することによ
り、キャパシタ上部電極１３ａの両側の肩の部分が露出
して一部エッチングされるが、露出した部分は強誘電体
膜１２や第１の導電膜１１のエッチングマスクとして機
能するので強誘電体膜１２や第１の導電膜１１のパター
ニングを良好に遂行させる。これにより、キャパシタ上
部電極１３ａの側面とキャパシタ誘電体膜１２ａの側
面、キャパシタ下部電極１１ａの側面がほぼ同一面とな
る。
【００５４】しかし、強誘電体キャパシタＱの形成終了
時点でキャパシタ上部電極１３ａのマスク性に見合った
厚さでキャパシタ上部電極１３ａを残留させる必要があ
る。このマスク性を十分もたせるためにキャパシタ上部
電極１３ａの材質、膜厚、エッチング条件を最適化して
強誘電体膜１２又は第１の導電膜１１に対するエッチン
グ選択比を低く設定している。
時点でキャパシタ上部電極１３ａのマスク性に見合った
厚さでキャパシタ上部電極１３ａを残留させる必要があ
る。このマスク性を十分もたせるためにキャパシタ上部
電極１３ａの材質、膜厚、エッチング条件を最適化して
強誘電体膜１２又は第１の導電膜１１に対するエッチン
グ選択比を低く設定している。
【００５５】強誘電体キャパシタＱの形成終了時点で残
留するキャパシタ上部電極１３ａは単に残っていれば良
いというものではなく、キャパシタ上部電極１３ａのパ
ターン形状に本質的な変化が無く、しかもキャパシタ上
部電極１３ａとして機能するのに十分な膜厚が確保され
ていなければならない。その膜厚は、上記したように、
強誘電体膜１２とキャパシタ上部電極１３ａの界面付近
の結晶状態を変化させない量が必要であり、最終的に２
０ｎｍ以上残留させる必要が有る。ただし、その厚さの
下限値は強誘電体膜１２としてＰＺＴ、キャパシタ上部
電極１３ａとして酸化イリジウム膜を用いている場合で
ある。
留するキャパシタ上部電極１３ａは単に残っていれば良
いというものではなく、キャパシタ上部電極１３ａのパ
ターン形状に本質的な変化が無く、しかもキャパシタ上
部電極１３ａとして機能するのに十分な膜厚が確保され
ていなければならない。その膜厚は、上記したように、
強誘電体膜１２とキャパシタ上部電極１３ａの界面付近
の結晶状態を変化させない量が必要であり、最終的に２
０ｎｍ以上残留させる必要が有る。ただし、その厚さの
下限値は強誘電体膜１２としてＰＺＴ、キャパシタ上部
電極１３ａとして酸化イリジウム膜を用いている場合で
ある。
【００５６】キャパシタ上部電極１３ａのマスクとして
の機能が不足する場合には、図１８に示すようにレジス
トパターン１５，１６の側部が後退することにより露出
した部分のキャパシタ上部電極１３ａがエッチングされ
て強誘電体膜１２を露出することになるので、キャパシ
タ上部電極１３ａの形状は図４に示した平面形状とほぼ
同じになり、強誘電体キャパシタＱの容量を小さくした
り、或いはキャパシタの高密度化が図れなくなってしま
う。
の機能が不足する場合には、図１８に示すようにレジス
トパターン１５，１６の側部が後退することにより露出
した部分のキャパシタ上部電極１３ａがエッチングされ
て強誘電体膜１２を露出することになるので、キャパシ
タ上部電極１３ａの形状は図４に示した平面形状とほぼ
同じになり、強誘電体キャパシタＱの容量を小さくした
り、或いはキャパシタの高密度化が図れなくなってしま
う。
【００５７】従って、キャパシタ上部電極１３ａの材料
がマスク性が低い場合には、強誘電体膜１２及び第１の
導電膜１１に対してエッチング選択性の高いマスク材か
らなる膜、例えばＳＲＯ（ルテニウム酸ストロンチウ
ム）膜を第２の導電膜１３の上に形成しておいたり、強
誘電体膜１２、第１の導電膜１１の膜厚を予め薄くして
エッチング時間が短くなるようにしたり、キャパシタ上
部電極１３ａの膜厚を厚くすることで対処できる。
がマスク性が低い場合には、強誘電体膜１２及び第１の
導電膜１１に対してエッチング選択性の高いマスク材か
らなる膜、例えばＳＲＯ（ルテニウム酸ストロンチウ
ム）膜を第２の導電膜１３の上に形成しておいたり、強
誘電体膜１２、第１の導電膜１１の膜厚を予め薄くして
エッチング時間が短くなるようにしたり、キャパシタ上
部電極１３ａの膜厚を厚くすることで対処できる。
【００５８】ところで、キャパシタ上部電極１３ａをマ
スクにして強誘電体膜１２、第１の導電膜がエッチング
された時の断面形状は、図１９に示すようになり、キャ
パシタ上部電極１３ａの底部の幅に対するキャパシタ下
部電極１１ａの底部の幅の片側での広がりΔＷは式
（１）で表される。但し、Ｔferro は強誘電体膜厚、Ｔ
beはキャパシタ下部電極膜厚、θはキャパシタ上部電極
底部側縁とキャパシタ下部電極底部側縁を結ぶ線のテー
パ角度である。
スクにして強誘電体膜１２、第１の導電膜がエッチング
された時の断面形状は、図１９に示すようになり、キャ
パシタ上部電極１３ａの底部の幅に対するキャパシタ下
部電極１１ａの底部の幅の片側での広がりΔＷは式
（１）で表される。但し、Ｔferro は強誘電体膜厚、Ｔ
beはキャパシタ下部電極膜厚、θはキャパシタ上部電極
底部側縁とキャパシタ下部電極底部側縁を結ぶ線のテー
パ角度である。
【００５９】 ΔＷ＝（Ｔferro ＋Ｔbe）／tan θ （１） 本技術により微細化を行うためにはΔＷを小さくすれば
良く、フォトリソグラフィーによる位置合わせマージン
分だけキャパシタ上部電極幅を縮小する必要はなくな
る。 従来技術の欄で説明したように、エッチング中に
生じる導電性副生成物がレジスト側壁に付着するとキャ
パシタ上部電極とキャパシタ下部電極の短絡を起こす。
良く、フォトリソグラフィーによる位置合わせマージン
分だけキャパシタ上部電極幅を縮小する必要はなくな
る。 従来技術の欄で説明したように、エッチング中に
生じる導電性副生成物がレジスト側壁に付着するとキャ
パシタ上部電極とキャパシタ下部電極の短絡を起こす。
【００６０】そこで、本実施形態のように、適度にレジ
ストパターン１５，１６を横方向に後退させる事でレジ
ストパターン１５，１６側壁に付着する導電性副生成物
を常に削りながらエッチングを行うことができる。しか
し過度にレジストパターン１５，１６を後退させるとキ
ャパシタ上部電極１３ａの露出が大きくなりキャパシタ
形成終了時に十分なキャパシタ上部電極１３ａの幅、膜
厚が確保出来ない。
ストパターン１５，１６を横方向に後退させる事でレジ
ストパターン１５，１６側壁に付着する導電性副生成物
を常に削りながらエッチングを行うことができる。しか
し過度にレジストパターン１５，１６を後退させるとキ
ャパシタ上部電極１３ａの露出が大きくなりキャパシタ
形成終了時に十分なキャパシタ上部電極１３ａの幅、膜
厚が確保出来ない。
【００６１】図２０は、レジストパターン１６を用いて
プラチナよりなる第１の導電膜１１を塩素とアルゴンの
混合ガスを用いてプラズマ反応性イオンエッチングする
ことによりキャパシタ下部電極１１ａを形成する工程に
おいて、レジストパターン１６の側部の後退量の調整を
塩素、アルゴンのガス比を変更することによりΔＷと副
生成物付着の関係を示したものである。
プラチナよりなる第１の導電膜１１を塩素とアルゴンの
混合ガスを用いてプラズマ反応性イオンエッチングする
ことによりキャパシタ下部電極１１ａを形成する工程に
おいて、レジストパターン１６の側部の後退量の調整を
塩素、アルゴンのガス比を変更することによりΔＷと副
生成物付着の関係を示したものである。
【００６２】プラズマ源として誘導結合型プラズマ発生
源を用い、半導体基板側に４００kHz の低周波バイアス
を印加するタイプのエッチング装置を用いている。ま
た、レジストパターン１６は耐熱性を確保するために紫
外線（ＵＶ）キュアによるハードニングを行っている。
図２０に示すように、塩素(Cl2）比を下げてレジストパ
ターン１６側部の後退速度を落とせばΔＷを小さくでき
るが、Cl2 比が４０〜５０％を境にして図２１(a) に示
すような側壁でのエッチング生成物２９の付着による短
絡が発生する。短絡に対するマージンを考慮するとCl2
比が６０％程度でエッチングを行うと、レジストパター
ン１６の後退速度が最適になり、ΔＷが少々大きいもの
の図２１(b) に示すように側壁でのエッチング生成物２
９の付着が発生しないことがわかった。
源を用い、半導体基板側に４００kHz の低周波バイアス
を印加するタイプのエッチング装置を用いている。ま
た、レジストパターン１６は耐熱性を確保するために紫
外線（ＵＶ）キュアによるハードニングを行っている。
図２０に示すように、塩素(Cl2）比を下げてレジストパ
ターン１６側部の後退速度を落とせばΔＷを小さくでき
るが、Cl2 比が４０〜５０％を境にして図２１(a) に示
すような側壁でのエッチング生成物２９の付着による短
絡が発生する。短絡に対するマージンを考慮するとCl2
比が６０％程度でエッチングを行うと、レジストパター
ン１６の後退速度が最適になり、ΔＷが少々大きいもの
の図２１(b) に示すように側壁でのエッチング生成物２
９の付着が発生しないことがわかった。
【００６３】強誘電体膜１２のエッチングにおいて、特
にＰＺＴ、ＰＬＺＴ等の酸素含有誘電体膜中に酸素含有
誘電体膜のエッチングにおいは、エッチング中に酸素が
供給されるので同じ塩素比でもレジストパターンの後退
速度は早くなる。膜中に酸素を含まない膜、例えばプラ
チナよりなる第１の導電膜１１をエッチングする場合と
比較してCl2 比をかなり下げてもエッチング生成物２９
の付着による短絡は起こりにくい。実験ではＰＺＴ膜の
エッチング中のCl2 比を１２．５％まで下げてもエッチ
ング生成物２９の付着は見られなかった。
にＰＺＴ、ＰＬＺＴ等の酸素含有誘電体膜中に酸素含有
誘電体膜のエッチングにおいは、エッチング中に酸素が
供給されるので同じ塩素比でもレジストパターンの後退
速度は早くなる。膜中に酸素を含まない膜、例えばプラ
チナよりなる第１の導電膜１１をエッチングする場合と
比較してCl2 比をかなり下げてもエッチング生成物２９
の付着による短絡は起こりにくい。実験ではＰＺＴ膜の
エッチング中のCl2 比を１２．５％まで下げてもエッチ
ング生成物２９の付着は見られなかった。
【００６４】しかし、ＰＺＴ強誘電体膜１２のエッチン
グが終了して第１の導電膜１１が露出すると、酸素によ
る側壁へのエッチング生成物付着の防止効果が無くなっ
て、第１の導電膜１１のエッチングにより発生するエッ
チング生成物２９がキャパシタ誘電体膜１２ａ及びキャ
パシタ上部電極１３ａの側壁に付着することになる。そ
の対策として第１の導電膜１１が露出する際にレジスト
パターン１５の後退速度が大きくなるエッチング条件に
切り換えることで側壁へのエッチング生成物２９の付着
を抑えることができる。
グが終了して第１の導電膜１１が露出すると、酸素によ
る側壁へのエッチング生成物付着の防止効果が無くなっ
て、第１の導電膜１１のエッチングにより発生するエッ
チング生成物２９がキャパシタ誘電体膜１２ａ及びキャ
パシタ上部電極１３ａの側壁に付着することになる。そ
の対策として第１の導電膜１１が露出する際にレジスト
パターン１５の後退速度が大きくなるエッチング条件に
切り換えることで側壁へのエッチング生成物２９の付着
を抑えることができる。
【００６５】レジストパターンが後退することによるエ
ッチング生成物の側壁への付着が防止されるのは、エッ
チング生成物がレジストパターンの側壁に付着し易く、
その影響がその下方の側壁にも現れるからであり、レジ
ストパターンの側面をキャパシタの側面から離すことに
よりエッチング生成物がキャパシタの側面に付着しにく
くなる。
ッチング生成物の側壁への付着が防止されるのは、エッ
チング生成物がレジストパターンの側壁に付着し易く、
その影響がその下方の側壁にも現れるからであり、レジ
ストパターンの側面をキャパシタの側面から離すことに
よりエッチング生成物がキャパシタの側面に付着しにく
くなる。
【００６６】強誘電体膜１２のエッチング条件の一例と
して、第１ステップとして塩素ガスとアルゴンガスの総
流量を５０〜１００ｍｌ／ｍｉｎとし、塩素比を１５〜
２５％とし、バイアスパワーを２００〜１０００Ｗ（４
００ｋＨｚ）とし、エッチング雰囲気真空度を０．５〜
０．９Ｐａとし、第２ステップとして塩素ガスとアルゴ
ンガスの総流量を５０〜１００ｍｌ／ｍｉｎとし、塩素
比を６０〜９０％とし、バイアスパワーを２００〜１０
００Ｗ（４００ｋＨｚ）とし、エッチング雰囲気真空度
を０．５〜０．９Ｐａとする。また、第１の導電膜１１
の好ましいエッチング条件としては、塩素ガスとアルゴ
ンガスの総流量を５０〜１００ｍｌ／ｍｉｎとし、塩素
比を塩素比を５０〜７０％とし、バイアスパワーを２０
０〜１０００Ｗ（４００ｋＨｚ）とし、エッチング雰囲
気真空度を０．５〜０．９Ｐａとする。
して、第１ステップとして塩素ガスとアルゴンガスの総
流量を５０〜１００ｍｌ／ｍｉｎとし、塩素比を１５〜
２５％とし、バイアスパワーを２００〜１０００Ｗ（４
００ｋＨｚ）とし、エッチング雰囲気真空度を０．５〜
０．９Ｐａとし、第２ステップとして塩素ガスとアルゴ
ンガスの総流量を５０〜１００ｍｌ／ｍｉｎとし、塩素
比を６０〜９０％とし、バイアスパワーを２００〜１０
００Ｗ（４００ｋＨｚ）とし、エッチング雰囲気真空度
を０．５〜０．９Ｐａとする。また、第１の導電膜１１
の好ましいエッチング条件としては、塩素ガスとアルゴ
ンガスの総流量を５０〜１００ｍｌ／ｍｉｎとし、塩素
比を塩素比を５０〜７０％とし、バイアスパワーを２０
０〜１０００Ｗ（４００ｋＨｚ）とし、エッチング雰囲
気真空度を０．５〜０．９Ｐａとする。
【００６７】ところで、キャパシタ上部電極１３ａの膜
厚を確保するためにマスク性が不足な場合はキャパシタ
上部電極１３ａ上に選択性の良いマスク材を被着した
り、キャパシタ誘電体膜１２ａ、キャパシタ下部電極１
１ａの膜厚を薄くしエッチング時間が短くなるようにし
たり、或いはキャパシタ上部電極１３ａの膜厚を厚くす
ることで対処できる。
厚を確保するためにマスク性が不足な場合はキャパシタ
上部電極１３ａ上に選択性の良いマスク材を被着した
り、キャパシタ誘電体膜１２ａ、キャパシタ下部電極１
１ａの膜厚を薄くしエッチング時間が短くなるようにし
たり、或いはキャパシタ上部電極１３ａの膜厚を厚くす
ることで対処できる。
【００６８】例えば、図２２(a) に示すように、強誘電
体膜１２又は第１の導電膜１１に対して選択性の高いＳ
ＲＯ膜（ルテニウム酸ストロンチウム）２７をキャパシ
タ上部電極１３ａの一部の上に形成し、ついで、キャパ
シタ上部電極１３ａの上を通るストライプ状の第２のレ
ジストパターン１５を強誘電体膜１２上に形成する。そ
の後に、図２２(b),(c) に示すように、第２のレジスト
パターン１５をマスクにして強誘電体膜１２をエッチン
グすることによりキャパシタ誘電体膜１２ａを形成し、
続いて、第１の導電膜１１をパターニングしてキャパシ
タ下部電極１１ａを形成する。
体膜１２又は第１の導電膜１１に対して選択性の高いＳ
ＲＯ膜（ルテニウム酸ストロンチウム）２７をキャパシ
タ上部電極１３ａの一部の上に形成し、ついで、キャパ
シタ上部電極１３ａの上を通るストライプ状の第２のレ
ジストパターン１５を強誘電体膜１２上に形成する。そ
の後に、図２２(b),(c) に示すように、第２のレジスト
パターン１５をマスクにして強誘電体膜１２をエッチン
グすることによりキャパシタ誘電体膜１２ａを形成し、
続いて、第１の導電膜１１をパターニングしてキャパシ
タ下部電極１１ａを形成する。
【００６９】このようなパターニング方法を適用するこ
とにより、強誘電体膜１２、第１の導電膜１１の中のキ
ャパシタ上部電極１３ａの後退を抑制でき、キャパシタ
上部電極１３ａの薄層化がかなり抑制される。なお、図
２２(a) 〜(c) では、キャパシタ上部電極１３ａの一部
の上にＳＲＯ膜２７を形成したが、キャパシタ上部電極
１３ａの上の全体に形成してもよい。ＳＲＯ膜２７のパ
ターニングは、キャパシタ上部電極１３ａのパターニン
グと別々に行ってもよいし、連続して行ってもよい。
とにより、強誘電体膜１２、第１の導電膜１１の中のキ
ャパシタ上部電極１３ａの後退を抑制でき、キャパシタ
上部電極１３ａの薄層化がかなり抑制される。なお、図
２２(a) 〜(c) では、キャパシタ上部電極１３ａの一部
の上にＳＲＯ膜２７を形成したが、キャパシタ上部電極
１３ａの上の全体に形成してもよい。ＳＲＯ膜２７のパ
ターニングは、キャパシタ上部電極１３ａのパターニン
グと別々に行ってもよいし、連続して行ってもよい。
【００７０】上記した第２の導電膜１３のパターニング
と強誘電体膜１２のパターニングでは形状の異なる第１
のレジストパターン１４と第２のレジストパターンを用
いたが、図２３(a) に示すように、第１のレジストパタ
ーン１４を用いて第２の導電膜１３と強誘電体膜１２と
を連続してパターニングしてもよい。これにより形成さ
れたキャパシタ上部電極１３ａは図２３(a) に示すよう
に両側の上部がエッチングされるだけでなく、図２３
(b) に示すように、ゲート電極５ｂの延在方向の両端の
上部もエッチングされることになる。また、キャパシタ
誘電体膜１２ａの平面形状は、図２３(c) に示すよう
に、ストライプ状ではなくキャパシタ上部電極１３ａの
平面形状と相似形に形成されることになる。 （第２の実施の形態）図２４(a),(b) は、第２のレジス
トパターン１５を用いて強誘電体膜１２，第１の導電膜
１１を連続的にエッチングする工程を示す断面図、図２
５(a),(b) はその平面図である。
と強誘電体膜１２のパターニングでは形状の異なる第１
のレジストパターン１４と第２のレジストパターンを用
いたが、図２３(a) に示すように、第１のレジストパタ
ーン１４を用いて第２の導電膜１３と強誘電体膜１２と
を連続してパターニングしてもよい。これにより形成さ
れたキャパシタ上部電極１３ａは図２３(a) に示すよう
に両側の上部がエッチングされるだけでなく、図２３
(b) に示すように、ゲート電極５ｂの延在方向の両端の
上部もエッチングされることになる。また、キャパシタ
誘電体膜１２ａの平面形状は、図２３(c) に示すよう
に、ストライプ状ではなくキャパシタ上部電極１３ａの
平面形状と相似形に形成されることになる。 （第２の実施の形態）図２４(a),(b) は、第２のレジス
トパターン１５を用いて強誘電体膜１２，第１の導電膜
１１を連続的にエッチングする工程を示す断面図、図２
５(a),(b) はその平面図である。
【００７１】まず、図２４(a) 、図２５(a) に示すよう
に、強誘電体膜１２、第１の導電膜１１のエッチング当
初からキャパシタ上部電極１３ａが露出していてもキャ
パシタ形成終了時点で十分なキャパシタ上部電極１３ａ
を残留させるために、キャパシタ上部電極１３ａを構成
する第１の導電膜１３を成膜当初から厚く形成してお
く。
に、強誘電体膜１２、第１の導電膜１１のエッチング当
初からキャパシタ上部電極１３ａが露出していてもキャ
パシタ形成終了時点で十分なキャパシタ上部電極１３ａ
を残留させるために、キャパシタ上部電極１３ａを構成
する第１の導電膜１３を成膜当初から厚く形成してお
く。
【００７２】そして、キャパシタ上部電極１３ａの上を
通るストライプ形状の第２のレジストパターン１５を強
誘電体膜１２の上に形成する。この場合、レジストパタ
ーン１５の側方でキャパシタ上部電極１３ａの上面の一
部が露出した状態になっているとする。この後に、図２
４(b) 、図２５(b) に示すように、第２のレジストパタ
ーン１５をマスクにして、強誘電体膜１２と第１の導電
膜１１をエッチングすることにより、キャパシタ誘電体
膜１２ａとキャパシタ下部電極１１ａを形成する。その
エッチング終了後にキャパシタ上部電極１３ａの両側部
の上層の一部は失われるがキャパシタ上部電極１３ａと
して機能するに十分な膜厚は残される。
通るストライプ形状の第２のレジストパターン１５を強
誘電体膜１２の上に形成する。この場合、レジストパタ
ーン１５の側方でキャパシタ上部電極１３ａの上面の一
部が露出した状態になっているとする。この後に、図２
４(b) 、図２５(b) に示すように、第２のレジストパタ
ーン１５をマスクにして、強誘電体膜１２と第１の導電
膜１１をエッチングすることにより、キャパシタ誘電体
膜１２ａとキャパシタ下部電極１１ａを形成する。その
エッチング終了後にキャパシタ上部電極１３ａの両側部
の上層の一部は失われるがキャパシタ上部電極１３ａと
して機能するに十分な膜厚は残される。
【００７３】これにより、キャパシタ上部電極１３ａに
対して強誘電体膜１２、第１の導電膜１１のエッチング
時の第２のレジストパターン１５に位置ずれが生じて
も、強誘電体膜１２、第１の導電膜１１のエッチング後
に当初のキャパシタ上部電極１３ａの面積が確保される
ようにする。従って、図２５(b) の平面図に示すよう
に、強誘電体膜１２と第１の導電膜１１のパターニング
により形成されたキャパシタ誘電体膜１２ａとキャパシ
タ下部電極１１ａの形状は、その側部でキャパシタ上部
電極１３ａの形状が反映されてキャパシタ上部電極１３
ａ同士の間の下方では後退して幅が狭くなっている。
対して強誘電体膜１２、第１の導電膜１１のエッチング
時の第２のレジストパターン１５に位置ずれが生じて
も、強誘電体膜１２、第１の導電膜１１のエッチング後
に当初のキャパシタ上部電極１３ａの面積が確保される
ようにする。従って、図２５(b) の平面図に示すよう
に、強誘電体膜１２と第１の導電膜１１のパターニング
により形成されたキャパシタ誘電体膜１２ａとキャパシ
タ下部電極１１ａの形状は、その側部でキャパシタ上部
電極１３ａの形状が反映されてキャパシタ上部電極１３
ａ同士の間の下方では後退して幅が狭くなっている。
【００７４】この場合、キャパシタ上部電極１３ａ、強
誘電体膜１２（キャパシタ誘電体膜１２ａ）、第１の導
電膜（キャパシタ下部電極１１ａ）の各膜厚は、式
（２）の関係がある。但し、Ｔteはキャパシタ上部電極
膜厚、Ｔferro は強誘電体膜厚、Ｔbeはキャパシタ下部
電極膜厚、ＥＲteはキャパシタ上部電極エッチングレー
ト、ＥＲferro は強誘電体膜エッチングレート、ＥＲbe
はキャパシタ下部電極エッチングレートである。
誘電体膜１２（キャパシタ誘電体膜１２ａ）、第１の導
電膜（キャパシタ下部電極１１ａ）の各膜厚は、式
（２）の関係がある。但し、Ｔteはキャパシタ上部電極
膜厚、Ｔferro は強誘電体膜厚、Ｔbeはキャパシタ下部
電極膜厚、ＥＲteはキャパシタ上部電極エッチングレー
ト、ＥＲferro は強誘電体膜エッチングレート、ＥＲbe
はキャパシタ下部電極エッチングレートである。
【００７５】 Ｔte＞（Ｔferro ×ＥＲte／ＥＲferro ＋Ｔbe×ＥＲte／ＥＲbe） （２） 例えば、ＰＺＴよりなる強誘電体膜１１の厚さが１００
ｎｍ、プラチナよりなる第１の導電膜１１の厚さが１０
０ｎｍ、強誘電体膜１２のエッチングレートが２００ｎ
ｍ／ｍｉｎ、第１の導電膜１１のエッチングレートが４
００ｎｍ／ｍｉｎ、酸化イリジウム膜からなるキャパシ
タ上部電極１３ａのエッチングレートが４００ｎｍ／ｍ
ｉｎの場合に、キャパシタ上部電極１３ａは３００ｎｍ
以上の厚さに形成される必要がある。
ｎｍ、プラチナよりなる第１の導電膜１１の厚さが１０
０ｎｍ、強誘電体膜１２のエッチングレートが２００ｎ
ｍ／ｍｉｎ、第１の導電膜１１のエッチングレートが４
００ｎｍ／ｍｉｎ、酸化イリジウム膜からなるキャパシ
タ上部電極１３ａのエッチングレートが４００ｎｍ／ｍ
ｉｎの場合に、キャパシタ上部電極１３ａは３００ｎｍ
以上の厚さに形成される必要がある。
【００７６】なお、キャパシタ上部電極１３ａの膜厚を
抑えたい場合には、強誘電体膜１２、キャパシタ下部電
極膜１１を予め薄く設定するか、または図２２に示した
ように選択性の高いマスク材、例えばＳＲＯをキャパシ
タ上部電極１３ａ上に被着しておいてもよい。 （第3 の実施の形態）図２６(a) に示すように、第３の
レジストパターン１６がキャパシタ上部電極１３ａ上面
から位置ずれしてキャパシタ上部電極１３ａの一部を当
初から露出する場合には、図２６(b) に示すように、第
１の導電膜１１のエッチング終了時点でキャパシタ上部
電極１３ａもエッチングされてキャパシタ上部電極１３
ａの面積が減少することになる。
抑えたい場合には、強誘電体膜１２、キャパシタ下部電
極膜１１を予め薄く設定するか、または図２２に示した
ように選択性の高いマスク材、例えばＳＲＯをキャパシ
タ上部電極１３ａ上に被着しておいてもよい。 （第3 の実施の形態）図２６(a) に示すように、第３の
レジストパターン１６がキャパシタ上部電極１３ａ上面
から位置ずれしてキャパシタ上部電極１３ａの一部を当
初から露出する場合には、図２６(b) に示すように、第
１の導電膜１１のエッチング終了時点でキャパシタ上部
電極１３ａもエッチングされてキャパシタ上部電極１３
ａの面積が減少することになる。
【００７７】そこで、図２７(a) 、図２８(a) に示すよ
うに、強誘電体膜１２、第１の導電膜１１のエッチング
時のレジストパターン１５の幅を位置ずれ精度分以上小
さく形成する。ただし、レジストパターン１６からのキ
ャパシタ上部電極１３ａのはみ出し部がキャパシタ形成
終了後に削られてキャパシタ上部電極１３ａ平面がほぼ
矩形となるようにキャパシタ上部電極１３ａの膜厚を設
定する。このことでキャパシタ上部電極１３ａのパター
ンに対しレジストパターン１５が位置ずれしても、図２
７(b) 、図２８(b) に示すように、最終的なキャパシタ
上部電極１３ａ幅はキャパシタ下部電極１１ａのパター
ン幅で決まりキャパシタ上部電極１３ａ面積のばらつき
を抑えることができる。
うに、強誘電体膜１２、第１の導電膜１１のエッチング
時のレジストパターン１５の幅を位置ずれ精度分以上小
さく形成する。ただし、レジストパターン１６からのキ
ャパシタ上部電極１３ａのはみ出し部がキャパシタ形成
終了後に削られてキャパシタ上部電極１３ａ平面がほぼ
矩形となるようにキャパシタ上部電極１３ａの膜厚を設
定する。このことでキャパシタ上部電極１３ａのパター
ンに対しレジストパターン１５が位置ずれしても、図２
７(b) 、図２８(b) に示すように、最終的なキャパシタ
上部電極１３ａ幅はキャパシタ下部電極１１ａのパター
ン幅で決まりキャパシタ上部電極１３ａ面積のばらつき
を抑えることができる。
【００７８】この技術においては強誘電体膜１２と第１
の導電膜１１を１層のマスクで加工し計２層のマスクで
加工する必要がある。各層の膜厚については例えばキャ
パシタ上部電極１３ａを１層のパターン１４で加工した
後、強誘電体膜１２、第１の導電膜１１を１層のレジス
トパターン１５で加工を行う場合に式（３）の関係があ
る。
の導電膜１１を１層のマスクで加工し計２層のマスクで
加工する必要がある。各層の膜厚については例えばキャ
パシタ上部電極１３ａを１層のパターン１４で加工した
後、強誘電体膜１２、第１の導電膜１１を１層のレジス
トパターン１５で加工を行う場合に式（３）の関係があ
る。
【００７９】但し、Ｔteはキャパシタ上部電極膜厚、Ｔ
ferro は強誘電体膜厚、Ｔbeはキャパシタ下部電極膜
厚、ＥＲteはキャパシタ上部電極エッチングレート、Ｅ
Ｒferr o は強誘電体膜エッチングレート、ＥＲbeはキャ
パシタ下部電極エッチングレートである。 Ｔte＜（Ｔferro ×ＥＲte／ＥＲferro ＋Ｔbe×ＥＲte／ＥＲbe） （３） 例えば、ＰＺＴ強誘電体膜１２の厚さ２００ｎｍ、Ptよ
りなる第１の導電膜１１の厚さ２００ｎｍ、ＰＺＴ強誘
電体膜１２のエッチングレートを２００ｎｍ／ｍｉｎ、
Pt第１の導電膜のエッチングレートを４００ｎｍ／ｍｉ
ｎ、酸化イリジウムからなるキャパシタ上部電極１３ａ
のエッチングレートを４００ｎｍ／ｍｉｎとした場合
に、キャパシタ上部電極１３ａ膜厚は６００ｎｍ未満で
ある必要がある。
ferro は強誘電体膜厚、Ｔbeはキャパシタ下部電極膜
厚、ＥＲteはキャパシタ上部電極エッチングレート、Ｅ
Ｒferr o は強誘電体膜エッチングレート、ＥＲbeはキャ
パシタ下部電極エッチングレートである。 Ｔte＜（Ｔferro ×ＥＲte／ＥＲferro ＋Ｔbe×ＥＲte／ＥＲbe） （３） 例えば、ＰＺＴ強誘電体膜１２の厚さ２００ｎｍ、Ptよ
りなる第１の導電膜１１の厚さ２００ｎｍ、ＰＺＴ強誘
電体膜１２のエッチングレートを２００ｎｍ／ｍｉｎ、
Pt第１の導電膜のエッチングレートを４００ｎｍ／ｍｉ
ｎ、酸化イリジウムからなるキャパシタ上部電極１３ａ
のエッチングレートを４００ｎｍ／ｍｉｎとした場合
に、キャパシタ上部電極１３ａ膜厚は６００ｎｍ未満で
ある必要がある。
【００８０】なお、図２３に示したように、キャパシタ
上部電極１３ａとキャパシタ誘電体膜１２ａを同じレジ
ストパターンを用いて形成する場合にも、キャパシタ上
部電極１３ａのバラツキを抑えることができる。この場
合には、キャパシタ下部電極１１ａの形成を別なレジス
トパターンを用いて行うことになり、強誘電体キャパシ
タＱの形成のために計２枚のレジストパターンの使用と
なる。最終的なキャパシタ上部電極１３ａの幅はキャパ
シタ誘電体膜１２ａのパターンの幅で決まりキャパシタ
上部電極１３ａ面積のばらつきが抑制される。 （第４の実施の形態）キャパシタ上部電極１３ａの形成
に使用される第１のレジストパターン１４は、フォトリ
ソグラフィーの技術上、コーナー部をレチクルに対して
忠実に再現することが難しく、図１５(c) に示したよう
に若干の丸みを帯びる。
上部電極１３ａとキャパシタ誘電体膜１２ａを同じレジ
ストパターンを用いて形成する場合にも、キャパシタ上
部電極１３ａのバラツキを抑えることができる。この場
合には、キャパシタ下部電極１１ａの形成を別なレジス
トパターンを用いて行うことになり、強誘電体キャパシ
タＱの形成のために計２枚のレジストパターンの使用と
なる。最終的なキャパシタ上部電極１３ａの幅はキャパ
シタ誘電体膜１２ａのパターンの幅で決まりキャパシタ
上部電極１３ａ面積のばらつきが抑制される。 （第４の実施の形態）キャパシタ上部電極１３ａの形成
に使用される第１のレジストパターン１４は、フォトリ
ソグラフィーの技術上、コーナー部をレチクルに対して
忠実に再現することが難しく、図１５(c) に示したよう
に若干の丸みを帯びる。
【００８１】そのコーナー部の発生によるキャパシタ上
部電極１３ａ面積の損失は、デバイスの微細化が進むに
つれますます無視できないものとなる。これによりセル
効率が悪化しないように、以下のような方法を採用す
る。まず、図２９(a) 、図３０(a) に示すように、キャ
パシタ上部電極１３ａを形成した後にキャパシタ上部電
極１３ａの上を通るストライプ状の第２のレジストパタ
ーン１５を強誘電体膜１２の上に形成する。そして、第
２のレジストパターン１５をマスクに使用して、図２９
(b) 、図３０(b) に示すように、強誘電体膜１２と第１
の導電膜１１をエッチングしてキャパシタ誘電体膜１２
ａとキャパシタ下部電極１１ａを形成する。
部電極１３ａ面積の損失は、デバイスの微細化が進むに
つれますます無視できないものとなる。これによりセル
効率が悪化しないように、以下のような方法を採用す
る。まず、図２９(a) 、図３０(a) に示すように、キャ
パシタ上部電極１３ａを形成した後にキャパシタ上部電
極１３ａの上を通るストライプ状の第２のレジストパタ
ーン１５を強誘電体膜１２の上に形成する。そして、第
２のレジストパターン１５をマスクに使用して、図２９
(b) 、図３０(b) に示すように、強誘電体膜１２と第１
の導電膜１１をエッチングしてキャパシタ誘電体膜１２
ａとキャパシタ下部電極１１ａを形成する。
【００８２】このエッチングの際に、第２のレジストパ
ターン１５の側部は、第１実施形態と同様に後退する
が、キャパシタ上部電極１３ａの側部も強誘電体膜１
２、第１の導電膜１１とともにエッチングされる。即
ち、強誘電体膜１２及び第１の導電膜１１のエッチング
が終了した時点でキャパシタ上部電極１３ａのコーナー
が損失している部分の幅あるいはそれ以上後退するよう
な条件でキャパシタ上部電極１３ａの側部をエッチング
する。
ターン１５の側部は、第１実施形態と同様に後退する
が、キャパシタ上部電極１３ａの側部も強誘電体膜１
２、第１の導電膜１１とともにエッチングされる。即
ち、強誘電体膜１２及び第１の導電膜１１のエッチング
が終了した時点でキャパシタ上部電極１３ａのコーナー
が損失している部分の幅あるいはそれ以上後退するよう
な条件でキャパシタ上部電極１３ａの側部をエッチング
する。
【００８３】これにより、強誘電体キャパシタＱの形成
終了後、キャパシタ上部電極１３ａのコーナー欠損部だ
った部分は削られ、その側部形状はキャパシタ誘電体膜
１２ａとキャパシタ下部電極１１ａに転写される。この
部分はキャパシタ誘電体膜１２ａとキャパシタ下部電極
１１ａのテーパ部に重なり、結果的にキャパシタ上部電
極１３ａの平面での形状はコーナー欠損部の丸みを含ま
ない矩形状になる。
終了後、キャパシタ上部電極１３ａのコーナー欠損部だ
った部分は削られ、その側部形状はキャパシタ誘電体膜
１２ａとキャパシタ下部電極１１ａに転写される。この
部分はキャパシタ誘電体膜１２ａとキャパシタ下部電極
１１ａのテーパ部に重なり、結果的にキャパシタ上部電
極１３ａの平面での形状はコーナー欠損部の丸みを含ま
ない矩形状になる。
【００８４】この際の各膜の厚さには以下の式（４）の
関係が有る。但し、Ｔteはキャパシタ上部電極膜厚、Ｔ
ferro は強誘電体膜厚、Ｔbeはキャパシタ下部電極膜
厚、ＥＲteはキャパシタ上部電極エッチングレート、Ｅ
Ｒferr o は強誘電体膜エッチングレート、ＥＲbeはキャ
パシタ下部電極エッチングレートである。
関係が有る。但し、Ｔteはキャパシタ上部電極膜厚、Ｔ
ferro は強誘電体膜厚、Ｔbeはキャパシタ下部電極膜
厚、ＥＲteはキャパシタ上部電極エッチングレート、Ｅ
Ｒferr o は強誘電体膜エッチングレート、ＥＲbeはキャ
パシタ下部電極エッチングレートである。
【００８５】 Ｔte＜（Ｔferro ×ＥＲte／ＥＲferro ＋Ｔbe×ＥＲte／ＥＲbe） （４） 例えば、ＰＺＴ強誘電体膜１２の厚さ２００ｎｍ、Ptよ
りなる第１の導電膜１１の厚さ２００ｎｍ、ＰＺＴ強誘
電体膜１２のエッチングレートを２００ｎｍ／ｍｉｎ、
Pt第１の導電膜のエッチングレートを４００ｎｍ／ｍｉ
ｎ、酸化イリジウムからなるキャパシタ上部電極１３ａ
のエッチングレートを４００ｎｍ／ｍｉｎとした場合
に、キャパシタ上部電極１３ａ膜厚は６００ｎｍ未満で
ある必要がある。
りなる第１の導電膜１１の厚さ２００ｎｍ、ＰＺＴ強誘
電体膜１２のエッチングレートを２００ｎｍ／ｍｉｎ、
Pt第１の導電膜のエッチングレートを４００ｎｍ／ｍｉ
ｎ、酸化イリジウムからなるキャパシタ上部電極１３ａ
のエッチングレートを４００ｎｍ／ｍｉｎとした場合
に、キャパシタ上部電極１３ａ膜厚は６００ｎｍ未満で
ある必要がある。
【００８６】なお、上記した実施形態ではＦｅＲＡＭに
ついて説明したが、ＤＲＡＭのキャパシタの形成にも同
様に適用してもよい。この場合には、上記の強誘電体材
料に代えて(BaSr)TiO3（ＢＳＴ）、チタン酸ストロンチ
ウム（ＳＴＯ）等の高誘電体材料を使用する。 （付記１）半導体基板の上方に形成された絶縁膜と、前
記絶縁膜の上に形成された下部電極と誘電体膜と上部電
極を有するキャパシタを備えた半導体装置において、前
記下部電極と誘電体膜と前記上部電極の各側壁が１つの
面上に形成され、前記上部電極の膜厚は中央よりも両側
で薄く形成されていることを特徴とする半導体装置。 （付記２）半導体基板の上方に形成された絶縁膜と、前
記絶縁膜の上に形成された下部電極と誘電体膜と上部電
極を有するキャパシタを備えた半導体装置において、前
記下部電極と誘電体膜と前記上部電極の各側壁が１つの
面上に形成され、前記上部電極は、材料が異なる下層部
と上層部を有し、且つ該上層部は、前記下部電極又は前
記誘電体膜をエッチングする条件下で該下層部よりもエ
ッチング速度が小さい材料構成されることを特徴とする
半導体装置。 （付記３）前記下部電極はストライプ状に形成され、前
記誘電体膜の平面形状は前記上部電極の平面形状の相似
形に形成されているこをと特徴とする付記１又は付記２
に記載の半導体装置。 （付記４）前記上部電極は矩形状に形成されていること
を特徴とする付記１、付記２又は付記３に記載の半導体
装置。 （付記５）前記下部電極及び前記誘電体膜はストライプ
状に形成され、前記上部電極は前記誘電体膜の上に複数
形成されていることを特徴とする付記１乃至付記４のい
ずれかに記載の半導体装置。 （付記６）複数の前記上部電極の間で、前記誘電体膜及
び前記下部電極の幅が狭くなっていることを特徴とする
付記５に記載の半導体装置。 （付記７）前記上部電極の側部の膜厚は２０ｎｍ以上存
在することを特徴とする付記１乃至付記６のいずれかに
記載の半導体装置。 （付記８）半導体基板の上方に形成された絶縁膜上に、
キャパシタとなる第１の導電膜、誘電体膜、第２の導電
膜を順に形成する工程と、第１のレジストパターンをマ
スクに用いて前記第２の導電膜をエッチングすることに
よりキャパシタ上部電極を形成する工程と、前記第１の
レジストパターンを除去する工程と、前記キャパシタ上
部電極の上に前記キャパシタ上部電極のパターン幅と同
等かそれ以下の幅を有する第２のレジストパターンを形
成する工程と、前記第２のレジストパターンをマスクに
使用して、前記第２のレジストパターンの側部を後退さ
せて前記キャパシタ上部電極の側部寄りの上面を露出さ
せながら前記誘電体膜と前記第１の導電膜の少なくとも
一部をエッチングする工程とを有することを特徴とする
半導体装置の製造方法。 （付記９）前記キャパシタ上部電極を一方向に間隔をお
いて複数形成し、 前記第２のレジストパターンを複数
の前記キャパシタ上部電極の上を通るストライプ形状に
形成し、前記第２のレジストパターンをマスクに使用し
て前記誘電体膜をエッチングすることにより複数の前記
キャパシタ上部電極の下にストライプ状のキャパシタ誘
電体膜を形成し、前記第２のレジストパターンをマスク
に使用して前記第１の導電膜をエッチングすることによ
り前記キャパシタ誘電体膜の下にストライプ状のキャパ
シタ下部電極を形成することを特徴とする付記８に記載
の半導体装置の製造方法。 （付記１０）前記キャパシタ誘電体膜と前記キャパシタ
下部電極は、前記上部電極の相互間で幅が狭く形成され
ることを特徴とする付記９に記載の半導体装置の製造方
法。 （付記１１）前記第２のレジストパターンをマスクにし
て前記誘電体膜をエッチングしてキャパシタ誘電体膜を
形成した後に、前記第２のレジストパターンを除去する
工程と、前記キャパシタ上部電極及び前記キャパシタ誘
電体膜の上に前記キャパシタ上部電極のパターン幅と同
等かそれ以下の幅を有する第３のレジストパターンを形
成する工程と、前記第３のレジストパターンをマスクに
使用して、前記第３のレジストパターンの側部を後退さ
せて前記キャパシタ上部電極の側部寄りの上面を露出さ
せながら前記第１の導電膜をエッチングしてキャパシタ
下部電極を形成する工程とを有することを特徴とする付
記８に記載の半導体装置の製造方法。 （付記１２）前記キャパシタ上部電極を形成した後に、
前記第１のレジストパターンをマスクに使用して前記誘
電体膜をエッチングして前記キャパシタ誘電体膜の平面
形状と相似の平面形状を有するキャパシタ誘電体膜を形
成する工程と、前記第２のレジストパターンをマスクに
使用して前記第１の導電膜をエッチングすることにより
前記キャパシタ下部電極を形成する工程とを有すること
を特徴とする付記８に記載の半導体装置の製造方法。 （付記１３）前記誘電体膜又は前記第１の導電膜のエッ
チングにおいて、塩素とアルゴンガスを含むプラズマを
用い、塩素比、総ガス流量、バイアスパワー、真空度を
調整することにより前記レジストパターンの後退速度を
制御することにより、前記キャパシタ上部電極、前記キ
ャパシタ下部電極の側壁での導電性のエッチング反応生
成物の付着を阻止することを特徴とする付記８乃至付記
１２のいずれかに記載の半導体装置の製造方法。 （付記１４）前記誘電体膜、前記第１の導電膜のエッチ
ング終了時に、当初の前記キャパシタ上部電極の前記幅
が確保されるように前記第１の導電膜、誘電体膜、第二
の導電膜の各膜厚が設定されていることを特徴とする付
記８乃至付記１３のいずれかに記載の半導体装置の製造
方法。 （付記１５）前記誘電体膜又は前記第１の導電膜のエッ
チング中に前記キャパシタ上部電極の側部が後退し、そ
の後退の量が前記キャパシタ上部電極のパターンに対す
る前記第２又は第３のレジストパターンの形成時の位置
ずれ量以上となっていることを特徴とする付記８乃至付
記１３のいずれかに記載の半導体装置の製造方法。 （付記１６）前記誘電体膜、前記第１の導電膜のエッチ
ング中に前記キャパシタ上部電極の側部が後退し、その
後退幅が前記キャパシタ上部電極のパターンコーナー部
を除去する幅以上となっていることを特徴とする付記８
乃至付記１３に記載の半導体装置の製造方法。 （付記１７）前記誘電体膜又は前記第１の導電膜のエッ
チング時に前記キャパシタ上部電極のエッチングを抑制
するためのエッチング防御膜を前記キャパシタ上部電極
の上に形成する工程をさらに有することを特徴とする付
記８乃至付記１４のいずれかに記載の半導体装置の製造
方法。 （付記１８）前記エッチング防御膜は、ルテニウム酸ス
トロンチウムであることを特徴とする付記１７に記載の
半導体装置の製造方法。
ついて説明したが、ＤＲＡＭのキャパシタの形成にも同
様に適用してもよい。この場合には、上記の強誘電体材
料に代えて(BaSr)TiO3（ＢＳＴ）、チタン酸ストロンチ
ウム（ＳＴＯ）等の高誘電体材料を使用する。 （付記１）半導体基板の上方に形成された絶縁膜と、前
記絶縁膜の上に形成された下部電極と誘電体膜と上部電
極を有するキャパシタを備えた半導体装置において、前
記下部電極と誘電体膜と前記上部電極の各側壁が１つの
面上に形成され、前記上部電極の膜厚は中央よりも両側
で薄く形成されていることを特徴とする半導体装置。 （付記２）半導体基板の上方に形成された絶縁膜と、前
記絶縁膜の上に形成された下部電極と誘電体膜と上部電
極を有するキャパシタを備えた半導体装置において、前
記下部電極と誘電体膜と前記上部電極の各側壁が１つの
面上に形成され、前記上部電極は、材料が異なる下層部
と上層部を有し、且つ該上層部は、前記下部電極又は前
記誘電体膜をエッチングする条件下で該下層部よりもエ
ッチング速度が小さい材料構成されることを特徴とする
半導体装置。 （付記３）前記下部電極はストライプ状に形成され、前
記誘電体膜の平面形状は前記上部電極の平面形状の相似
形に形成されているこをと特徴とする付記１又は付記２
に記載の半導体装置。 （付記４）前記上部電極は矩形状に形成されていること
を特徴とする付記１、付記２又は付記３に記載の半導体
装置。 （付記５）前記下部電極及び前記誘電体膜はストライプ
状に形成され、前記上部電極は前記誘電体膜の上に複数
形成されていることを特徴とする付記１乃至付記４のい
ずれかに記載の半導体装置。 （付記６）複数の前記上部電極の間で、前記誘電体膜及
び前記下部電極の幅が狭くなっていることを特徴とする
付記５に記載の半導体装置。 （付記７）前記上部電極の側部の膜厚は２０ｎｍ以上存
在することを特徴とする付記１乃至付記６のいずれかに
記載の半導体装置。 （付記８）半導体基板の上方に形成された絶縁膜上に、
キャパシタとなる第１の導電膜、誘電体膜、第２の導電
膜を順に形成する工程と、第１のレジストパターンをマ
スクに用いて前記第２の導電膜をエッチングすることに
よりキャパシタ上部電極を形成する工程と、前記第１の
レジストパターンを除去する工程と、前記キャパシタ上
部電極の上に前記キャパシタ上部電極のパターン幅と同
等かそれ以下の幅を有する第２のレジストパターンを形
成する工程と、前記第２のレジストパターンをマスクに
使用して、前記第２のレジストパターンの側部を後退さ
せて前記キャパシタ上部電極の側部寄りの上面を露出さ
せながら前記誘電体膜と前記第１の導電膜の少なくとも
一部をエッチングする工程とを有することを特徴とする
半導体装置の製造方法。 （付記９）前記キャパシタ上部電極を一方向に間隔をお
いて複数形成し、 前記第２のレジストパターンを複数
の前記キャパシタ上部電極の上を通るストライプ形状に
形成し、前記第２のレジストパターンをマスクに使用し
て前記誘電体膜をエッチングすることにより複数の前記
キャパシタ上部電極の下にストライプ状のキャパシタ誘
電体膜を形成し、前記第２のレジストパターンをマスク
に使用して前記第１の導電膜をエッチングすることによ
り前記キャパシタ誘電体膜の下にストライプ状のキャパ
シタ下部電極を形成することを特徴とする付記８に記載
の半導体装置の製造方法。 （付記１０）前記キャパシタ誘電体膜と前記キャパシタ
下部電極は、前記上部電極の相互間で幅が狭く形成され
ることを特徴とする付記９に記載の半導体装置の製造方
法。 （付記１１）前記第２のレジストパターンをマスクにし
て前記誘電体膜をエッチングしてキャパシタ誘電体膜を
形成した後に、前記第２のレジストパターンを除去する
工程と、前記キャパシタ上部電極及び前記キャパシタ誘
電体膜の上に前記キャパシタ上部電極のパターン幅と同
等かそれ以下の幅を有する第３のレジストパターンを形
成する工程と、前記第３のレジストパターンをマスクに
使用して、前記第３のレジストパターンの側部を後退さ
せて前記キャパシタ上部電極の側部寄りの上面を露出さ
せながら前記第１の導電膜をエッチングしてキャパシタ
下部電極を形成する工程とを有することを特徴とする付
記８に記載の半導体装置の製造方法。 （付記１２）前記キャパシタ上部電極を形成した後に、
前記第１のレジストパターンをマスクに使用して前記誘
電体膜をエッチングして前記キャパシタ誘電体膜の平面
形状と相似の平面形状を有するキャパシタ誘電体膜を形
成する工程と、前記第２のレジストパターンをマスクに
使用して前記第１の導電膜をエッチングすることにより
前記キャパシタ下部電極を形成する工程とを有すること
を特徴とする付記８に記載の半導体装置の製造方法。 （付記１３）前記誘電体膜又は前記第１の導電膜のエッ
チングにおいて、塩素とアルゴンガスを含むプラズマを
用い、塩素比、総ガス流量、バイアスパワー、真空度を
調整することにより前記レジストパターンの後退速度を
制御することにより、前記キャパシタ上部電極、前記キ
ャパシタ下部電極の側壁での導電性のエッチング反応生
成物の付着を阻止することを特徴とする付記８乃至付記
１２のいずれかに記載の半導体装置の製造方法。 （付記１４）前記誘電体膜、前記第１の導電膜のエッチ
ング終了時に、当初の前記キャパシタ上部電極の前記幅
が確保されるように前記第１の導電膜、誘電体膜、第二
の導電膜の各膜厚が設定されていることを特徴とする付
記８乃至付記１３のいずれかに記載の半導体装置の製造
方法。 （付記１５）前記誘電体膜又は前記第１の導電膜のエッ
チング中に前記キャパシタ上部電極の側部が後退し、そ
の後退の量が前記キャパシタ上部電極のパターンに対す
る前記第２又は第３のレジストパターンの形成時の位置
ずれ量以上となっていることを特徴とする付記８乃至付
記１３のいずれかに記載の半導体装置の製造方法。 （付記１６）前記誘電体膜、前記第１の導電膜のエッチ
ング中に前記キャパシタ上部電極の側部が後退し、その
後退幅が前記キャパシタ上部電極のパターンコーナー部
を除去する幅以上となっていることを特徴とする付記８
乃至付記１３に記載の半導体装置の製造方法。 （付記１７）前記誘電体膜又は前記第１の導電膜のエッ
チング時に前記キャパシタ上部電極のエッチングを抑制
するためのエッチング防御膜を前記キャパシタ上部電極
の上に形成する工程をさらに有することを特徴とする付
記８乃至付記１４のいずれかに記載の半導体装置の製造
方法。 （付記１８）前記エッチング防御膜は、ルテニウム酸ス
トロンチウムであることを特徴とする付記１７に記載の
半導体装置の製造方法。
【００８７】
【発明の効果】以上述べたように本発明によれば、キャ
パシタを構成する誘電体膜と下部電極をエッチングによ
り形成する場合に、そのエッチング中にレジストパター
ンの側部を後退させることにより上部電極の両側を露出
させ、上部電極とレジストパターンをエッチング用マス
クとして機能させるとともに、誘電体膜又は下部電極と
なる膜のエッチングを終えた時点で、上部電極の平面形
状が殆ど変化しないようにしたので、レジストパターン
の側部に発生する導電性エッチング生成物がキャパシタ
の側面に付着せず、エッチング生成物による上部電極と
下部電極の短絡を未然に防止でき、下部電極の幅に対す
る上部電極の幅の縮小を最小限に抑えセル効率の向上を
行なうことができる。
パシタを構成する誘電体膜と下部電極をエッチングによ
り形成する場合に、そのエッチング中にレジストパター
ンの側部を後退させることにより上部電極の両側を露出
させ、上部電極とレジストパターンをエッチング用マス
クとして機能させるとともに、誘電体膜又は下部電極と
なる膜のエッチングを終えた時点で、上部電極の平面形
状が殆ど変化しないようにしたので、レジストパターン
の側部に発生する導電性エッチング生成物がキャパシタ
の側面に付着せず、エッチング生成物による上部電極と
下部電極の短絡を未然に防止でき、下部電極の幅に対す
る上部電極の幅の縮小を最小限に抑えセル効率の向上を
行なうことができる。
【００８８】また、本発明によれば、誘電体膜又は下部
電極膜をエッチングする際に、レジストパターンの後退
とともに上部電極を後退するようにしているので、レジ
ストパターンのコーナー欠損によるキャパシタ面積の減
少を抑えることができる。さらに、本発明によれば、誘
電体膜又は下部電極膜をエッチングする際に、上部電極
の両側がレジストパターンからはみ出るようにし、その
はみ出した分だけ上部電極の両側を除去するようにした
ので、レジストパターンの位置ずれによる上部電極面積
のバラツキを抑えることができる。
電極膜をエッチングする際に、レジストパターンの後退
とともに上部電極を後退するようにしているので、レジ
ストパターンのコーナー欠損によるキャパシタ面積の減
少を抑えることができる。さらに、本発明によれば、誘
電体膜又は下部電極膜をエッチングする際に、上部電極
の両側がレジストパターンからはみ出るようにし、その
はみ出した分だけ上部電極の両側を除去するようにした
ので、レジストパターンの位置ずれによる上部電極面積
のバラツキを抑えることができる。
【図１】図１は、ＦｅＲＡＭにおける理想的なキャパシ
タの形状を示す平面図である。
タの形状を示す平面図である。
【図２】図２(a) 〜(e) は、従来の第１のキャパシタ形
成工程を示す断面図である。
成工程を示す断面図である。
【図３】図３(a) 〜(c) は、従来技術の第２のキャパシ
タ形成工程を示す断面図である。
タ形成工程を示す断面図である。
【図４】図４は、第２のキャパシタ形成工程により形成
されたキャパシタの形状を示す平面図である。
されたキャパシタの形状を示す平面図である。
【図５】図５は、本発明の第１実施形態の半導体装置の
製造工程順を示す断面図（その１）である。
製造工程順を示す断面図（その１）である。
【図６】図６(a),(b) は、本発明の第１実施形態の半導
体装置の製造工程を示す断面図（その２）である。
体装置の製造工程を示す断面図（その２）である。
【図７】図７(a),(b) は、本発明の第１実施形態の半導
体装置の製造工程を示す断面図（その３）である。
体装置の製造工程を示す断面図（その３）である。
【図８】図８(a),(b) は、本発明の第１実施形態の半導
体装置の製造工程を示す断面図（その４）である。
体装置の製造工程を示す断面図（その４）である。
【図９】図９(a),(b) は、本発明の第１実施形態の半導
体装置の製造工程を示す断面図（その５）である。
体装置の製造工程を示す断面図（その５）である。
【図１０】図１０(a),(b) は、本発明の第１実施形態の
半導体装置の製造工程を示す断面図（その６）である。
半導体装置の製造工程を示す断面図（その６）である。
【図１１】図１１は、本発明の第１実施形態の半導体装
置の製造工程を示す断面図（その７）である。
置の製造工程を示す断面図（その７）である。
【図１２】図１２(a),(b) は、図６(a) のII−II線から
見た本発明の第１実施形態に係る半導体装置の製造工程
を示す断面図（その１）である。
見た本発明の第１実施形態に係る半導体装置の製造工程
を示す断面図（その１）である。
【図１３】図１３(a),(b) は、図５のII−II線から見た
本発明の第１実施形態に係る半導体装置の製造工程を示
す断面図（その２）である。
本発明の第１実施形態に係る半導体装置の製造工程を示
す断面図（その２）である。
【図１４】図１４(a),(b) は、図５のII−II線から見た
本発明の第１実施形態に係る半導体装置の製造工程を示
す断面図（その３）である。
本発明の第１実施形態に係る半導体装置の製造工程を示
す断面図（その３）である。
【図１５】図１５(a) 〜(c) は、本発明の第１実施形態
に係る半導体装置に係るメモリセルの形成工程を示す平
面図（その１）である。
に係る半導体装置に係るメモリセルの形成工程を示す平
面図（その１）である。
【図１６】図１６(a) 〜(c) は、本発明の第１実施形態
に係る半導体装置に係るメモリセルの形成工程を示す平
面図（その２）である。
に係る半導体装置に係るメモリセルの形成工程を示す平
面図（その２）である。
【図１７】図１７(a) 〜(c) は、本発明の第１実施形態
に係る半導体装置に係るメモリセルの形成工程を示す平
面図（その３）である。
に係る半導体装置に係るメモリセルの形成工程を示す平
面図（その３）である。
【図１８】図１８は、半導体装置のメモリセルのキャパ
シタを構成する上部電極の側部が後退した状態を示す断
面図である。
シタを構成する上部電極の側部が後退した状態を示す断
面図である。
【図１９】図１９は、本発明の第１実施形態に係る半導
体装置のキャパシタを構成する上部電極、誘電体膜、下
部電極の側面のテーパ形状を示す断面図である。
体装置のキャパシタを構成する上部電極、誘電体膜、下
部電極の側面のテーパ形状を示す断面図である。
【図２０】図２０は、本発明の第１実施形態に係る半導
体装置のキャパシタを形成するための下部電極となる第
１の導電膜のエッチングにおける塩素比と上下電極底面
の幅の差ΔＷとの関係を示す図である。
体装置のキャパシタを形成するための下部電極となる第
１の導電膜のエッチングにおける塩素比と上下電極底面
の幅の差ΔＷとの関係を示す図である。
【図２１】図２１(a) は、下部電極となる第１の導電膜
のエッチング終了後にキャパシタの側面に副生成物が付
着した状態を示す斜視図、図２１(b) は、下部電極とな
る第１の導電膜のエッチング終了後にキャパシタの側面
に副生成物が付着しない状態を示す斜視図である。
のエッチング終了後にキャパシタの側面に副生成物が付
着した状態を示す斜視図、図２１(b) は、下部電極とな
る第１の導電膜のエッチング終了後にキャパシタの側面
に副生成物が付着しない状態を示す斜視図である。
【図２２】図２２(a) 〜(c) は、本発明の第１実施形態
の半導体装置のキャパシタを構成する上部電極の上にエ
ッチング選択性が高い膜を形成した場合のキャパシタの
形成工程を示す断面図である。
の半導体装置のキャパシタを構成する上部電極の上にエ
ッチング選択性が高い膜を形成した場合のキャパシタの
形成工程を示す断面図である。
【図２３】図２３(a) は、本発明の第１実施形態の半導
体装置のキャパシタを構成する上部電極と誘電体膜を同
じレジストパターンにより形成した場合の断面図、図２
３(b) は、図２３(a) のIII-III 線から見た断面図、図
２３(c) はその平面図である。
体装置のキャパシタを構成する上部電極と誘電体膜を同
じレジストパターンにより形成した場合の断面図、図２
３(b) は、図２３(a) のIII-III 線から見た断面図、図
２３(c) はその平面図である。
【図２４】図２４(a),(b) は、本発明の第２実施形態に
係る半導体装置のキャパシタを形成するためのエッチン
グ工程を示す断面図である。
係る半導体装置のキャパシタを形成するためのエッチン
グ工程を示す断面図である。
【図２５】図２５(a),(b) は、本発明の第２実施形態に
係る半導体装置のキャパシタを形成するためのエッチン
グ工程を示す平面図である。
係る半導体装置のキャパシタを形成するためのエッチン
グ工程を示す平面図である。
【図２６】図２６(a),(b) は、半導体装置のキャパシタ
を形成するためのエッチング工程において、レジストパ
ターンの位置ずれが生じた場合の誘電体膜、下部電極の
形成工程を示す断面図である。
を形成するためのエッチング工程において、レジストパ
ターンの位置ずれが生じた場合の誘電体膜、下部電極の
形成工程を示す断面図である。
【図２７】図２７(a),(b) は、本発明の第３実施形態に
係る半導体装置のキャパシタを形成するためのエッチン
グ工程を示す断面図である。
係る半導体装置のキャパシタを形成するためのエッチン
グ工程を示す断面図である。
【図２８】図２８(a),(b) は、本発明の第３実施形態に
係る半導体装置のキャパシタを形成するためのエッチン
グ工程を示す平面図である。
係る半導体装置のキャパシタを形成するためのエッチン
グ工程を示す平面図である。
【図２９】図２９(a),(b) は、本発明の第４実施形態に
係る半導体装置のキャパシタを形成するためのエッチン
グ工程を示す断面図である。
係る半導体装置のキャパシタを形成するためのエッチン
グ工程を示す断面図である。
【図３０】図３０(a),(b) は、本発明の第４実施形態に
係る半導体装置のキャパシタを形成するためのエッチン
グ工程を示す平面図である。
係る半導体装置のキャパシタを形成するためのエッチン
グ工程を示す平面図である。
１…シリコン基板、２…素子分離絶縁膜、３…ｐウェ
ル、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６
ａ，６ｂ…ｎ型不純物拡散領域、７…側壁絶縁膜、８
ａ，８ｂ…高融点金属シリサイド層、９…カバー膜、１
０…層間絶縁膜、１１…第１の導電膜、１１ａ…下部電
極、１２…強誘電体膜、１２ａ…誘電体膜、１３…第２
の導電膜、１３ａ…上部電極、１４，１５，１６…レジ
ストパターン、１７…エンキャップ層、１８…層間絶縁
膜、１９ａ，１９ｂ，１９ｃ…導電性プラグ、２０…エ
ンキャップ層、２１ａ…配線、２１ｂ…コンタクトパッ
ド、２２…層間絶縁膜、２３…保護絶縁膜、２４…密着
層、２５…ブラケットタングステン膜、２６…ビット
線。
ル、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６
ａ，６ｂ…ｎ型不純物拡散領域、７…側壁絶縁膜、８
ａ，８ｂ…高融点金属シリサイド層、９…カバー膜、１
０…層間絶縁膜、１１…第１の導電膜、１１ａ…下部電
極、１２…強誘電体膜、１２ａ…誘電体膜、１３…第２
の導電膜、１３ａ…上部電極、１４，１５，１６…レジ
ストパターン、１７…エンキャップ層、１８…層間絶縁
膜、１９ａ，１９ｂ，１９ｃ…導電性プラグ、２０…エ
ンキャップ層、２１ａ…配線、２１ｂ…コンタクトパッ
ド、２２…層間絶縁膜、２３…保護絶縁膜、２４…密着
層、２５…ブラケットタングステン膜、２６…ビット
線。
フロントページの続き Ｆターム(参考） 5F004 AA01 BB11 CA02 CA03 DA04 DA23 DA30 DB00 EA03 EA28 EB08 5F083 AD21 AD55 GA09 JA14 JA15 JA17 JA35 JA38 JA39 JA45 MA06 MA19 PR03 PR13 PR34 PR40
Claims (10)
- 【請求項１】半導体基板の上方に形成された絶縁膜と、 前記絶縁膜の上に形成された下部電極と誘電体膜と上部
電極を有するキャパシタを備えた半導体装置において、 前記下部電極と誘電体膜と前記上部電極の各側壁が１つ
の面上に形成され、 前記上部電極の膜厚は中央よりも両側で薄く形成されて
いることを特徴とする半導体装置。 - 【請求項２】半導体基板の上方に形成された絶縁膜と、 前記絶縁膜の上に形成された下部電極と誘電体膜と上部
電極を有するキャパシタを備えた半導体装置において、 前記下部電極と誘電体膜と前記上部電極の各側壁が１つ
の面上に形成され、 前記上部電極は、材料が異なる下層部と上層部を有し、
且つ該上層部は、前記下部電極又は前記誘電体膜をエッ
チングする条件下で該下層部よりもエッチング速度が小
さい材料から構成されることを特徴とする半導体装置。 - 【請求項３】半導体基板の上方に形成された絶縁膜上
に、キャパシタとなる第１の導電膜、誘電体膜、第２の
導電膜を順に形成する工程と、 第１のレジストパターンをマスクに用いて前記第２の導
電膜をエッチングすることによりキャパシタ上部電極を
形成する工程と、 前記第１のレジストパターンを除去する工程と、 前記キャパシタ上部電極の上に前記キャパシタ上部電極
のパターン幅と同等かそれ以下の幅を有する第２のレジ
ストパターンを形成する工程と、 前記第２のレジストパターンをマスクに使用して、前記
第２のレジストパターンの側部を後退させて前記キャパ
シタ上部電極の側部寄りの上面を露出させながら前記誘
電体膜と前記第１の導電膜の少なくとも一部をエッチン
グする工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項４】前記第２のレジストパターンをマスクにし
て前記誘電体膜をエッチングしてキャパシタ誘電体膜を
形成した後に、前記第２のレジストパターンを除去する
工程と、 前記キャパシタ上部電極及び前記キャパシタ誘電体膜の
上に前記キャパシタ上部電極のパターン幅と同等かそれ
以下の幅を有する第３のレジストパターンを形成する工
程と、 前記第３のレジストパターンをマスクに使用して、前記
第３のレジストパターンの側部を後退させて前記キャパ
シタ上部電極の側部寄りの上面を露出させながら前記第
１の導電膜をエッチングしてキャパシタ下部電極を形成
する工程とを有することを特徴とする請求項３に記載の
半導体装置の製造方法。 - 【請求項５】前記キャパシタ上部電極を形成した後に、
前記第１のレジストパターンをマスクに使用して前記誘
電体膜をエッチングして前記キャパシタ誘電体膜の平面
形状と相似の平面形状を有するキャパシタ誘電体膜を形
成する工程と、 前記第２のレジストパターンをマスクに使用して前記第
１の導電膜をエッチングすることにより前記キャパシタ
下部電極を形成する工程とを有することを特徴とする請
求項３に記載の半導体装置の製造方法。 - 【請求項６】前記誘電体膜又は前記第１の導電膜のエッ
チングにおいて、塩素とアルゴンガスを含むプラズマを
用い、塩素比、総ガス流量、バイアスパワー、真空度を
調整することにより前記レジストパターンの後退速度を
制御することにより、前記キャパシタ上部電極、前記キ
ャパシタ下部電極の側壁での導電性のエッチング反応生
成物の付着を阻止することを特徴とする請求項３、請求
項４又は請求項５に記載の半導体装置の製造方法。 - 【請求項７】前記誘電体膜、前記第１の導電膜のエッチ
ング終了時に、当初の前記キャパシタ上部電極の前記幅
が確保されるように前記第１の導電膜、誘電体膜、第二
の導電膜の各膜厚が設定されていることを特徴とする請
求項３乃至請求項６のいずれかに記載の半導体装置の製
造方法。 - 【請求項８】前記誘電体膜又は前記第１の導電膜のエッ
チング中に前記キャパシタ上部電極の側部が後退し、そ
の後退の量が前記キャパシタ上部電極のパターンに対す
る前記第２又は第３のレジストパターンの形成時の位置
ずれ量以上となっていることを特徴とする請求項３乃至
請求項６のいずれかに記載の半導体装置の製造方法。 - 【請求項９】前記誘電体膜、前記第１の導電膜のエッチ
ング中に前記キャパシタ上部電極の側部が後退し、その
後退幅が前記キャパシタ上部電極のパターンコーナー部
を除去する幅以上となっていることを特徴とする請求項
３乃至請求項６に記載の半導体装置の製造方法。 - 【請求項１０】前記誘電体膜又は前記第１の導電膜のエ
ッチング時に前記キャパシタ上部電極のエッチングを抑
制するためのエッチング防御膜を前記キャパシタ上部電
極の上に形成する工程をさらに有することを特徴とする
請求項３乃至請求項７のいずれかに記載の半導体装置の
製造方法。
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| US10510825B2 (en) * | 2017-10-23 | 2019-12-17 | Globalfoundries Singapore Pte. Ltd. | Metal-insulator-metal capacitor with improved time-dependent dielectric breakdown |
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| US5838605A (en) * | 1996-03-20 | 1998-11-17 | Ramtron International Corporation | Iridium oxide local interconnect |
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