JP4629021B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置の製造方法に関する。

プレーナ型ＦｅＲＡＭ（ferroelectric random access memory）を構成するキャパシタは、図１に示すように、プレート線と呼ばれるストライプ状の下部電極101と、下部電極101の上に形成された強誘電体膜102と、強誘電体膜102の上に形成された複数の上部電極103とを有している。そして、ストライプ状の下部電極101上には上部電極103の数だけキャパシタが形成されることになる。

次に、図１のＩ−Ｉ線断面から見た従来のキャパシタ形成工程を以下に説明する。まず、図２(a)に示すように、絶縁膜100上に第１導電膜101a、強誘電体膜102、第２導電膜103aを順に形成する。続いて、第２導電膜103a上に上部電極形状の第１のレジストパターン（不図示）を形成し、第１のレジストパターンをマスクにして第２導電膜103aをエッチングする。そして第１のレジストパターンを除去した後に残された第２導電膜103aを図２(b)に示すように上部電極103として使用する。

次に、図２(c)に示すように、上部電極103の両側縁に一致するような形状のストライプ状の第２のレジストパターン104を強誘電体膜102 に形成し、続いて図２(d)に示すように第２レジストパターン104をマスクにして強誘電体膜102をエッチングする。第２のレジストパターン105を除去した後に、上部電極103及び強誘電体膜102の両側縁に一致するような形状のストライプ状の第３のレジストパターン105を第１導電膜101aの上に形成した後に、図２(e)に示すように、第３のレジストパターン105をマスクにして第１導電膜101aをエッチングし、これにより残された第１導電膜101aを下部電極101として使用する。その後に、第３のレジストパターン105を除去すると、ほぼ図１に示す平面形状が得られる。

そのようなキャパシタを構成する強誘電体膜102の材料としてＰＺＴ、ＰＬＺＴ、ＳＢＴ等が使用され、また導電膜101a,103a の材料としてPt、Ir、Ru等が使用されるが、いずれの材料も反応性に乏しく、それらの膜のパターニングは主にスパッタ性の強いプラズマエッチングが用いられている。そのようなエッチングプロセスでは、図２(d),(e)に示すように、エッチング中にパターン側壁に生成物106が付着しやすい。その生成物106は金属材料を含んでいるため導電性であり、その生成物106 がそのまま残留するとキャパシタの上下の電極101,103間にリーク電流が流れる原因となる。

即ち、強誘電体膜102又は下部電極101をパターニングするために使用される第２又は第３のレジスト104,105の形状を上部電極103の両側縁に一致する形状にすれば導電性のエッチング生成物106がキャパシタ側壁に付着して上部電極103と下部電極101を短絡する原因となる。なお、レジストをマスクに使用してパターニングされたキャパシタの側壁に反応生成物が付着することは、特開平１０−９８１６２号公報にも記載がある。

キャパシタ側壁でのエッチング生成物の付着を防止するためには図３（ａ）又は図３（ｂ）に示すように、第２又は第３のレジストパターン104, 105を上部電極103の幅よりも広い形状にして、エッチング生成物がキャパシタ全体の側壁に付着することを避けるようにすることが一般的である。第２又は第３のレジストパターン104, 105を上部電極103よりも拡大する幅はフォトリソグラフィー工程での位置ずれ制御範囲にマージンを加えた大きさを設定する必要がある。

これによりキャパシタ形成終了後のキャパシタ断面は図３（ｃ）に示すようになり、上部電極103の側面と強誘電体膜102及び下部電極101の側面とは同一面にならず、段差が見られる雛壇形となり、その平面形状は図４のようになる。

しかし、図３に示したようなキャパシタ形成方法によれば、エッチング生成物を介した上部電極と下部電極の短絡を防止することはできるが、図４に示すように露光装置の位置ズレやマージンの幅分だけ下部電極101の幅が上部電極103よりも片側で約０．４５μｍ大きくなるので、キャパシタの微細化に支障をきたすことになる。

本発明の目的は、キャパシタを構成する上部電極の幅と下部電極の幅の差を従来よりも小さくできる半導体装置の製造方法を提供することにある。

上記した課題は、半導体基板の上方に形成された絶縁膜上に、キャパシタとなる第１の導電膜、誘電体膜、第２の導電膜を順に形成する工程と、第１のレジストパターンをマスクに用いて前記第２の導電膜をエッチングすることによりキャパシタ上部電極を形成する工程と、前記第１のレジストパターンを除去する工程と、前記キャパシタ上部電極の上に前記キャパシタ上部電極のパターン幅と同等かそれ以下の幅を有する第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクに使用して、前記第２のレジストパターンの側部を後退させて前記キャパシタ上部電極の側部寄りの上面を露出させながら前記キャパシタ上部電極の幅を維持しつつ前記誘電体膜と前記第１の導電膜のうち少なくとも前記誘電体膜をエッチングする工程とを有することを特徴とする半導体装置の製造方法によって解決される。

本発明によれば、キャパシタを構成する誘電体膜と下部電極をエッチングにより形成する場合に、そのエッチング中にレジストパターンの側部を後退させることにより上部電極の両側を露出させ、上部電極とレジストパターンをエッチング用マスクとして機能させるとともに、誘電体膜又は下部電極となる膜のエッチングを終えた時点で、上部電極の平面形状が殆ど変化しないように上部電極の膜厚、エッチング条件を制御したり、上部電極の上部をエッチングされ難い材料から構成したりしている。

これにより、レジストパターンの側部に発生する導電性エッチング生成物がキャパシタの側面に付着せず、エッチング生成物による上部電極と下部電極の短絡を未然に防止される。また、下部電極の幅に対する上部電極の幅の縮小を最小限に抑えセル効率が向上する。また、本発明によれば、誘電体膜又は下部電極膜をエッチングする際に、レジストパターンの後退とともに上部電極を後退するようにしているので、レジストパターンのコーナー欠損によるキャパシタ面積が減少しにくくなる。

さらに、本発明によれば、誘電体膜又は下部電極膜をエッチングする際に、上部電極の両側がレジストパターンからはみ出るようにし、そのはみ出した分だけ上部電極の両側を除去するようにしたので、レジストパターンの位置ずれによる上部電極面積のバラツキが抑制される。

本発明によれば、キャパシタを構成する誘電体膜と下部電極をエッチングにより形成する場合に、そのエッチング中にレジストパターンの側部を後退させることにより上部電極の両側を露出させ、上部電極とレジストパターンをエッチング用マスクとして機能させるとともに、誘電体膜又は下部電極となる膜のエッチングを終えた時点で、上部電極の平面形状が殆ど変化しないようにしたので、レジストパターンの側部に発生する導電性エッチング生成物がキャパシタの側面に付着せず、エッチング生成物による上部電極と下部電極の短絡を未然に防止でき、下部電極の幅に対する上部電極の幅の縮小を最小限に抑えセル効率の向上を行なうことができる。

また、本発明によれば、誘電体膜又は下部電極膜をエッチングする際に、レジストパターンの後退とともに上部電極を後退するようにしているので、レジストパターンのコーナー欠損によるキャパシタ面積の減少を抑えることができる。さらに、本発明によれば、誘電体膜又は下部電極膜をエッチングする際に、上部電極の両側がレジストパターンからはみ出るようにし、そのはみ出した分だけ上部電極の両側を除去するようにしたので、レジストパターンの位置ずれによる上部電極面積のバラツキを抑えることができる。

以下に本発明の実施形態を図面に基づいて説明する。

（第１の実施の形態）
図５〜図１１は本発明の第１実施形態の半導体装置の製造工程に示す断面図である。図１２〜図１４は、本発明の第１実施形態に係る半導体装置のワード線方向のキャパシタの形成工程を示す断面図、図１５〜図１７は、本発明の第１実施形態に係る半導体装置のメモリセルの形成工程を示す平面図である。

まず、図５に示す断面構造を得るまでの工程を説明する。ｎ型又はｐ型のシリコン（半導体）基板１表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜２を形成する。素子分離絶縁膜２としてＳＴＩ（Shallow Trench Isolation）を採用してもよい。そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域における所定の活性領域（トランジスタ形成領域）にｐウェル３を形成する。

その後、シリコン基板１の活性領域表面を熱酸化してシリコン酸化膜を形成してこれをゲート絶縁膜４として用いる。次に、シリコン基板１の上側全面に多結晶シリコン又は高融点金属シリサイドからなる導電膜を形成する。その後に、導電膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極５ａ，５ｂを形成する。メモリセル領域における１つのｐウェル３上には２つのゲート電極５ａ，５ｂがほぼ平行に配置される。それらのゲート電極５ａ，５ｂはワード線の一部を構成する。

続いて、ゲート電極５ａ，５ｂの両側のｐウェル３内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域６ａ，６ｂを形成する。さらに、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ，５ｂの両側部分に側壁絶縁膜７として残す。その絶縁膜は、例えばＣＶＤ法により酸化シリコン（SiO₂）である。

さらに、ゲート電極５ａ，５ｂと側壁絶縁膜７をマスクに使用して、ウェル３内に再びｎ型不純物イオンを注入することによりｎ型不拡散領域６ａ，６ｂをＬＤＤ構造にする。なお、１つのｐウェル３において、２つのゲート電極５ａの間に挟まれるｎ型不純物拡散領域６ｂは後述するビット線に電気的に接続され、また、ｐウェル３の両側の２つの不純物拡散素６ａは後述するキャパシタ上部電極に電気的に接続される。

以上のように、メモリセル領域のｐウェル３では、ゲート電極５ａ，５ｂとｎ型不純物拡散領域６ａ，６ｂ等によって２つのｎ型ＭＯＳＦＥＴが構成され、図１５(a)に示すようなメモリセルの平面構成となる。但し、平面図においては側壁絶縁膜７は省略されている。次に、全面に高融点金属膜を形成した後に、この高融点金属膜を加熱してｐ型不純物拡散領域６ａ，６ｂの表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。

さらに、プラズマＣＶＤ法により、シリコン基板１の全面にカバー膜９として酸窒化シリコン（SiON）膜を約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１の層間絶縁膜１０として二酸化シリコン（SiO₂）をカバー膜９上に約１．０μｍの厚さに成長する。続いて、第１の層間絶縁膜１０を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法により研磨してその上面を平坦化する。

次に、図６(a)、図１２(a)に示す構造を形成するまでの工程を説明する。まず、ＤＣスパッタ法によって、厚さ１００〜３００ｎｍのプラチナ（Pt）膜を第１の層間絶縁膜１０上に形成して、これを第１の導電膜１１とする。プラチナ膜と第１の層間絶縁膜１０との密着性を改善するために、それらの間に厚さ１０〜３０ｎｍのチタン膜を形成してもよい。なお、第１の導電膜１１として、イリジウム、ルテニウム、酸化ルテニウム、ルテニウム酸ストロンチウム（SrRuO₃）等の膜を形成してもよい。

次に、スパッタリング法により、ＰＺＴ（(Pb(Zr_1-xTi_x)O₃)を第１の導電膜１１の上に１００〜３００ｎｍの厚さに形成し、これを強誘電体膜１２として使用する。続いて、酸素雰囲気中にシリコン基板１を置き、例えば７２５℃、２０秒間、昇温速度１２５℃／secの条件で、強誘電体膜１２を構成するＰＺＴ膜をＲＴＡ（Rapid Thermal Annealing）処理することにより、ＰＺＴ膜の結晶化処理を行う。

強誘電膜１２の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ（Metal Organi Deposition）法、ＭＯＣＶＤ法がある。また、強誘電体膜１２の材料としてはＰＺＴの他に、ＰＬＺＴ（lead lanthanum zirconate titanate;(Pb_1-xLa_x)(Zr_1-yTi_y)O₃）、SrBi₂(Ta_xNb_1-x)₂O₉（但し、０＜ｘ≦１）、Bi₄Ti₂O₁₂のようなビスマス酸化化合物などがある。

そのような強誘電体膜１２を形成した後に、その上に第２の導電膜１３として酸化イリジウム（IrO_x）膜をスパッタリング法により１５０〜２５０ｎｍの厚さに形成する。即ち、第２の導電膜１３の膜厚は、第２の導電膜１３，強誘電体膜１２及び第１の導電膜１１のパターニングを終えた状態でその側縁部で少なくとも２０ｎｍ以上残留する値とする。なお、第２の導電膜１３として、プラチナ膜又はルテニウム酸ストロンチウム（ＳＲＯ）膜をスパッタ法により形成してもよい。 第２の導電膜１３を形成した状態のメモリセルは図１５(b) に示す平面構成となっている。

その後に、第２の導電膜１３上にレジストを塗布し、これを露光、現像することにより、上部電極形状の第１のレジストパターン１４を形成する。次に、図６(b)、図１２(b)及び図１５(c)に示すように、第１のレジストパターン１４をマスクに使用して第２の導電膜１３をエッチングし、これにより残った第２の導電膜１３をキャパシタ上部電極１３ａとする。

続いて、図７(a)に示すように、第１のレジストパターン１４を除去してキャパシタ上部電極１３ａを露出させる。この後に、温度６５０℃、６０分間の条件で、キャパシタ上部電極１３ａを透過させて強誘電体膜１２を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に強誘電体膜１２に入ったダメージを回復させるために行われる。

次に、キャパシタ上部電極１３ａ及び強誘電体膜１２の上にレジストを塗布し、これを露光、現像することにより、図７(b)、図１３(a)及び図１６(a)に示すように、第２のレジストパターン１５を形成する。第２のレジストパターン１５は、ゲート電極５ａ，５ｂの延在方向にならんだ複数のキャパシタ上部電極１３ａの上を通るストライプ形状を有し且つキャパシタ上部電極１３ａの幅と同等の幅を有する。

その後、図８(a)、図１３(b)、図１６(b)に示すように、第２のレジストパターン１５をマスクに使用して強誘電体膜１２をエッチングする。この際、第２のレジストパターン１５を適度に後退させるエッチング条件に設定することにより、副生成物のキャパシタ側壁への付着を防ぐようにする。このときの第２のレジストパターン１５の片側での後退量ｘ₁は約０．４μｍ程度である。レジスト後退量の制御は、プロセスガス中にレジストとの反応性のあるガス、例えば塩素（Cl₂）ガス等を添加したり圧力、バイアスパワーを調整することで行う。その詳細については後述する。

強誘電体膜１２のエッチング中に、第２のレジストパターン１５が後退してキャパシタ上部電極１３ａの両側の縁部周辺が露出してその両側近傍の上部がエッチングされるが、露出した部分は強誘電体膜１２のマスクとして機能し、強誘電体膜１２のエッチングの終了時点でキャパシタ上部電極１３ａの両側もマスク性に充分に見合った厚さに残留する。キャパシタ上部電極１３ａのマスク性を十分もたせるために、第１の導電膜１３の材質、膜厚またはエッチング選択比が設定されている。

なお、ストライプ形状の強誘電体膜１２の延在方向では、キャパシタ上部電極１３ａは第２のレジストパターン１５によりその後退量以上に広く覆われているので、図１６(b)に示すように、キャパシタ上部電極１３ａの四隅を除いて膜厚は変化しない。従って、強誘電体膜１２のパターニングを終えた後には、キャパシタ上部電極１３ａの膜厚分布は、最後まで第２のレジストパターン１５に覆われた部分の中央部で厚くその両側で薄くなっている。

キャパシタ上部電極１３ａをマスクの一部として使用してストライプ状にパターニングされた強誘電体膜１２をキャパシタ誘電体膜１２ａとして使用する。そして、第２のレジストパターン１５を除去した後に、温度６５０℃、６０分間でキャパシタ誘電体膜１２ａを酸素雰囲気中でアニールする。第２のレジストパターン１５を除去した後の平面状態は、図１６(c)に示すようになる。

次に、図８（ｂ）、図１４（ａ）、図１７（ａ）に示すように、キャパシタ上部電極１３ａ、キャパシタ誘電体膜１２ａ及び第１の導電膜１１の上に、エンキャップ層１７としてAl₂O₃膜をスパッタリング法により５０ｎｍの厚さに常温で形成する。このエンキャップ層１７は、還元され易いキャパシタ誘電体膜１２ａを水素から保護するために形成される。エンキャップ層１７として、ＰＺＴ膜、ＰＬＺＴ膜又は酸化チタン膜を形成してもよい。なお、エンキャップ層１７は図１７（ａ）〜（ｃ）では省略されている。

その後に、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／secの条件で、エンキャップ層１７の下のキャパシタ誘電体膜１２ａを急速熱処理してその膜質を改善する。次に、エンキャップ層１７の上にレジストを塗布し、これを露光、現像することにより、キャパシタ誘電体膜１２ａよりも長いストライプ形状を有し且つキャパシタ上部電極１３ａの幅と同等の幅を有する第３のレジストパターン１６をキャパシタ誘電体膜１２ａの上に沿って形成する。

その後に、図９(a)、図１４(b)、図１７(b)に示すように、第３のレジストパターン１６をマスクに使用して第１の導電膜１１及びエンキャップ層１７をエッチングし、これにより第３のレジストパターン１６の下に残ったストライプ状の第１の導電膜１１をキャパシタ下部電極１１ａとして使用する。キャパシタ下部電極１１ａはプレート線とも呼ばれる。

そのエッチングの際、適度に第３のレジストパターン１６を後退させるエッチング条件に設定することにより、エッチング生成物のキャパシタ側壁への付着を防ぐようにする。このときの第３のレジストパターン１６の片側での後退量ｘ₂は約０．４μｍ程度である。レジスト後退量の制御は、プロセスガス中にレジストとの反応性のあるガス、 たとえば塩素（Cl₂）ガス等を添加したり圧力、バイアスパワーを調整することで行う。その詳細についても後述する。

第１の導電膜１１及びエンキャップ層１７のエッチング中にも、第３のレジストパターン１６が後退してキャパシタ上部電極１３ａの両側寄りの上部が露出してエッチングされるが、露出した部分はマスクとして機能し、第１の導電膜１１のエッチングが終了時点でマスク性に充分に見合った厚さでキャパシタ上部電極１３ａが残留する。

キャパシタ下部電極１１ａの形成終了時点で残留するキャパシタ上部電極１３ａの膜厚はキャパシタ上部電極３ａとして機能するのに十分な膜厚が確保されていなければならない。強誘電体キャパシタの性能は、強誘電体膜１２とキャパシタ上部電極１３ａの界面付近の結晶状態に大きく影響される。つまりこのキャパシタ性能を決めている界面付近の層が確保されていれば、キャパシタ上部電極膜１３ａが膜減りしても大きな影響は無い。この界面付近の層の良好な結晶性の確保を考慮すると、強誘電体膜１２にＰＺＴ膜、キャパシタ上部電極１３ａにイリジウム酸化膜を用いている場合には、最終的にキャパシタ上部電極１３ａはその両側縁分で２０ｎｍ以上の厚さで残留させる必要が有る。

第３のレジストパターン１６の除去後の第１の層間絶縁膜１０上の平面構成を示すと図１７(c)のようになり、ストライプ状の１つのキャパシタ誘電体膜１２ａの上には複数のキャパシタ上部電極１３ａが形成され、また、キャパシタ誘電体膜１２ａの下のキャパシタ下部電極１１ａはキャパシタ誘電体膜１２ａよりも長くなっている。これにより、第１の層間絶縁膜１０上には、キャパシタ下部電極１１ａ、キャパシタ誘電体膜１２ａ、キャパシタ上部電極１３ａからなる強誘電体キャパシタＱがキャパシタ上部電極１３ａの数だけ形成されることになる。

続いて、酸素雰囲気中で温度６５０℃、６０分間の条件で、キャパシタ誘電体膜１２ａをアニールしてダメージから回復させる。次に、図９(b)に示すように、強誘電体キャパシタＱ及び第１の層間絶縁膜１０の上に、第２の層間絶縁膜１８として膜厚１２００ｎｍのSiO₂膜をＣＶＤ法により形成した後に、第２の層間絶縁膜１８の表面をＣＭＰ法により平坦化する。第２の層間絶縁膜１８の成長は、反応ガスとしてシラン（SiH₄）を用いてもよいし、ＴＥＯＳを用いて行ってもよい。第２の層間絶縁膜１８の表面の平坦化は、キャパシタ上部電極１３ａの上面から２００ｎｍの厚さとなるまで行われる。

次に、図１０(a)に示す構造を形成するまでの工程について説明する。まず、第１及び第２の層間絶縁膜１０，１８、カバー膜９をパターニングして、ｎ型不純物拡散層６ａ，６ｂ、キャパシタ下部電極１１ａの上にそれぞれコンタクトホール１８ａ，１８ｂ，１８ｃを形成する。第１及び第２の層間絶縁膜１０，１８とカバー膜９のエッチングガスとして、CF系ガス、例えばCF₄ にArを加えた混合ガスを用いる。なお、キャパシタ下部電極１１ａの上に形成されるコンタクトホール１８ｃは、断面図では示さずに図１７(c) において形成位置で示されている。

次に、第２の層間絶縁膜１５上面とコンタクトホール１８ａ，１８ｂ，１８ｃ内面に、スパッタリング法によりチタン（Ti）膜を２０ｎｍ、窒化チタン（TiN）膜を５０ｎｍの厚さに形成し、これらの膜を密着層とする。さらに、フッ化タングステンガス（WF₆）、アルゴン、水素の混合ガスを使用するＣＶＤ法により、密着層の上にタングステン膜を形成し、これにより各コンタクトホール１８ａ，１８ｂ，１８ｃを完全に埋め込む。

さらに、第２の層間絶縁膜１５上のタングステン膜と密着層をＣＭＰ法により除去し、各コンタクトホール１８ａ，１８ｂ，１８ｃ内にのみ残す。これにより、コンタクトホール１８ａ，１８ｂ，１８ｃ内のタングステン膜と密着層を導電性プラグ１９ａ，１９ｂとして使用する。なお、メモリセル領域の１つのｐウェル３において、２つのゲート電極５ａ，５ｂに挟まれる中央のｎ型不純物拡散領域６ｂ上の第１の導電性プラグ１９ｂは後述するビット線に電気的に接続され、さらに、その両側方の２つの第２の導電性導電性プラグ１８ａは、後述する配線を介してキャパシタ上部電極１３ａに接続される。さらに、キャパシタ下部電極１１ａの上のコンタクトホール１８ｃとその中の導電性プラグ（不図示）は、キャパシタ下部電極１１ａのうちキャパシタ誘電体膜１２ａの先端からからはみ出た部分に形成される。

その後に、真空チャンバ内で３９０℃の温度で第２の層間絶縁膜１８を加熱して水を外部に放出させる。次に、図１０(b)に示す構造を形成するまでの工程を説明する。まず、第２の層間絶縁膜１８と導電性プラグ１９ａ，１９ｂの上に、酸化防止膜２０としてSiON膜をプラズマＣＶＤ法により例えば１００ｎｍの厚さに形成する。このSiON膜は、シラン（SiH₄）とN₂Oの混合ガスを用いて形成される。

続いて、フォトリソグラフィー法によりエンキャップ層１７、第２の層間絶縁膜１８及び酸化防止膜２０をパターニングして、キャパシタ上部電極１３ａ上にコンタクトホール２０ａを形成する。この後に、５５０℃、６０分間の条件で、キャパシタ誘電体膜１２ａを酸素雰囲気中でアニールして、キャパシタ誘電体膜１２ａの膜質を改善する。この場合、導電性プラグ１９ａ，１９ｂは酸化防止膜２０によって酸化が防止される。

次に、図１１に示す構造を形成するまでの工程を説明する。まず、CF系のガスを用いて酸化防止膜２０をドライエッチングして除去する。続いて、ＲＦエッチング法により導電性プラグ１９ａ，１９ｂ、キャパシタ上部電極１３ａの各表面を約１０ｎｍエッチングして清浄面を露出させる。その後に、第２の層間絶縁膜１８、導電性プラグ１９ａ，１９ｂ、コンタクトホール２０ａの上に、アルミニウムを含む４層構造の導電膜をスパッタ法により形成する。その導電膜は、下から順に、膜厚５０ｎｍの窒化チタン膜、膜厚５００ｎｍの銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１００ｎｍの窒化チタン膜である。

そして、その多層構造の導電膜をフォトリソグラフィー法によりパターニングして、ｐウェル３中央の導電性プラグ１９ｂの上にビアコンタクトパッド２１ｂを形成するとともに、その両側方の導電性プラグ１９ａの上面からキャパシタ上部電極１３ａの上面を結ぶ形状の配線２１ａを形成する。これにより、キャパシタ上部電極１３ａは、配線２１ａ、導電性プラグ１９ａ及び高融点金属シリサイド層８ａを介してｐウェル３の両側寄りのｎ型不純物拡散領域６ａに接続される。なお、キャパシタ下部電極１１ａの上に形成された導電性プラグ（不図示）の上にも図示しない別の配線が形成される。

続いて、ＴＥＯＳをソースに用いたプラズマＣＶＤ法によりSiO₂膜を第３の層間絶縁膜２２として２３００ｎｍの厚さに形成し、第３の層間絶縁膜２２により第２の層間絶縁膜１８、配線２１ａ、コンタクトパッド２１ｂ等を覆う。これに続いて、第３の層間絶縁膜２２の表面をＣＭＰ法により平坦化する。さらに、ＴＥＯＳを用いてプラズマＣＶＤ法によりSiO₂よりなる保護絶縁膜２３を第３の層間絶縁膜２２の上に形成する。そして、第３の層間絶縁膜２２と保護絶縁膜２３をパターニングして、メモリセル領域のｐウェル３の中央の上方にあるコンタクトパッド２１ｂの上にホール２２ａを形成する。

次に、保護絶縁膜２３の上面とホール２２ａの内面の上に、膜厚９０ｎｍ〜１５０ｎｍの窒化チタン（TiN）よりなる密着層２４をスパッタ法により形成し、その後、ホール２２ａを埋め込むようにブランケットタングステン膜２５をＣＶＤ法により形成する。次に、ブラケットタングステン膜２５をエッチバックしてホール２２ａの中にのみ残し、ホール２２ａ内のブラケットタングステン膜２５を二層目の導電性プラグとして使用する。

その後に、密着層２３、ブラケットタングステン膜２５の上に金属膜をスパッタ法により形成する。続いて、金属膜をフォトリソグラフィー法によりパターニングして、二層目の導電性プラグ（２５）、コンタクトパッド２１ａ、一層目の導電性プラグ２０ｂ及び高融点金属シリサイド層８ｂを介してｎ型不純物拡散領域６ｂに電気的に接続されるビット線２６を形成する。

本実施形態では、強誘電体膜１２又は第１の導電膜１１のエッチングの最中に第２又は第３のレジストパターン１６，１７が側方から後退することにより、キャパシタ上部電極１３ａの両側の肩の部分が露出して一部エッチングされるが、露出した部分は強誘電体膜１２や第１の導電膜１１のエッチングマスクとして機能するので強誘電体膜１２や第１の導電膜１１のパターニングを良好に遂行させる。これにより、キャパシタ上部電極１３ａの側面とキャパシタ誘電体膜１２ａの側面、キャパシタ下部電極１１ａの側面がほぼ同一面となる。

しかし、強誘電体キャパシタＱの形成終了時点でキャパシタ上部電極１３ａのマスク性に見合った厚さでキャパシタ上部電極１３ａを残留させる必要がある。このマスク性を十分もたせるためにキャパシタ上部電極１３ａの材質、膜厚、エッチング条件を最適化して強誘電体膜１２又は第１の導電膜１１に対するエッチング選択比を低く設定している。

強誘電体キャパシタＱの形成終了時点で残留するキャパシタ上部電極１３ａは単に残っていれば良いというものではなく、キャパシタ上部電極１３ａのパターン形状に本質的な変化が無く、しかもキャパシタ上部電極１３ａとして機能するのに十分な膜厚が確保されていなければならない。その膜厚は、上記したように、強誘電体膜１２とキャパシタ上部電極１３ａの界面付近の結晶状態を変化させない量が必要であり、最終的に２０ｎｍ以上残留させる必要が有る。ただし、その厚さの下限値は強誘電体膜１２としてＰＺＴ、キャパシタ上部電極１３ａとして酸化イリジウム膜を用いている場合である。

キャパシタ上部電極１３ａのマスクとしての機能が不足する場合には、図１８に示すようにレジストパターン１５，１６の側部が後退することにより露出した部分のキャパシタ上部電極１３ａがエッチングされて強誘電体膜１２を露出することになるので、キャパシタ上部電極１３ａの形状は図４に示した平面形状とほぼ同じになり、強誘電体キャパシタＱの容量を小さくしたり、或いはキャパシタの高密度化が図れなくなってしまう。

従って、キャパシタ上部電極１３ａの材料がマスク性が低い場合には、強誘電体膜１２及び第１の導電膜１１に対してエッチング選択性の高いマスク材からなる膜、例えばＳＲＯ（ルテニウム酸ストロンチウム）膜を第２の導電膜１３の上に形成しておいたり、強誘電体膜１２、第１の導電膜１１の膜厚を予め薄くしてエッチング時間が短くなるようにしたり、キャパシタ上部電極１３ａの膜厚を厚くすることで対処できる。

ところで、キャパシタ上部電極１３ａをマスクにして強誘電体膜１２、第１の導電膜がエッチングされた時の断面形状は、図１９に示すようになり、キャパシタ上部電極１３ａの底部の幅に対するキャパシタ下部電極１１ａの底部の幅の片側での広がりΔＷは式（１）で表される。但し、Ｔ_ferroは強誘電体膜厚、Ｔ_beはキャパシタ下部電極膜厚、θはキャパシタ上部電極底部側縁とキャパシタ下部電極底部側縁を結ぶ線のテーパ角度である。

ΔＷ＝（Ｔ_ferro＋Ｔ_be）／tan θ （１）
本技術により微細化を行うためにはΔＷを小さくすれば良く、フォトリソグラフィーによる位置合わせマージン分だけキャパシタ上部電極幅を縮小する必要はなくなる。 従来技術の欄で説明したように、エッチング中に生じる導電性副生成物がレジスト側壁に付着するとキャパシタ上部電極とキャパシタ下部電極の短絡を起こす。

そこで、本実施形態のように、適度にレジストパターン１５，１６を横方向に後退させる事でレジストパターン１５，１６側壁に付着する導電性副生成物を常に削りながらエッチングを行うことができる。しかし過度にレジストパターン１５，１６を後退させるとキャパシタ上部電極１３ａの露出が大きくなりキャパシタ形成終了時に十分なキャパシタ上部電極１３ａの幅、膜厚が確保出来ない。

図２０は、レジストパターン１６を用いてプラチナよりなる第１の導電膜１１を塩素とアルゴンの混合ガスを用いてプラズマ反応性イオンエッチングすることによりキャパシタ下部電極１１ａを形成する工程において、レジストパターン１６の側部の後退量の調整を塩素、アルゴンのガス比を変更することによりΔＷと副生成物付着の関係を示したものである。

プラズマ源として誘導結合型プラズマ発生源を用い、半導体基板側に４００kHzの低周波バイアスを印加するタイプのエッチング装置を用いている。また、レジストパターン１６は耐熱性を確保するために紫外線（ＵＶ）キュアによるハードニングを行っている。図２０に示すように、塩素（Cl₂）比を下げてレジストパターン１６側部の後退速度を落とせばΔＷを小さくできるが、Cl₂比が４０〜５０％を境にして図２１(a)に示すような側壁でのエッチング生成物２９の付着による短絡が発生する。短絡に対するマージンを考慮するとCl₂比が６０％程度でエッチングを行うと、レジストパターン１６の後退速度が最適になり、ΔＷが少々大きいものの図２１(b)に示すように側壁でのエッチング生成物２９の付着が発生しないことがわかった。

強誘電体膜１２のエッチングにおいて、特にＰＺＴ、ＰＬＺＴ等の酸素含有誘電体膜中に酸素含有誘電体膜のエッチングにおいは、エッチング中に酸素が供給されるので同じ塩素比でもレジストパターンの後退速度は早くなる。膜中に酸素を含まない膜、例えばプラチナよりなる第１の導電膜１１をエッチングする場合と比較してCl₂ 比をかなり下げてもエッチング生成物２９の付着による短絡は起こりにくい。実験ではＰＺＴ膜のエッチング中のCl₂ 比を１２．５％まで下げてもエッチング生成物２９の付着は見られなかった。

しかし、ＰＺＴ強誘電体膜１２のエッチングが終了して第１の導電膜１１が露出すると、酸素による側壁へのエッチング生成物付着の防止効果が無くなって、第１の導電膜１１のエッチングにより発生するエッチング生成物２９がキャパシタ誘電体膜１２ａ及びキャパシタ上部電極１３ａの側壁に付着することになる。その対策として第１の導電膜１１が露出する際にレジストパターン１５の後退速度が大きくなるエッチング条件に切り換えることで側壁へのエッチング生成物２９の付着を抑えることができる。

レジストパターンが後退することによるエッチング生成物の側壁への付着が防止されるのは、エッチング生成物がレジストパターンの側壁に付着し易く、その影響がその下方の側壁にも現れるからであり、レジストパターンの側面をキャパシタの側面から離すことによりエッチング生成物がキャパシタの側面に付着しにくくなる。

強誘電体膜１２のエッチング条件の一例として、第１ステップとして塩素ガスとアルゴンガスの総流量を５０〜１００ｍｌ／ｍｉｎとし、塩素比を１５〜２５％とし、バイアスパワーを２００〜１０００Ｗ（４００ｋＨｚ）とし、エッチング雰囲気真空度を０．５〜０．９Ｐａとし、第２ステップとして塩素ガスとアルゴンガスの総流量を５０〜１００ｍｌ／ｍｉｎとし、塩素比を６０〜９０％とし、バイアスパワーを２００〜１０００Ｗ（４００ｋＨｚ）とし、エッチング雰囲気真空度を０．５〜０．９Ｐａとする。また、第１の導電膜１１の好ましいエッチング条件としては、塩素ガスとアルゴンガスの総流量を５０〜１００ｍｌ／ｍｉｎとし、塩素比を塩素比を５０〜７０％とし、バイアスパワーを２００〜１０００Ｗ（４００ｋＨｚ）とし、エッチング雰囲気真空度を０．５〜０．９Ｐａとする。

ところで、キャパシタ上部電極１３ａの膜厚を確保するためにマスク性が不足な場合はキャパシタ上部電極１３ａ上に選択性の良いマスク材を被着したり、キャパシタ誘電体膜１２ａ、キャパシタ下部電極１１ａの膜厚を薄くしエッチング時間が短くなるようにしたり、或いはキャパシタ上部電極１３ａの膜厚を厚くすることで対処できる。

例えば、図２２(a)に示すように、強誘電体膜１２又は第１の導電膜１１に対して選択性の高いＳＲＯ膜（ルテニウム酸ストロンチウム）２７をキャパシタ上部電極１３ａの一部の上に形成し、ついで、キャパシタ上部電極１３ａの上を通るストライプ状の第２のレジストパターン１５を強誘電体膜１２上に形成する。その後に、図２２(b),(c)に示すように、第２のレジストパターン１５をマスクにして強誘電体膜１２をエッチングすることによりキャパシタ誘電体膜１２ａを形成し、続いて、第１の導電膜１１をパターニングしてキャパシタ下部電極１１ａを形成する。

このようなパターニング方法を適用することにより、強誘電体膜１２、第１の導電膜１１の中のキャパシタ上部電極１３ａの後退を抑制でき、キャパシタ上部電極１３ａの薄層化がかなり抑制される。なお、図２２(a) 〜(c)では、キャパシタ上部電極１３ａの一部の上にＳＲＯ膜２７を形成したが、キャパシタ上部電極１３ａの上の全体に形成してもよい。ＳＲＯ膜２７のパターニングは、キャパシタ上部電極１３ａのパターニングと別々に行ってもよいし、連続して行ってもよい。

上記した第２の導電膜１３のパターニングと強誘電体膜１２のパターニングでは形状の異なる第１のレジストパターン１４と第２のレジストパターンを用いたが、図２３(a)に示すように、第１のレジストパターン１４を用いて第２の導電膜１３と強誘電体膜１２とを連続してパターニングしてもよい。これにより形成されたキャパシタ上部電極１３ａは図２３(a)に示すように両側の上部がエッチングされるだけでなく、図２３(b)に示すように、ゲート電極５ｂの延在方向の両端の上部もエッチングされることになる。また、キャパシタ誘電体膜１２ａの平面形状は、図２３(c)に示すように、ストライプ状ではなくキャパシタ上部電極１３ａの平面形状と相似形に形成されることになる。

（第２の実施の形態）
図２４(a),(b)は、第２のレジストパターン１５を用いて強誘電体膜１２，第１の導電膜１１を連続的にエッチングする工程を示す断面図、図２５(a),(b)はその平面図である。

まず、図２４(a)、図２５(a)に示すように、強誘電体膜１２、第１の導電膜１１のエッチング当初からキャパシタ上部電極１３ａが露出していてもキャパシタ形成終了時点で十分なキャパシタ上部電極１３ａを残留させるために、キャパシタ上部電極１３ａを構成する第１の導電膜１３を成膜当初から厚く形成しておく。

そして、キャパシタ上部電極１３ａの上を通るストライプ形状の第２のレジストパターン１５を強誘電体膜１２の上に形成する。この場合、レジストパターン１５の側方でキャパシタ上部電極１３ａの上面の一部が露出した状態になっているとする。この後に、図２４(b)、図２５(b)に示すように、第２のレジストパターン１５をマスクにして、強誘電体膜１２と第１の導電膜１１をエッチングすることにより、キャパシタ誘電体膜１２ａとキャパシタ下部電極１１ａを形成する。そのエッチング終了後にキャパシタ上部電極１３ａの両側部の上層の一部は失われるがキャパシタ上部電極１３ａとして機能するに十分な膜厚は残される。

これにより、キャパシタ上部電極１３ａに対して強誘電体膜１２、第１の導電膜１１のエッチング時の第２のレジストパターン１５に位置ずれが生じても、強誘電体膜１２、第１の導電膜１１のエッチング後に当初のキャパシタ上部電極１３ａの面積が確保されるようにする。従って、図２５(b)の平面図に示すように、強誘電体膜１２と第１の導電膜１１のパターニングにより形成されたキャパシタ誘電体膜１２ａとキャパシタ下部電極１１ａの形状は、その側部でキャパシタ上部電極１３ａの形状が反映されてキャパシタ上部電極１３ａ同士の間の下方では後退して幅が狭くなっている。

この場合、キャパシタ上部電極１３ａ、強誘電体膜１２（キャパシタ誘電体膜１２ａ）、第１の導電膜（キャパシタ下部電極１１ａ）の各膜厚は、式（２）の関係がある。但し、Ｔ_teはキャパシタ上部電極膜厚、Ｔ_ferroは強誘電体膜厚、Ｔ_beはキャパシタ下部電極膜厚、ＥＲ_teはキャパシタ上部電極エッチングレート、ＥＲ_ferroは強誘電体膜エッチングレート、ＥＲ_beはキャパシタ下部電極エッチングレートである。

Ｔ_te＞（Ｔ_ferro×ＥＲ_te／ＥＲ_ferro＋Ｔ_be×ＥＲ_te／ＥＲ_be） （２）
例えば、ＰＺＴよりなる強誘電体膜１１の厚さが１００ｎｍ、プラチナよりなる第１の導電膜１１の厚さが１００ｎｍ、強誘電体膜１２のエッチングレートが２００ｎｍ／ｍｉｎ、第１の導電膜１１のエッチングレートが４００ｎｍ／ｍｉｎ、酸化イリジウム膜からなるキャパシタ上部電極１３ａのエッチングレートが４００ｎｍ／ｍｉｎの場合に、キャパシタ上部電極１３ａは３００ｎｍ以上の厚さに形成される必要がある。

なお、キャパシタ上部電極１３ａの膜厚を抑えたい場合には、強誘電体膜１２、キャパシタ下部電極膜１１を予め薄く設定するか、または図２２に示したように選択性の高いマスク材、例えばＳＲＯをキャパシタ上部電極１３ａ上に被着しておいてもよい。

（第３の実施の形態）
図２６(a)に示すように、第３のレジストパターン１６がキャパシタ上部電極１３ａ上面から位置ずれしてキャパシタ上部電極１３ａの一部を当初から露出する場合には、図２６(b)に示すように、第１の導電膜１１のエッチング終了時点でキャパシタ上部電極１３ａもエッチングされてキャパシタ上部電極１３ａの面積が減少することになる。

そこで、図２７(a)、図２８(a)に示すように、強誘電体膜１２、第１の導電膜１１のエッチング時のレジストパターン１５の幅を位置ずれ精度分以上小さく形成する。ただし、レジストパターン１６からのキャパシタ上部電極１３ａのはみ出し部がキャパシタ形成終了後に削られてキャパシタ上部電極１３ａ平面がほぼ矩形となるようにキャパシタ上部電極１３ａの膜厚を設定する。このことでキャパシタ上部電極１３ａのパターンに対しレジストパターン１５が位置ずれしても、図２８(b)に示すように、最終的なキャパシタ上部電極１３ａ幅はキャパシタ下部電極１１ａのパターン幅で決まりキャパシタ上部電極１３ａ面積のばらつきを抑えることができる。

この技術においては強誘電体膜１２と第１の導電膜１１を１層のマスクで加工し計２層のマスクで加工する必要がある。各層の膜厚については例えばキャパシタ上部電極１３ａを１層のパターン１４で加工した後、強誘電体膜１２、第１の導電膜１１を１層のレジストパターン１５で加工を行う場合に式（３）の関係がある。

但し、Ｔ_teはキャパシタ上部電極膜厚、Ｔ_ferroは強誘電体膜厚、Ｔ_beはキャパシタ下部電極膜厚、ＥＲ_teはキャパシタ上部電極エッチングレート、ＥＲ_ferroは強誘電体膜エッチングレート、ＥＲ_beはキャパシタ下部電極エッチングレートである。

Ｔ_te＜（Ｔ_ferro×ＥＲ_te／ＥＲ_ferro＋Ｔ_be×ＥＲ_te／ＥＲ_be） （３）
例えば、ＰＺＴ強誘電体膜１２の厚さ２００ｎｍ、Ptよりなる第１の導電膜１１の厚さ２００ｎｍ、ＰＺＴ強誘電体膜１２のエッチングレートを２００ｎｍ／ｍｉｎ、Pt第１の導電膜のエッチングレートを４００ｎｍ／ｍｉｎ、酸化イリジウムからなるキャパシタ上部電極１３ａのエッチングレートを４００ｎｍ／ｍｉｎとした場合に、キャパシタ上部電極１３ａ膜厚は６００ｎｍ未満である必要がある。

なお、 図２３に示したように、キャパシタ上部電極１３ａとキャパシタ誘電体膜１２ａを同じレジストパターンを用いて形成する場合にも、キャパシタ上部電極１３ａのバラツキを抑えることができる。この場合には、キャパシタ下部電極１１ａの形成を別なレジストパターンを用いて行うことになり、強誘電体キャパシタＱの形成のために計２枚のレジストパターンの使用となる。最終的なキャパシタ上部電極１３ａの幅はキャパシタ誘電体膜１２ａのパターンの幅で決まりキャパシタ上部電極１３ａ面積のばらつきが抑制される。

（第４の実施の形態）
キャパシタ上部電極１３ａの形成に使用される第１のレジストパターン１４は、フォトリソグラフィーの技術上、コーナー部をレチクルに対して忠実に再現することが難しく、 図１５(c) に示したように若干の丸みを帯びる。

そのコーナー部の発生によるキャパシタ上部電極１３ａ面積の損失は、デバイスの微細化が進むにつれますます無視できないものとなる。これによりセル効率が悪化しないように、以下のような方法を採用する。まず、 図２９(a)、図３０(a)に示すように、キャパシタ上部電極１３ａを形成した後にキャパシタ上部電極１３ａの上を通るストライプ状の第２のレジストパターン１５を強誘電体膜１２の上に形成する。そして、第２のレジストパターン１５をマスクに使用して、図２９(b)、図３０(b)に示すように、強誘電体膜１２と第１の導電膜１１をエッチングしてキャパシタ誘電体膜１２ａとキャパシタ下部電極１１ａを形成する。

このエッチングの際に、第２のレジストパターン１５の側部は、第１実施形態と同様に後退するが、キャパシタ上部電極１３ａの側部も強誘電体膜１２、第１の導電膜１１とともにエッチングされる。即ち、強誘電体膜１２及び第１の導電膜１１のエッチングが終了した時点でキャパシタ上部電極１３ａのコーナーが損失している部分の幅あるいはそれ以上後退するような条件でキャパシタ上部電極１３ａの側部をエッチングする。

これにより、強誘電体キャパシタＱの形成終了後、キャパシタ上部電極１３ａのコーナー欠損部だった部分は削られ、その側部形状はキャパシタ誘電体膜１２ａとキャパシタ下部電極１１ａに転写される。この部分はキャパシタ誘電体膜１２ａとキャパシタ下部電極１１ａのテーパ部に重なり、結果的にキャパシタ上部電極１３ａの平面での形状はコーナー欠損部の丸みを含まない矩形状になる。

この際の各膜の厚さには以下の式（４）の関係が有る。但し、Ｔ_teはキャパシタ上部電極膜厚、Ｔ_ferroは強誘電体膜厚、Ｔ_beはキャパシタ下部電極膜厚、ＥＲ_teはキャパシタ上部電極エッチングレート、ＥＲ_ferroは強誘電体膜エッチングレート、ＥＲ_beはキャパシタ下部電極エッチングレートである。

Ｔ_te＜（Ｔ_ferro×ＥＲ_te／ＥＲ_ferro＋Ｔ_be×ＥＲ_te／ＥＲ_be） （４）
例えば、ＰＺＴ強誘電体膜１２の厚さ２００ｎｍ、Ptよりなる第１の導電膜１１の厚さ２００ｎｍ、ＰＺＴ強誘電体膜１２のエッチングレートを２００ｎｍ／ｍｉｎ、Pt第１の導電膜のエッチングレートを４００ｎｍ／ｍｉｎ、酸化イリジウムからなるキャパシタ上部電極１３ａのエッチングレートを４００ｎｍ／ｍｉｎとした場合に、キャパシタ上部電極１３ａ膜厚は６００ｎｍ未満である必要がある。

なお、上記した実施形態ではＦｅＲＡＭについて説明したが、ＤＲＡＭのキャパシタの形成にも同様に適用してもよい。この場合には、上記の強誘電体材料に代えて(BaSr)TiO₃（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用する。

（付記１）半導体基板の上方に形成された絶縁膜と、前記絶縁膜の上に形成された下部電極と誘電体膜と上部電極を有するキャパシタを備えた半導体装置において、前記下部電極と誘電体膜と前記上部電極の各側壁が１つの面上に形成され、前記上部電極の膜厚は中央よりも両側で薄く形成されていることを特徴とする半導体装置。

（付記２）半導体基板の上方に形成された絶縁膜と、前記絶縁膜の上に形成された下部電極と誘電体膜と上部電極を有するキャパシタを備えた半導体装置において、前記下部電極と誘電体膜と前記上部電極の各側壁が１つの面上に形成され、前記上部電極は、材料が異なる下層部と上層部を有し、且つ該上層部は、前記下部電極又は前記誘電体膜をエッチングする条件下で該下層部よりもエッチング速度が小さい材料構成されることを特徴とする半導体装置。

（付記３）前記下部電極はストライプ状に形成され、前記誘電体膜の平面形状は前記上部電極の平面形状の相似形に形成されていることを特徴とする付記１又は付記２に記載の半導体装置。

（付記４）前記上部電極は矩形状に形成されていることを特徴とする付記１、付記２又は付記３に記載の半導体装置。

（付記５）前記下部電極及び前記誘電体膜はストライプ状に形成され、前記上部電極は前記誘電体膜の上に複数形成されていることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。

（付記６）複数の前記上部電極の間で、前記誘電体膜及び前記下部電極の幅が狭くなっていることを特徴とする付記５に記載の半導体装置。

（付記７）前記上部電極の側部の膜厚は２０ｎｍ以上存在することを特徴とする付記１乃至付記６のいずれかに記載の半導体装置。

（付記８）半導体基板の上方に形成された絶縁膜上に、キャパシタとなる第１の導電膜、誘電体膜、第２の導電膜を順に形成する工程と、第１のレジストパターンをマスクに用いて前記第２の導電膜をエッチングすることによりキャパシタ上部電極を形成する工程と、前記第１のレジストパターンを除去する工程と、前記キャパシタ上部電極の上に前記キャパシタ上部電極のパターン幅と同等かそれ以下の幅を有する第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクに使用して、前記第２のレジストパターンの側部を後退させて前記キャパシタ上部電極の側部寄りの上面を露出させながら前記誘電体膜と前記第１の導電膜の少なくとも一部をエッチングする工程とを有することを特徴とする半導体装置の製造方法。

（付記９）前記キャパシタ上部電極を一方向に間隔をおいて複数形成し、 前記第２のレジストパターンを複数の前記キャパシタ上部電極の上を通るストライプ形状に形成し、前記第２のレジストパターンをマスクに使用して前記誘電体膜をエッチングすることにより複数の前記キャパシタ上部電極の下にストライプ状のキャパシタ誘電体膜を形成し、前記第２のレジストパターンをマスクに使用して前記第１の導電膜をエッチングすることにより前記キャパシタ誘電体膜の下にストライプ状のキャパシタ下部電極を形成することを特徴とする付記８に記載の半導体装置の製造方法。

（付記１０）前記キャパシタ誘電体膜と前記キャパシタ下部電極は、前記上部電極の相互間で幅が狭く形成されることを特徴とする付記９に記載の半導体装置の製造方法。

（付記１１）前記第２のレジストパターンをマスクにして前記誘電体膜をエッチングしてキャパシタ誘電体膜を形成した後に、前記第２のレジストパターンを除去する工程と、前記キャパシタ上部電極及び前記キャパシタ誘電体膜の上に前記キャパシタ上部電極のパターン幅と同等かそれ以下の幅を有する第３のレジストパターンを形成する工程と、前記第３のレジストパターンをマスクに使用して、前記第３のレジストパターンの側部を後退させて前記キャパシタ上部電極の側部寄りの上面を露出させながら前記第１の導電膜をエッチングしてキャパシタ下部電極を形成する工程とを有することを特徴とする付記８に記載の半導体装置の製造方法。

（付記１２）前記キャパシタ上部電極を形成した後に、前記第１のレジストパターンをマスクに使用して前記誘電体膜をエッチングして前記キャパシタ誘電体膜の平面形状と相似の平面形状を有するキャパシタ誘電体膜を形成する工程と、前記第２のレジストパターンをマスクに使用して前記第１の導電膜をエッチングすることにより前記キャパシタ下部電極を形成する工程とを有することを特徴とする付記８に記載の半導体装置の製造方法。

（付記１３）前記誘電体膜又は前記第１の導電膜のエッチングにおいて、塩素とアルゴンガスを含むプラズマを用い、塩素比、総ガス流量、バイアスパワー、真空度を調整することにより前記レジストパターンの後退速度を制御することにより、前記キャパシタ上部電極、前記キャパシタ下部電極の側壁での導電性のエッチング反応生成物の付着を阻止することを特徴とする付記８乃至付記１２のいずれかに記載の半導体装置の製造方法。

（付記１４）前記誘電体膜、前記第１の導電膜のエッチング終了時に、当初の前記キャパシタ上部電極の前記幅が確保されるように前記第１の導電膜、誘電体膜、第二の導電膜の各膜厚が設定されていることを特徴とする付記８乃至付記１３のいずれかに記載の半導体装置の製造方法。

（付記１５）前記誘電体膜又は前記第１の導電膜のエッチング中に前記キャパシタ上部電極の側部が後退し、その後退の量が前記キャパシタ上部電極のパターンに対する前記第２又は第３のレジストパターンの形成時の位置ずれ量以上となっていることを特徴とする付記８乃至付記１３のいずれかに記載の半導体装置の製造方法。

（付記１６）前記誘電体膜、前記第１の導電膜のエッチング中に前記キャパシタ上部電極の側部が後退し、その後退幅が前記キャパシタ上部電極のパターンコーナー部を除去する幅以上となっていることを特徴とする付記８乃至付記１３に記載の半導体装置の製造方法。

（付記１７）前記誘電体膜又は前記第１の導電膜のエッチング時に前記キャパシタ上部電極のエッチングを抑制するためのエッチング防御膜を前記キャパシタ上部電極の上に形成する工程をさらに有することを特徴とする付記８乃至付記１４のいずれかに記載の半導体装置の製造方法。

（付記１８）前記エッチング防御膜は、ルテニウム酸ストロンチウムであることを特徴とする付記１７に記載の半導体装置の製造方法。

図１は、ＦｅＲＡＭにおける理想的なキャパシタの形状を示す平面図である。 図２(a)〜(e)は、従来の第１のキャパシタ形成工程を示す断面図である。 図３(a)〜(c)は、従来技術の第２のキャパシタ形成工程を示す断面図である。 図４は、第２のキャパシタ形成工程により形成されたキャパシタの形状を示す平面図である。 図５は、本発明の第１実施形態の半導体装置の製造工程順を示す断面図（その１）である。 図６(a),(b)は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その２）である。 図７(a),(b)は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その３）である。 図８(a),(b)は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その４）である。 図９(a),(b)は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その５）である。 図１０(a),(b)は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その６）である。 図１１は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その７）である。 図１２(a),(b)は、図６(a)のII−II線から見た本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。 図１３(a),(b)は、図５のII−II線から見た本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。 図１４(a),(b)は、図５のII−II線から見た本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。 図１５(a)〜(c)は、本発明の第１実施形態に係る半導体装置に係るメモリセルの形成工程を示す平面図（その１）である。 図１６(a)〜(c)は、本発明の第１実施形態に係る半導体装置に係るメモリセルの形成工程を示す平面図（その２）である。 図１７(a)〜(c)は、本発明の第１実施形態に係る半導体装置に係るメモリセルの形成工程を示す平面図（その３）である。 図１８は、半導体装置のメモリセルのキャパシタを構成する上部電極の側部が後退した状態を示す断面図である。 図１９は、本発明の第１実施形態に係る半導体装置のキャパシタを構成する上部電極、誘電体膜、下部電極の側面のテーパ形状を示す断面図である。 図２０は、本発明の第１実施形態に係る半導体装置のキャパシタを形成するための下部電極となる第１の導電膜のエッチングにおける塩素比と上下電極底面の幅の差ΔＷとの関係を示す図である。 図２１(a)は、下部電極となる第１の導電膜のエッチング終了後にキャパシタの側面に副生成物が付着した状態を示す斜視図、図２１(b)は、下部電極となる第１の導電膜のエッチング終了後にキャパシタの側面に副生成物が付着しない状態を示す斜視図である。 図２２(a) 〜(c)は、本発明の第１実施形態の半導体装置のキャパシタを構成する上部電極の上にエッチング選択性が高い膜を形成した場合のキャパシタの形成工程を示す断面図である。 図２３(a)は、本発明の第１実施形態の半導体装置のキャパシタを構成する上部電極と誘電体膜を同じレジストパターンにより形成した場合の断面図、 図２３(b)は、図２３(a)のIII-III 線から見た断面図、図２３(c)はその平面図である。 図２４(a),(b)は、本発明の第２実施形態に係る半導体装置のキャパシタを形成するためのエッチング工程を示す断面図である。 図２５(a),(b)は、本発明の第２実施形態に係る半導体装置のキャパシタを形成するためのエッチング工程を示す平面図である。 図２６(a),(b)は、半導体装置のキャパシタを形成するためのエッチング工程において、レジストパターンの位置ずれが生じた場合の誘電体膜、下部電極の形成工程を示す断面図である。 図２７(a),(b)は、本発明の第３実施形態に係る半導体装置のキャパシタを形成するためのエッチング工程を示す断面図である。 図２８(a),(b)は、本発明の第３実施形態に係る半導体装置のキャパシタを形成するためのエッチング工程を示す平面図である。 図２９(a),(b)は、本発明の第４実施形態に係る半導体装置のキャパシタを形成するためのエッチング工程を示す断面図である。 図３０(a),(b)は、本発明の第４実施形態に係る半導体装置のキャパシタを形成するためのエッチング工程を示す平面図である。

符号の説明

１…シリコン基板、２…素子分離絶縁膜、３…ｐウェル、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６ａ，６ｂ…ｎ型不純物拡散領域、７…側壁絶縁膜、８ａ，８ｂ…高融点金属シリサイド層、９…カバー膜、１０…層間絶縁膜、１１…第１の導電膜、１１ａ…下部電極、１２…強誘電体膜、１２ａ…誘電体膜、１３…第２の導電膜、１３ａ…上部電極、１４，１５，１６…レジストパターン、１７…エンキャップ層、１８…層間絶縁膜、１９ａ，１９ｂ，１９ｃ…導電性プラグ、２０…エンキャップ層、２１ａ…配線、２１ｂ…コンタクトパッド、２２…層間絶縁膜、２３…保護絶縁膜、２４…密着層、２５…ブラケットタングステン膜、２６…ビット線。

Claims (8)

1. 半導体基板の上方に形成された絶縁膜上に、キャパシタとなる第１の導電膜、誘電体膜、第２の導電膜を順に形成する工程と、
   第１のレジストパターンをマスクに用いて前記第２の導電膜をエッチングすることによりキャパシタ上部電極を形成する工程と、
   前記第１のレジストパターンを除去する工程と、
   前記キャパシタ上部電極の上に前記キャパシタ上部電極のパターン幅と同等かそれ以下の幅を有する第２のレジストパターンを形成する工程と、
   前記第２のレジストパターンをマスクに使用して、前記第２のレジストパターンの側部を後退させて前記キャパシタ上部電極の側部寄りの上面を露出させながら前記キャパシタ上部電極の幅を維持しつつ前記誘電体膜と前記第１の導電膜のうち少なくとも前記誘電体膜をエッチングする工程と
   を有することを特徴とする半導体装置の製造方法。
2. 前記第２のレジストパターンをマスクにして前記誘電体膜をエッチングしてキャパシタ誘電体膜を形成した後に、前記第２のレジストパターンを除去する工程と、
   前記キャパシタ上部電極及び前記キャパシタ誘電体膜の上に前記キャパシタ上部電極のパターン幅と同等かそれ以下の幅を有する第３のレジストパターンを形成する工程と、
   前記第３のレジストパターンをマスクに使用して、前記第３のレジストパターンの側部を後退させて前記キャパシタ上部電極の側部寄りの上面を露出させながら前記キャパシタ上部電極の幅を維持しつつ前記第１の導電膜をエッチングしてキャパシタ下部電極を形成する工程と
   を有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 半導体基板の上方に形成された絶縁膜上に、キャパシタとなる第１の導電膜、誘電体膜、第２の導電膜を順に形成する工程と、
   第１のレジストパターンをマスクに用いて前記第２の導電膜をエッチングすることによりキャパシタ上部電極を形成する工程と、
   前記第１のレジストパターンをマスクに使用して、前記第１のレジストパターンの側部を後退させて前記キャパシタ上部電極の側部寄りの上面を露出させながら前記キャパシタ上部電極の幅を維持しつつ前記誘電体膜をエッチングして前記キャパシタ上部電極の平面形状と相似の平面形状を有するキャパシタ誘電体膜を形成する工程と、
   前記キャパシタ上部電極の上に前記キャパシタ上部電極のパターン幅と同等かそれ以下の幅を有する第２のレジストパターンを形成する工程と、
   前記第２のレジストパターンをマスクに使用して前記第１の導電膜をエッチングすることにより前記下部電極を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
4. 前記誘電体膜又は前記第１の導電膜のエッチングにおいて、塩素とアルゴンガスを含むプラズマを用い、塩素比、総ガス流量、バイアスパワー、真空度を調節することにより前記レジストパターンの後退速度を制御することにより、前記キャパシタ上部電極、前記キャパシタ下部電極の側壁での導電性のエッチング反応生成物の付着を阻止することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
5. 前記誘電体膜、前記第１の導電体膜のエッチング終了時に、前記第１のレジストパターンにより形成された後の前記キャパシタ上部電極の前記幅が確保されるように前記第１の導電体膜、誘電体膜、第２の導電膜の各膜厚が設定されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
6. 前記誘電体膜又は前記第１の導電体膜のエッチング中に前記キャパシタ上部電極の側部が後退し、その後退の量が前記キャパシタ上部電極のパターンに対する前記第２又は第３のレジストパターンの形成時の位置ずれ精度分以上となっていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
7. 前記誘電体膜、前記第１の導電体膜のエッチング中に前記キャパシタ上部電極の側部が後退し、その後退幅が前記キャパシタ上部電極のパターンコーナー部を除去する幅以上となっていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
8. 前記誘電体膜又は前記第１の導電体膜のエッチング時に前記キャパシタ上部電極のエッチングを抑制するためのエッチング防御膜を前記キャパシタ上部電極の上に形成する工程をさらに有することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。

Images