JP5617368B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、強誘電体キャパシタを有する半導体装置の製造方法及び半導体装置に関する。
強誘電体キャパシタを用いた強誘電体メモリのさらなる微細化が求められている。強誘電体キャパシタのキャパシタ誘電体膜には、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマスストロンチウム（ＳＢＴ）等の強誘電体材料が用いられる。強誘電体膜のパターニング時に、エッチングマスクとして用いるレジストパターンを後退させることにより、導電性副生成物がキャパシタの側壁に付着することを抑制する技術が知られている。
ＴｉＡｌＮ等のハードマスクを用いて、上部電極、強誘電体膜、及び下部電極をパターニングする技術が知られている。
特開２００２−３２４８５２号公報 特開２００５−１２３３９２号公報
強誘電体膜のパターニング時に、エッチングマスクとして用いているレジストパターンの縁が後退すると、上部電極の外周部分が露出する。この露出した部分がエッチングされて、上部電極の外周部分が薄くなってしまう。上部電極は、強誘電体膜への水素や水分の侵入を抑制する機能を持っている。上部電極の一部が薄くなると、水素や水分の侵入を抑制する機能が低下し、強誘電体キャパシタの性能劣化を招くことになる。
ハードマスクを用いて上部電極、強誘電体膜、及び下部電極を連続的にパターニングする方法では、これらの膜の寸法がほぼ等しくなる。このため、下部電極の上面に導電プラグを接触させる所謂プレーナ型強誘電体キャパシタの形成には適さない。
本発明の一観点によると、
半導体基板の上に、下部電極層、強誘電体層、上部電極層、及びハードマスク層を順次形成する工程と、
前記ハードマスク層の上に、第１の方向に並ぶ少なくとも２つの第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをエッチングマスクとして、前記ハードマスク層をエッチングすることにより、前記ハードマスク層の一部からなるハードマスクパターンを形成する工程と、
少なくとも前記ハードマスクパターンをエッチングマスクとして、前記上部電極層及び前記強誘電体層をエッチングすることにより、前記上部電極層の一部からなる上部電極、及び前記強誘電体層の一部からなるキャパシタ誘電体膜を形成すると共に、前記下部電極層の一部を露出させる工程と、
前記第１のレジストパターンを除去する工程と、
前記第１の方向に並んだ前記ハードマスクパターン、及び露出した前記下部電極層の一部を、連続した第２のレジストパターンで覆う工程と、
前記第２のレジストパターン、及び前記キャパシタ誘電体膜をエッチングマスクとして、前記下部電極層をエッチングすることにより、前記下部電極層の一部からなる下部電極を形成する工程と、
前記第２のレジストパターンを除去する工程と
を有し、
前記下部電極の、前記第１の方向に延在する両側の縁が、前記ハードマスクパターンの間の領域において、内側に向かって窪むように、前記第２のレジストパターン及び前記ハードマスクパターンの形状及び寸法が設定されている半導体装置の製造方法が提供される。
上部電極の膜減りを抑制することができ、かつ下部電極の平面形状を上部電極の平面形状より大きくすることができる。
（１Ａ）及び（１Ｂ）は、それぞれ実施例１による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その１）である。 （２Ａ）及び（２Ｂ）は、それぞれ実施例１による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その２）である。 （３Ａ）及び（３Ｂ）は、それぞれ実施例１による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その３）である。 （４Ａ）及び（４Ｂ）は、それぞれ実施例１による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その４）である。 （５Ａ）及び（５Ｂ）は、それぞれ実施例１による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その５）である。 （６Ａ）及び（６Ｂ）は、それぞれ実施例１による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その６）である。 （７Ａ）及び（７Ｂ）は、それぞれ実施例１による製造方法において、位置ずれ生じた場合の製造途中段階における強誘電体キャパシタの断面図及び平面図（その１）である。 （８Ａ）及び（８Ｂ）は、それぞれ実施例１による製造方法において、位置ずれ生じた場合の製造途中段階における強誘電体キャパシタの断面図及び平面図（その２）である。 （９Ａ）及び（９Ｂ）は、それぞれ参考例による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その１）である。 （１０Ａ）及び（１０Ｂ）は、それぞれ参考例による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その２）である。 （１１Ａ）及び（１１Ｂ）は、それぞれ参考例による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その３）である。 （１２Ａ）及び（１２Ｂ）は、それぞれ参考例による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その４）である。 （１３Ａ）及び（１３Ｂ）は、それぞれ参考例による製造方法において、位置ずれが生じた場合の製造途中段階における強誘電体キャパシタの断面図及び平面図（その１）である。 （１４Ａ）及び（１４Ｂ）は、それぞれ参考例による製造方法において、位置ずれが生じた場合の製造途中段階における強誘電体キャパシタの断面図及び平面図（その２）である。 （１５Ａ）及び（１５Ｂ）は、それぞれ実施例２による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その１）である。 （１６Ａ）及び（１６Ｂ）は、それぞれ実施例２による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その２）である。 （１７Ａ）及び（１７Ｂ）は、それぞれ実施例２による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その３）である。 （１８Ａ）及び（１８Ｂ）は、それぞれ実施例２による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その４）である。 （１９Ａ）及び（１９Ｂ）は、それぞれ実施例２による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その５）である。 （２０Ａ）及び（２０Ｂ）は、それぞれ実施例２による製造方法において、位置ずれ生じた場合の製造途中段階における強誘電体キャパシタの断面図及び平面図（その１）である。 （２１Ａ）及び（２１Ｂ）は、それぞれ実施例２による製造方法において、位置ずれ生じた場合の製造途中段階における強誘電体キャパシタの断面図及び平面図（その２）である。 （２２Ａ）及び（２２Ｂ）は、それぞれ実施例３による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その１）である。 （２３Ａ）及び（２３Ｂ）は、それぞれ実施例３による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その２）である。 （２４Ａ）及び（２４Ｂ）は、それぞれ実施例３による製造方法の製造途中段階における強誘電体キャパシタの断面図及び平面図（その３）である。 実施例４による半導体装置の平面図である。 実施例４による半導体装置の断面図である。 実施例４による半導体装置の断面図である。
［実施例１］
図１Ａ、図１Ｂ〜図６Ａ、図６Ｂを参照して、実施例１による強誘電体キャパシタの製造方法について説明する。図１Ａ、図２Ａ、図３Ａ、図４Ａ、図５Ａ、及び図６Ａは、それぞれ図１Ｂ、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、及び図６Ｂの一点鎖線における断面図である。
図１Ａに示すように、基板３０の上に、絶縁膜３１を形成する。基板３０には、シリコン等の半導体が用いられ、その表面には、ＭＯＳトランジスタ等の素子が形成されている。絶縁膜３１は、基板３０の表面に形成された素子を覆う。
絶縁膜３１の上に、下部電極層３２、強誘電体層３３、上部電極層３４、及びハードマスク層３５を、順次形成する。下部電極層３２には、例えばＰｔが用いられ、その厚さは、例えば１５０ｎｍである。強誘電体層３３には、ＰＺＴ、ＳＢＴ等の強誘電体材料が用いられ、その厚さは、例えば１００ｎｍである。上部電極層３４は、例えば下層の酸化イリジウム（ＩｒＯ）層と、上層のイリジウム（Ｉｒ）層との２層を含む。ＩｒＯ層及びＩｒ層の厚さは、例えば、それぞれ１５０ｎｍ及び５０ｎｍである。なお、上部電極層３に、Ｉｒ、Ｐｔ、Ｒｕ及びＳｒのいずれか１つ以上の元素を含む材料を用いてもよい。
ハードマスク層３５には、上部電極層３４、強誘電体層３３、及び下部電極層３２をパターニングするときのエッチングマスクとして作用する無機材料、例えばＴｉＡｌＮが用いられる。ハードマスク層３５の厚さは例えば１００ｎｍである。なお、ハードマスク層３５に、Ｔｉ及びＡｌの少なくとも１つの元素を含む材料を用いてもよい。
下部電極層３２、上部電極層３４、及びハードマスク層３５の形成には、例えばＤＣスパッタリング、ＲＦスパッタリング等が適用される。強誘電体層３３の形成には、ＲＦスパッタリング、ゾルゲル法、有機金属堆積（ＭＯＤ）、有機金属化学気相成長（ＭＯＣＶＤ）等を適用することができる。
上部電極層３４のＩｒ層は、その下のＩｒＯ層の酸素と、ハードマスク層３５のＴｉＡｌＮとが反応して、高抵抗の酸化物層が形成されることを防止する。
ハードマスク層３５の上に、フォトレジストからなるレジストパターン３６を形成する。
図１Ｂに、レジストパターン３６を形成した基板３０の平面図を示す。基板３０の表面にｘｙ直交座標系を定義したとき、レジストパターン３６は、ｘ方向に並ぶ少なくとも２つの孤立パターンを含む。孤立パターンの各々の平面形状は、例えばｘ方向及びｙ方向に平行な辺を持つ長方形である。
図２Ａ及び図２Ｂに示すように、レジストパターン３６をエッチングマスクとして、ハードマスク層３５（図１Ａ）をエッチングする。レジストパターン３６の下に、ハードマスク層３５の一部からなるハードマスクパターン３５Ａが残る。ハードマスクパターン３５Ａの側面は、基板３０から上方に向かって平断面が小さくなるように傾斜する。ハードマスク層３５のエッチングには、例えばＣｌ２とＡｒとの混合ガスの誘導結合プラズマを用いたプラズマエッチングを適用することができる。ハードマスクパターン３５Ａを形成した後、レジストパターン３６をアッシングすることにより除去する。
ハードマスクパターン３５Ａをエッチングマスクとして、上部電極層３４（図１Ａ）をエッチングする。ハードマスクパターン３５Ａの下に、上部電極層３４の一部からなる上部電極３４Ａが形成される。上部電極３４Ａの側面は、基板３０から上方に向かって平断面が小さくなるように傾斜する。上部電極層３４が除去された領域に、強誘電体層３３が露出する。
上部電極層３４のエッチングには、例えばＣｌ２、Ａｒ、及びＯ２の混合ガスの誘導結合プラズマを用いたプラズマエッチングが適用される。混合ガスにＯ２を約１０％添加すると、ＴｉＡｌＮのハードマスクパターン３５Ａのエッチングレートが低下する。これにより、ハードマスクパターン３５Ａに対する上部電極層３４のエッチング選択比を高くすることができる。
図３Ａ及び図３Ｂに示すように、ハードマスクパターン３５Ａ及び上部電極３４Ａをエッチングマスクとして、強誘電体層３３（図２Ａ）をエッチングする。上部電極３４Ａの下に、強誘電体層３３の一部からなるキャパシタ誘電体膜３３Ａが形成される。強誘電体層３３がエッチングされた領域には、下部電極層３２が露出する。強誘電体層３３のエッチングには、例えばＣｌ２、Ａｒ、Ｏ２、及びＣＦ４の混合ガスの誘導結合プラズマを用いたプラズマエッチングが適用される。Ｏ２及びＣＦ４の分圧比は、例えばそれぞれ１０％及び１５％である。この条件で、ハードマスクパターン３５Ａと強誘電体膜３３とのエッチング選択比は、ほぼ１である。キャパシタ誘電体膜３３Ａの側面は、基板３０から上方に向かって平断面が小さくなるように傾斜する。
フォトレジスト等のマスクパターンをエッチングマスクに用いて強誘電体層をエッチングすると、エッチング時にマスクパターンの縁が後退する。これにより、上部電極３５Ａの上面の外周部分が露出し、露出した部分が薄くなってしまう。実施例１では、上部電極３５Ａの全面がハードマスクパターン３５Ａで覆われているため、上部電極３５Ａの膜減りを防止することができる。
図４Ａ及び図４Ｂに示すように、ｘ方向に並ぶ少なくとも２つのハードマスクパターン３５Ａ、その間に露出している下部電極層３２、及びコンタクト領域４１内の下部電極層３２を連続して覆うレジストパターン４０を形成する。コンタクト領域４１は、ｘ方向に並ぶハードマスクパターン３５Ａの一方の端に位置するハードマスクパターン３５Ａよりも外側（図４Ｂにおいて最も下のハードマスクパターン３５Ａよりも下側）に画定されている。
ハードマスクパターン３５Ａが配置された領域、及びハードマスクパターン３５Ａの間の領域内の、レジストパターン４０のｙ方向の幅Ｗ１は、キャパシタ強誘電体膜３３Ａのｙ方向の幅Ｗ２よりも狭い。コンタクト領域４１内のレジストパターン４０のｙ方向の幅Ｗ３も、キャパシタ強誘電体膜３３Ａのｙ方向の幅Ｗ２よりも狭い。なお、図４Ｂでは、幅Ｗ３が幅Ｗ１よりも広い例を示しているが、両者の大小関係は逆であってもよいし、幅Ｗ１と幅Ｗ３とが同一であってもよい。
図５Ａ及び図５Ｂに示すように、レジストパターン４０、ハードマスクパターン３５Ａ、上部電極３４Ａ、及びキャパシタ誘電体膜３３Ａをエッチングマスクとして、下部電極層３２（図４Ａ）をエッチングする。これにより、下部電極層３２の一部からなる下部電極３２Ａが形成される。下部電極層３２のエッチングには、例えばＣｌ２、Ａｒ、及びＯ２の混合ガスの誘導結合プラズマを用いたプラズマエッチングが適用される。Ｏ２の分圧比を約１０％にすると、ハードマスクパターン３５Ａに対する下部電極層３２のエッチング選択比を高くすることができる。
上部電極３４Ａ、キャパシタ強誘電体膜３３Ａ、及び下部電極３２Ａが、強誘電体キャパシタ４５を構成する。ｘ方向に並ぶ複数の強誘電体キャパシタ４５の下部電極３２Ａは、連続した１つのパターンをなす。
下部電極層３２のエッチング中に、レジストパターン４０の縁が後退し、ハードマスクパターン３５Ａの外周近傍の上面が露出する。図５Ａ、図５Ｂでは、エッチング前のレジストパターン４０を破線で示している。ハードマスクパターン３５Ａの露出した部分が僅かにエッチングされ、薄くなる。ただし、上部電極３４Ａの上面は露出しないため、上部電極３４Ａの膜減りは生じない。下部電極層３２のエッチング中におけるレジストパターン４０の縁の後退は、強誘電体キャパシタ４５の側壁への反応生成物の付着を抑制する。
図５Ａの断面、すなわちハードマスクパターン３５Ａと交差し、ｙ方向に平行な断面において、強誘電体キャパシタ４５の側面の傾斜角は、６０°〜８０°の範囲内とすることが好ましい。
図６Ａ及び図６Ｂに示すように、レジストパターン４０（図５Ａ、図５Ｂ）を除去する。実施例１では、下部電極層３２のエッチング前におけるレジストパターン４０の幅Ｗ１（図４Ｂ）が、キャパシタ強誘電体膜３３Ａの幅Ｗ２（図４Ｂ）よりも狭い。このため、下部電極３２Ａのｘ方向に延在する両側の縁は、ハードマスクパターン３５Ａの間の領域４２において、内側に向かって窪んだ平面形状になる。この窪み量をＩとする。
また、下部電極層３２のエッチング前におけるレジストパターン４０の幅Ｗ３（図４Ｂ）が、キャパシタ強誘電体膜３３Ａの幅Ｗ２（図４Ｂ）よりも狭い。このため、コンタクト領域４１の下部電極３２Ａのｙ方向の幅Ｗ４は、ハードマスクパターン３５Ａが配置されている位置の下部電極３２Ａのｙ方向の幅Ｗ５よりも狭くなる。
次に、図７Ａ〜図８Ｂを参照して、図４Ａ、図４Ｂに示したレジストパターン４０を形成するときに位置ずれが発生した場合について説明する。図７Ｂ、図８Ｂの一点鎖線における断面図が、それぞれ図７Ａ、図８Ａに対応する。
図７Ａ及び図７Ｂに示すように、ｙ方向に関して、レジストパターン４０の中心がハードマスクパターン３５Ａの中心からずれている。図７Ａ、図７Ｂには、レジストパターン４０がｙ方向（右方向）にずれている例を示している。ｙ方向に関する位置ずれ量をＤとする。
図８Ａ及び図８Ｂに示すように、レジストパターン４０をエッチングマスクとして下部電極層３２（図７Ａ）をエッチングする。図７Ａに示したレジストパターン４０の位置ずれ量Ｄに対応して、下部電極３２Ａに位置ずれが生じる。ハードマスクパターン３５Ａの中心に対して、コンタクト領域４１内の下部電極３２Ａの中心位置の、ｙ方向へのずれ量Ｄは、レジストパターン４０の位置ずれ量Ｄとほぼ等しくなる。
ところが、ハードマスクパターン３５Ａが配置されている位置においては、下部電極３２Ａのｘ方向に延在する縁の位置が、レジストパターン４０ではなく、キャパシタ強誘電体膜３３Ａによって画定される。このため、ハードマスクパターン３５Ａが配置されている位置における下部電極３２Ａの右側の縁の位置は、位置ずれが生じていない場合の図６Ｂの下部電極３２Ａの右側の縁の位置と同じである。レジストパターン４０の位置ずれは、下部電極３２Ａの右側の縁の位置ずれを生じさせるのではなく、単に、下部電極３２Ａの縁の窪み量Ｉの変動をもたらす。このため、位置ずれ量Ｄが、後述する許容範囲内であれば、強誘電体キャパシタ４５が配置された領域の下部電極３２Ａの幅Ｗ５は、位置ずれが生じていないときの幅Ｗ５と等しい。すなわち、位置ずれが生じても、強誘電体キャパシタ４５の寸法は大きくならない。
以下、位置ずれ量Ｄの許容範囲について説明する。レジストパターン４０の右方向への位置ずれ量Ｄが大きくなるに従って、下部電極３２Ａの右側の縁の窪み量Ｉが小さくなる。位置ずれ量Ｄがある上限値に達すると、窪み量Ｉが０になる。位置ずれ量Ｄが、この上限値よりも大きくなると、下部電極３２Ａの右側の縁が、位置ずれがない場合に比べて、右方へ移動する。このため、強誘電体キャパシタ４５のｙ方向の寸法が設計値よりも大きくなってしまう。レジストパターン４０が図８Ａ及び図８Ｂにおいて左側にずれた場合には、左側の縁の窪み量が小さくなる。
ハードマスクパターン３５Ａの間の領域４２において、下部電極３２Ａのｘ方向に延在する両側の縁が、内側に向かって窪んだ平面形状になっていれば、下部電極３２Ａの幅Ｗ５が、位置ずれのない場合にくらべて拡大していないといえる。「位置ずれ量Ｄの許容範囲」の上限値は、ハードマスクパターン３５Ａの間の領域４２において、下部電極３２Ａのｘ方向に延在する両側の縁が、内側に向かって窪んだ平面形状になる位置ずれ量の上限値と定義することができる。
強誘電体キャパシタ４５の寸法の拡大を防止するためには、レジストパターン４０の位置ずれ量Ｄが、アライメント精度に起因する位置ずれ量の最大値に一致した場合でも、下部電極３２Ａのｘ方向に延在する両側の縁が、ハードマスクパターン３５Ａの間の領域４２において内側に向かって窪んだ平面形状になるように、レジストパターン４０の形状及び寸法を設計しておけばよい。
図９Ａ、図９Ｂ〜図１２Ａ、図１２Ｂを参照して、比較例による強誘電体キャパシタの製造方法について説明する。図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂの一点鎖線における断面図が、それぞれ図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａに対応する。
図９Ａに示した基板３０から上部電極層３４までの構造は、図１Ａに示した実施例１のものと同一である。比較例においては、ハードマスク層３５が配置されず、上部電極層３４に接するように、レジストパターン３６が形成される。図９Ｂに示すように、レジストパターン３６の配置は、図１Ｂに示した実施例１のレジストパターン３６の配置と同一である。レジストパターン３６をエッチングマスクとして、上部電極層３４及び強誘電体層３３をエッチングする。エッチング後、レジストパターン３６を除去する。
図１０Ａ及び図１０Ｂにレジストパターン３６を除去した後の断面図及び平面図を示す。上部電極層３４がパターニングされることにより上部電極３４Ａが形成され、強誘電体層３３がパターニングされることによりキャパシタ誘電体膜３３Ａが形成される。
図１１Ａに示すように、上部電極３４Ａをレジストパターン４０で覆う。図１１Ｂに示すように、レジストパターン４０は、上部電極３４Ａ、及び上部電極３４Ａの間に露出した下部電極層３２を連続的に覆う。
図１２Ａ及び図１２Ｂに示すように、レジストパターン４０をエッチングマスクとして、下部電極層３２（図１１Ａ）をエッチングすることにより、下部電極３２Ａを形成する。エッチング時に、レジストパターン４０の縁が後退することにより、上部電極３４Ａの外周部近傍の表層部がエッチングされる。上部電極３４Ａの外周部近傍が薄くなった部分は、水素や酸素の拡散バリアとしての機能が低下する。
上部電極３４Ａのバリア機能の低下を抑制するために、上部電極３４Ａの薄くなる部分の面積を小さくすることが好ましい。このために、レジストパターン４０を、実施例１の図４Ａ、図４Ｂに示したレジストパターン４０よりも太くする必要がある。
図１３Ａ及び図１３Ｂに、レジストパターン４０に位置ずれが生じた場合の断面図及び平面図を示す。図１３Ａ、図１３Ｂにおいて、レジストパターン４０の右側の縁が、キャパシタ誘電体膜３３Ａの右側の縁よりも外側に配置されている。
図１４Ａ及び図１４Ｂに、レジストパターン４０をエッチングマスクとして下部電極層３２（図１３Ａ）をエッチングした後の断面図及び平面図を示す。下部電極３２Ａの右側の縁が、図１２Ａに示した位置ずれが生じていない場合に比べて、右方に移動している。ただし、下部電極３２Ａの左側の縁は、キャパシタ誘電体膜３３Ａの左側の縁によって位置決めされるため、右方に移動しない。これにより、下部電極３２Ａの幅Ｗ５が、図１２Ｂに示した下部電極３２Ａの幅Ｗ５よりも広くなる。
比較例で用いるレジストパターン４０は、実施例１で用いるレジストパターン４０（図４Ａ、図４Ｂ）の幅Ｗ１よりも太い。このため、僅かな位置ずれでも、レジストパターン４０の右側の縁が、キャパシタ誘電体膜３３Ａの右側の縁よりも外側に配置されることになる。
このように、ハードマスクパターン３５（図２Ａ）を用いない比較例では、レジストパターン４０の僅かな位置ずれでも、強誘電体キャパシタ４５の寸法が拡大してしまう。これに対し、実施例１による方法では、レジストパターン４０の位置ずれ（図４Ａ、図４Ｂ）が生じても、ずれ量が許容範囲内であれば、強誘電体キャパシタ４５の寸法は拡大しない。
実施例１では、上部電極３４Ａ（図６Ａ）の上にハードマスクパターン３５Ａを残したが、レジストパターン４０（図５Ａ）を除去した後に、ハードマスクパターン３５Ａを除去してもよい。ハードマスクパターン３５Ａを除去する場合には、ハードマスクパターン３５Ａに絶縁物を用いてもよい。
［実施例２］
次に、図１５Ａ、図１５Ｂ〜図２１Ａ、図２１Ｂを参照して、実施例２による強誘電体キャパシタの製造方法について説明する。以下の説明では、実施例１との相違点に着目し、同一の構成については説明を省略する。図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ、図２０Ａ、図２１Ａは、それぞれ図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ、図２０Ａ、図２１Ａの一点鎖線における断面図を示す。
図１５Ａ及び図１５Ｂに示すように、基板３０の上に、絶縁膜３１、下部電極層３２、強誘電体層３３、上部電極３４Ａ、及びハードマスクパターン３５Ａを形成する。ここまでの工程は、実施例１の図２Ａ、図２Ｂに示したハードマスクパターン３５Ａ及び上部電極３４Ａを形成するまでの工程と共通である。実施例１では、ハードマスクパターン３５Ａをエッチングマスクとして強誘電体層３３をエッチングしたが、実施例２では、強誘電体層３３をエッチングする前に、レジストパターン５０を形成する。
レジストパターン５０は、ｘ方向に並ぶハードマスクパターン３５Ａ、及びその間に露出した強誘電体層３３を連続して覆う。
図１６Ａ及び図１６Ｂに示すように、レジストパターン５０、ハードマスクパターン３５Ａ、及び上部電極３４Ａをエッチングマスクとして、強誘電体層３３（図１５Ａ）をエッチングする。これにより、レジストパターン５０及び上部電極３４Ａで覆われていた領域に、強誘電体層３３の一部からなるキャパシタ誘電体膜３３Ａが形成される。
強誘電体層３３のエッチング中にレジストパターン５０の縁が後退する。これにより、ハードマスクパターン３５Ａの外周部近傍の表層部がエッチングされて薄くなる。実施例２においては、ｘ方向に隣り合う２つの上部電極３４Ａの下のキャパシタ誘電体膜３３Ａが相互に連続する。このため、平面視において、キャパシタ誘電体膜３３Ａの側面の長さが、実施例１のキャパシタ誘電体膜３３Ａの側面の長さよりも短くなる。キャパシタ誘電体膜３３Ａの側面は、強誘電体キャパシタの性能劣化の原因になる。実施例２では、キャパシタ誘電体膜３３Ａの側面の長さを短くすることにより、強誘電体キャパシタの性能劣化を抑制することができる。キャパシタ誘電体膜３３Ａを形成した後、レジストパターン５０を除去する。
図１７Ａ及び図１７Ｂに示すように、ｘ方向に並ぶハードマスクパターン３５Ａ、ハードマスクパターン３５Ａの間に露出しているキャパシタ誘電体膜３３Ａ、及びコンタクト領域４１に露出している下部電極層３２を連続的に覆うレジストパターン４０を形成する。レジストパターン４０は、図４Ａ及び図４Ｂに示した実施例１のレジストパターン４０に対応する。
図１８Ａ及び図１８Ｂに示すように、レジストパターン４０、ハードマスクパターン３５Ａ、上部電極３４Ａ、及びキャパシタ誘電体膜３３Ａをエッチングマスクとして、下部電極層３２（図１７Ａ）をエッチングする。これにより、下部電極３２Ａが形成される。
図１９Ａ及び図１９Ｂに示すように、下部電極３２Ａを形成した後、レジストパターン４０（図１８Ａ、図１８Ｂ）を除去する。実施例２においても、下部電極３２Ａのｘ方向に延在する両側の縁は、ハードマスクパターン３５Ａの間の領域４２において、内側に向かって窪んだ平面形状を有する。
図２０Ａ及び図２０Ｂに、図１７Ａ、図１７Ｂに示したレジストパターン４０に位置ずれが生じた場合の断面図及び平面図を示す。レジストパターン４０が、設計上の目標位置から図の右方にずれている。
図２１Ａ及び図２１Ｂに、位置ずれが生じたレジストパターン４０をエッチングマスクとして下部電極層３２（図２０Ａ）をエッチングした後の断面図及び平面図を示す。下部電極３２Ａのｘ方向に延在する両側の縁が、ハードマスクパターン３５Ａの間の領域４２において、内側に向かって窪んだ平面形状を有する。レジストパターン４０の位置ずれは、この窪みの窪み量の変動となって現れる。実施例２においても、実施例１の場合と同様に、レジストパターン４０に位置ずれが生じても、強誘電体キャパシタ４５の寸法の拡大が防止される。
また、レジストパターン５０（図１５Ａ、図１５Ｂ）に位置ずれが生じた場合でも、位置ずれ量が許容範囲内であれば、キャパシタ誘電体膜３３Ａのｘ方向に延在する両側の縁が、内側に向かって窪んだ平面形状になる。レジストパターン５０の位置ずれ量が、この許容範囲内であれば、強誘電体キャパシタ４５の寸法の拡大が防止される。
［実施例３］
次に、図２２Ａ、図２２Ｂ〜図２４Ａ、図２４Ｂを参照して、実施例３による強誘電体キャパシタの製造方法について説明する。以下の説明では、実施例２との相違点に着目し、同一の構成については説明を省略する。
図２２Ａ及び図２２Ｂは、実施例２の図１７Ａ及び図１７Ｂの段階に対応する構成を示す。実施例２では、レジストパターン４０が、ハードマスクパターン３５Ａ、ハードマスクパターン３５Ａの間のキャパシタ誘電体膜３３Ａ、及びコンタクト領域４１の下部電極層３２を覆っていた。実施例３では、レジストパターン４０が、コンタクト領域４１の下部電極層３２を覆っているが、ハードマスクパターン３５Ａ、及びハードマスクパターン３５Ａの間のキャパシタ誘電体膜３３Ａを覆っていない。ただし、レジストパターン４０は、キャパシタ誘電体膜３３Ａの端部と部分的に重なっている。
図２３Ａ及び図２３Ｂに、レジストパターン４０、ハードマスクパターン３５Ａ、上部電極３４Ａ、及びキャパシタ誘電体膜３３Ａをエッチングマスクとして下部電極層３２（図２２Ａ）をエッチングした後の断面図及び平面図を示す。下部電極層３２の一部からなる下部電極３２Ａが形成されている。ハードマスクパターン３５Ａ及びキャパシタ誘電体膜３３Ａで覆われていた領域の下部電極３２Ａの平面形状は、実施例２の図１８Ｂに示した下部電極３２Ａの平面形状と同一である。
レジストパターン４０で覆われていたコンタクト領域４１にも下部電極３２Ａが形成される。ハードマスクパターン３５Ａ及びキャパシタ誘電体膜３３Ａで覆われていた領域の下部電極３２Ａと、レジストパターン４０で覆われていた領域の下部電極３２Ａとは、１つの連続したパターンを構成する。下部電極層３２をエッチングした後、レジストパターン４０を除去する。
図２４Ａ及び図２４Ｂに、レジストパターン４０を除去した後の断面図及び平面図を示す。強誘電体キャパシタ４５が配置される領域には、レジストパターン４０（図１７Ａ、図１７Ｂ）が形成されないため、レジストパターン４０の位置ずれが生じたとしても、下部電極３２Ａの幅Ｗ５は大きくならない。
コンタクト領域４１に形成されている下部電極３２Ａのｙ方向の幅Ｗ４は、強誘電体キャパシタ４５が形成されている領域の下部電極３２Ａの幅Ｗ５よりも狭い。このため、レジストパターン４０（図１７Ａ、図１７Ｂ）がｙ方向へ僅かにずれても、ｙ方向に関して、コンタクト領域４１内の下部電極３２Ａが、ハードマスクパターン３５Ａが配置されている領域の下部電極３２Ａの範囲からはみ出すことはない。
レジストパターン４０（図１７Ａ、図１７Ｂ）のｙ方向への位置ずれ量が（Ｗ５−Ｗ４）／２以下であれば、ｙ方向に関して、コンタクト領域４１内の下部電極３２Ａが、強誘電体キャパシタ４５が形成されている領域の下部電極３２Ａの内側に納まる。従って、下部電極３２Ａのｙ方向の寸法の拡大が防止される。
［実施例４］
図２５〜図２７を参照して、実施例４による強誘電体メモリ装置について説明する。実施例４による強誘電体メモリ装置には、実施例１〜実施例３のいずれかの方法で作製される強誘電体キャパシタが用いられている。
図２５に、実施例４による強誘電体メモリ装置の平面図を示す。図２５の縦方向（列方向）に平行な複数のワード線ＷＬ、及び横方向（行方向）に平行な複数のビット線ＢＬが配置されている。ワード線ＷＬとビット線ＢＬとの交差箇所にトランジスタＴｒが配置されている。ワード線ＷＬがトランジスタＴｒのゲート電極となる。トランジスタＴｒの各々は、ワード線ＷＬを挟むように配置された不純物拡散領域６１Ｓ、６１Ｕを、ソース及びドレインとして含む。
最近接の２本のワード線に対応する同一行に配置された２つのトランジスタＴｒの不純物拡散領域６１Ｓは、共通の不純物拡散領域で構成される。共通の不純物拡散領域６１Ｓは、ビット線ＢＬに接続されている。
各トランジスタＴｒに対応して、所謂プレーナ型と呼ばれる強誘電体キャパシタ４５が配置されている。強誘電体キャパシタ４５は、対応するトランジスタＴｒが接続されているビット線ＢＬと部分的に重なる位置に配置される。強誘電体キャパシタ４５の上部電極３４Ａが、配線６２を介して、対応するトランジスタＴｒの不純物拡散領域６１Ｕに接続されている。
同一列に配置された複数の強誘電体キャパシタ４５の下部電極３２Ａは、連続した１つのパターンで構成される。列方向に並ぶ強誘電体キャパシタの最も端（図２５において下端）の強誘電体キャパシタ４５よりもさらに外側にコンタクト領域４１が画定されている。下部電極３２Ａは、コンタクト領域４１まで延在し、コンタクト領域４１において、配線６３に接続される。
図２６に、図２５の一点鎖線２６−２６における断面図を示す。半導体基板３０の表層部に素子分離絶縁膜６５が形成されている。素子分離絶縁膜６５により活性領域が画定されている。この活性領域内に、２つのＭＯＳトランジスタＴｒが形成されている。トランジスタＴｒは、ゲート電極となるワード線ＷＬ、ソース及びドレインとなる不純物拡散領域６１Ｓ、６１Ｕを含む。不純物拡散領域６１Ｓは、２つのトランジスタＴｒで共有される。
半導体基板３０の上に、層間絶縁膜３１が形成されている。層間絶縁膜３１は、例えば酸窒化シリコンからなるカバー膜と、酸化シリコン等の絶縁膜との２層を含む。層間絶縁膜３１内に、複数の導電プラグ６６が配置されている。導電プラグ６６には、例えばタングステンが用いられる。なお、密着層として、例えばＴｉ膜とＴｉＮ膜とが用いられる。導電プラグ６６は、それぞれ不純物拡散領域６１Ｓ、６１Ｕに接続されている。
層間絶縁膜３１の上に、強誘電体キャパシタ４５が配置されている。強誘電体キャパシタ４５は、下部電極３２Ａ、キャパシタ誘電体膜３３Ａ、及び上部電極３４Ａを含む。上部電極３４Ａは、ＩｒＯ層とＩｒ層との２層を含む。上部電極３４Ａの上に、ハードマスクパターン３５Ａが配置されている。強誘電体キャパシタ４５は、実施例１〜実施例３のいずれかの方法で作製される。キャパシタ保護膜７０が、強誘電体キャパシタ４５を覆う。まお、キャパシタ保護膜７０は、層間絶縁膜３１の上面にも配置されている。キャパシタ保護膜７０には、例えばアルミナが用いられる。
キャパシタ保護膜７０の上に、酸化シリコン等の層間絶縁膜７２が形成されている。層間絶縁膜７２の上面は平坦化されている。層間絶縁膜７２の上に、配線６２が形成されている。配線６２は、例えば基板側から順番に、ＴｉＮ層、ＡｌＣｕ層、Ｔｉ層、ＴｉＮ層が積層された層構造を有する。配線６２は、層間絶縁膜３１、７２内に配置された導電プラグを介して、トランジスタＴｒの不純物拡散領域６１Ｕと、強誘電体キャパシタ４５の上部電極３４Ａとを電気的に接続する。上部電極３４Ａと、それに接続される導電プラグとの間には、導電性のハードマスクパターン３５Ａが配置されている。
層間絶縁膜７２及び配線６２の上に、層間絶縁膜７５が形成されている。層間絶縁膜７５の上に、ビット線ＢＬが形成されている。ビット線ＢＬは、層間絶縁膜３１、７２、７５内に形成された導電プラグ、及び層間絶縁膜７２の上に形成された孤立配線を経由して、２つのトランジスタＴｒで共有される不純物拡散領域６１Ｓに電気的に接続される。層間絶縁膜７５及びビット線ＢＬの上に、層間絶縁膜７８が形成されている。
図２７に、図２５の一点鎖線２７−２７における断面図を示す。半導体基板３０の表層部に素子分離絶縁膜６５が形成され、その上に、層間絶縁膜３１が形成されている。層間絶縁膜３１の上に、複数の強誘電体キャパシタ４５が形成されている。下部電極３２Ａは、同一列内の強誘電体キャパシタ３４で共有される。実施例２及び実施例３の方法を適用する場合には、キャパシタ誘電体膜３３Ａも、同一列内の強誘電体キャパシタ３４で共有される。上部電極３４Ａは、強誘電体キャパシタ４５ごとに分離して配置される。
強誘電体キャパシタ４５を、キャパシタ保護膜７０が覆う。キャパシタ保護膜７０の上に層間絶縁膜７２が形成されている。層間絶縁膜７２の上に、配線６２、６３が形成されている。配線６２は、強誘電体キャパシタ４５の上部電極３４Ａに電気的に接続される。配線６３は、コンタクト領域４１において、層間絶縁膜７２及びキャパシタ保護膜７０内に配置された導電プラグを介して、下部電極３２Ａに電気的に接続されている。
層間絶縁膜７２、配線６２、６３の上に、層間絶縁膜７５が形成されている。層間絶縁膜７５の上に、複数のビット線ＢＬが形成されている。層間絶縁膜７５及びビット線ＢＬの上に、層間絶縁膜７８が形成されている。
実施例１〜実施例３の方法を適用すると、例えばレジストパターン４０（図４Ａ、図４Ｂ）の位置ずれが生じた場合でも、図２５の下部電極３２Ａの行方向の寸法が拡大されない。このため、行方向の集積度を高めることが可能になる。
実施例４では、上部電極３４Ａの上にハードマスクパターン３５Ａを残したが、ハードマスクパターン３５Ａを除去してもよい。この場合、上部電極３４Ａの上面に、キャパシタ保護膜７０が接する。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上記実施例１〜実施例４に基づく発明の形態に基づき、さらに以下の付記を開示する。
（付記１）
半導体基板の上に、下部電極層、強誘電体層、上部電極層、及びハードマスク層を順次形成する工程と、
前記ハードマスク層の上に、第１の方向に並ぶ少なくとも２つの第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをエッチングマスクとして、前記ハードマスク層をエッチングすることにより、前記ハードマスク層の一部からなるハードマスクパターンを形成する工程と、
少なくとも前記ハードマスクパターンをエッチングマスクとして、前記上部電極層及び前記強誘電体層をエッチングすることにより、前記上部電極層の一部からなる上部電極、及び前記強誘電体層の一部からなるキャパシタ誘電体膜を形成すると共に、前記下部電極層の一部を露出させる工程と、
前記第１のレジストパターンを除去する工程と、
前記第１の方向に並んだ前記ハードマスクパターン、及び露出した前記下部電極層の一部を、連続した第２のレジストパターンで覆う工程と、
前記第２のレジストパターン、及び前記キャパシタ誘電体膜をエッチングマスクとして、前記下部電極層をエッチングすることにより、前記下部電極層の一部からなる下部電極を形成する工程と、
前記第２のレジストパターンを除去する工程と
を有し、
前記下部電極の、前記第１の方向に延在する両側の縁が、前記ハードマスクパターンの間の領域において、内側に向かって窪むように、前記第２のレジストパターン及び前記ハードマスクパターンの形状及び寸法が設定されている半導体装置の製造方法。
（付記２）
前記上部電極及び前記キャパシタ誘電体膜を形成する工程が、
前記ハードマスクパターンをエッチングマスクとして、前記上部電極層をエッチングすると共に、前記強誘電体層の一部を露出させる工程と、
前記第１のレジストパターンを除去した後、前記第１の方向に並ぶ前記ハードマスクパターン、及び前記ハードマスクパターンの間に露出した前記強誘電体層の一部を、連続する第３のレジストパターンで覆う工程と、
前記第３のレジストパターン、及び前記上部電極をエッチングマスクとして、前記強誘電体層をエッチングすることにより、前記キャパシタ誘電体膜を形成するとともに、前記下部電極層の一部を露出させる工程と、
前記第３のレジストパターンを除去する工程と
を有し、
前記キャパシタ誘電体膜の、前記第１の方向に延在する両側の縁が、前記ハードマスクパターンの間の領域において、内側に向かって窪むように、前記第３のレジストパターン及び前記ハードマスクパターンの形状及び寸法が設定されている付記１に記載の半導体装置の製造方法。
（付記３）
前記第２のレジストパターンが、前記第１の方向に並ぶ前記ハードマスクパターンの一方の端のハードマスクパターンよりも外側の、コンタクト領域まで延在し、
前記下部電極のうち前記コンタクト領域の部分の、前記第１の方向と直交する第２の方向 の幅が、前記ハードマスクパターンが配置されている位置の前記下部電極の幅よりも狭くなるように、前記第２のレジストパターン及び前記ハードマスクパターンの形状及ぶ寸法が設定されている付記１または２に記載の半導体装置の製造方法。
（付記４）
半導体基板の上に、下部電極層、強誘電体層、上部電極層、及びハードマスク層を順次形成する工程と、
前記ハードマスク層の上に、第１の方向に並ぶ少なくとも２つの第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをエッチングマスクとして、前記ハードマスク層をエッチングすることにより、前記ハードマスク層の一部からなるハードマスクパターンを形成する工程と、
前記ハードマスクパターンをエッチングマスクとして、前記上部電極層をエッチングすると共に、前記強誘電体層の一部を露出させる工程と、
前記第１のレジストパターンを除去した後、前記第１の方向に並ぶ前記ハードマスクパターン、及び前記ハードマスクパターンの間に露出した前記強誘電体層の一部を、連続する第３のレジストパターンで覆う工程と、
前記第３のレジストパターン、及び前記上部電極をエッチングマスクとして、前記強誘電体層をエッチングすることにより、前記強誘電体層の一部からなるキャパシタ誘電体膜を形成するとともに、前記下部電極層の一部を露出させる工程と、
前記第３のレジストパターンを除去する工程と
露出した前記下部電極層のコンタクト領域、及び前記キャパシタ誘電体膜の一部を、連続する第４のレジストパターンで覆う工程と、
前記第４のレジストパターン、及び前記キャパシタ誘電体膜をエッチングマスクとして、前記下部電極層をエッチングすることにより、前記下部電極層の一部からなる下部電極を形成する工程と、
前記第４のレジストパターンを除去する工程と
を有し、
前記キャパシタ誘電体膜の、前記第１の方向に延在する両側の縁が、前記ハードマスクパターンの間の領域において内側に向かって窪むように、前記第３のレジストパターン及び前記ハードマスクパターンの形状及び寸法が設定されている半導体装置の製造方法。
（付記５）
前記下部電極のうち前記コンタクト領域内の部分の、前記第１の方向と直交する第２の方向の幅が、前記ハードマスクパターンが配置されている位置の前記下部電極の幅よりも狭くなるように、前記第４のレジストパターン及び前記ハードマスクパターンの形状及び寸法が設定されている付記４に記載の半導体装置の製造方法。
（付記６）
半導体基板の上に形成された絶縁膜と、
前記絶縁膜の上に形成され、下部電極、強誘電体材料からなるキャパシタ誘電体膜、及び上部電極がこの順番に積層された構造を有し、第１の方向に並ぶ複数の強誘電体キャパシタと
を有し、
前記下部電極は、前記第１の方向に並ぶ前記強誘電体キャパシタで共有される平面形状を有し、
前記下部電極の、前記第１の方向に延在する両側の縁は、前記第１の方向に並ぶ前記強誘電体キャパシタの上部電極の間において、内側に向かって窪んだ平面形状を有する半導体装置。
（付記７）
前記キャパシタ誘電体膜は、前記第１の方向に並ぶ前記強誘電体キャパシタで共有される平面形状を有し、
前記キャパシタ誘電体膜の、前記第１の方向に延在する両側の縁は、前記第１の方向に並ぶ前記強誘電体キャパシタの上部電極の間において、内側に向かって窪んだ平面形状を有する付記６に記載の半導体装置。
３０ 基板
３１ 絶縁膜
３２ 下部電極層
３２Ａ 下部電極
３３ 強誘電体層
３３Ａ キャパシタ誘電体膜
３４ 上部電極層
３４Ａ 上部電極
３５ ハードマスク層
３５Ａ ハードマスクパターン
３６ レジストパターン
４０ レジストパターン
４１ コンタクト領域
４５ 強誘電体キャパシタ
５０ レジストパターン
６１Ｓ、６１Ｕ 不純物拡散領域
６２、６３ 配線
６５ 素子分離絶縁膜
６６ 導電プラグ
７０ キャパシタ保護膜
７２、７５、７８ 層間絶縁膜

Claims (3)

  1. 半導体基板の上に、下部電極層、強誘電体層、上部電極層、及びハードマスク層を順次形成する工程と、
    前記ハードマスク層の上に、第１の方向に並ぶ少なくとも２つの第１のレジストパターンを形成する工程と、
    前記第１のレジストパターンをエッチングマスクとして、前記ハードマスク層をエッチングすることにより、前記ハードマスク層の一部からなるハードマスクパターンを形成する工程と、
    少なくとも前記ハードマスクパターンをエッチングマスクとして、前記上部電極層及び前記強誘電体層をエッチングすることにより、前記上部電極層の一部からなる上部電極、及び前記強誘電体層の一部からなるキャパシタ誘電体膜を形成すると共に、前記下部電極層の一部を露出させる工程と、
    前記第１のレジストパターンを除去する工程と、
    前記第１の方向に並んだ前記ハードマスクパターン、及び露出した前記下部電極層の一部を、連続した第２のレジストパターンで覆う工程と、
    前記第２のレジストパターン、及び前記キャパシタ誘電体膜をエッチングマスクとして、前記下部電極層をエッチングすることにより、前記下部電極層の一部からなる下部電極を形成する工程と、
    前記第２のレジストパターンを除去する工程と
    を有し、
    前記下部電極の、前記第１の方向に延在する両側の縁が、前記ハードマスクパターンの間の領域において、内側に向かって窪むように、前記第２のレジストパターン及び前記ハードマスクパターンの形状及び寸法が設定されている半導体装置の製造方法。
  2. 前記上部電極及び前記キャパシタ誘電体膜を形成する工程が、
    前記ハードマスクパターンをエッチングマスクとして、前記上部電極層をエッチングすると共に、前記強誘電体層の一部を露出させる工程と、
    前記第１のレジストパターンを除去した後、前記第１の方向に並ぶ前記ハードマスクパターン、及び前記ハードマスクパターンの間に露出した前記強誘電体層の一部を、連続する第３のレジストパターンで覆う工程と、
    前記第３のレジストパターン、及び前記上部電極をエッチングマスクとして、前記強誘電体層をエッチングすることにより、前記キャパシタ誘電体膜を形成するとともに、前記下部電極層の一部を露出させる工程と、
    前記第３のレジストパターンを除去する工程と
    を有し、
    前記キャパシタ誘電体膜の、前記第１の方向に延在する両側の縁が、前記ハードマスクパターンの間の領域において、内側に向かって窪むように、前記第３のレジストパターン及び前記ハードマスクパターンの形状及び寸法が設定されている請求項１に記載の半導体装置の製造方法。
  3. 半導体基板の上に、下部電極層、強誘電体層、上部電極層、及びハードマスク層を順次形成する工程と、
    前記ハードマスク層の上に、第１の方向に並ぶ少なくとも２つの第１のレジストパターンを形成する工程と、
    前記第１のレジストパターンをエッチングマスクとして、前記ハードマスク層をエッチングすることにより、前記ハードマスク層の一部からなるハードマスクパターンを形成する工程と、
    前記ハードマスクパターンをエッチングマスクとして、前記上部電極層をエッチングすると共に、前記強誘電体層の一部を露出させる工程と、
    前記第１のレジストパターンを除去した後、前記第１の方向に並ぶ前記ハードマスクパターン、及び前記ハードマスクパターンの間に露出した前記強誘電体層の一部を、連続する第３のレジストパターンで覆う工程と、
    前記第３のレジストパターン、及び前記上部電極をエッチングマスクとして、前記強誘電体層をエッチングすることにより、前記強誘電体層の一部からなるキャパシタ誘電体膜を形成するとともに、前記下部電極層の一部を露出させる工程と、
    前記第３のレジストパターンを除去する工程と
    露出した前記下部電極層のコンタクト領域、及び前記キャパシタ誘電体膜の一部を、連続する第４のレジストパターンで覆う工程と、
    前記第４のレジストパターン、及び前記キャパシタ誘電体膜をエッチングマスクとして、前記下部電極層をエッチングすることにより、前記下部電極層の一部からなる下部電極を形成する工程と、
    前記第４のレジストパターンを除去する工程と
    を有し、
    前記キャパシタ誘電体膜の、前記第１の方向に延在する両側の縁が、前記ハードマスクパターンの間の領域において内側に向かって窪むように、前記第３のレジストパターン及び前記ハードマスクパターンの形状及び寸法が設定されている半導体装置の製造方法。
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