JP4042730B2

JP4042730B2 - 強誘電体メモリおよびその製造方法

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Description

この発明は、強誘電体メモリおよびその製造方法に関する。

近年、キャパシタの誘電体層として強誘電体層を設けた強誘電体メモリ（ＦＲＡＭ：ferroelectric random access memory）の開発が進んでいる。強誘電体は、電圧を印加したときに起こる分極が印加を止めても残留し、この残留分極が数十年は保持されるという特徴を有する。また、強誘電体の分極は数ｎｓという非常に短い時間で起こり、電界を印加することで分極の向きが変わるという特徴を有する。従って、強誘電体メモリは情報の保持特性の高い不揮発性メモリであり、キャパシタに対する書き込みと読み出しを高速に実行することができる。

強誘電体メモリの構造として、トランジスタのソースドレイン領域とキャパシタの下部電極とをコンタクトプラグで直結する「スタック型」がある。スタック型の強誘電体メモリは、セル面積を小さくできる点で有効である。従来のスタック型の強誘電体メモリは、キャパシタの上部電極上にプレート線との接続用のコンタクトプラグが形成されている。これらのコンタクトプラグの材料としては抵抗の低いタングステンが好適である。タングステンプラグの形成方法としては、フッ化タングステンと水素を原料として反応を生じさせるＣＶＤ法が一般的である。

一方、強誘電体層の材料としては、ＰＺＴ（Ｐｂ（Ｚｒ_xＴｉ_(1-x)）Ｏ₃）やＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）等があるが、これらの材料は水素によって還元されやすく、還元されると分極特性が低下する。強誘電体層の分極特性が低下すると強誘電体メモリの特性が低下するため、強誘電体層に水素が入ることを防止する必要がある。そのために、従来より、強誘電体キャパシタの側面や上面（上部電極の上面）を絶縁性の水素バリア層で覆うことが提案されている。

しかしながら、強誘電体キャパシタの上部電極の上にタングステンプラグを形成する工程は、上部電極の上面に設けた水素バリア層にコンタクトホールを開けて、上部電極を露出した状態で行う必要がある。そのため、強誘電体キャパシタの側面や上面（上部電極の上面）を絶縁性の水素バリア層で覆ったとしても、この工程で上部電極が水素に晒されるため、強誘電体層への水素の進入を確実に防止することはできない。

下記の特許文献１には、スタック型の強誘電体メモリの強誘電体層に水素が入ることを防止する方法として、強誘電体キャパシタの下部電極とコンタクトプラグとの間に導電性水素バリア層を設け、同じプレート線に接続する（ワード線方向に並ぶ）複数のキャパシタの上部電極と強誘電体層を共通に形成する（薄膜形成後のパターニングをしない）とともに、隣り合う下部電極の間を絶縁性水素バリア層で埋め、上部電極の上にも共通の絶縁性水素バリア層を形成することが提案されている。
特開２００３−１７４１４５号公報

しかしながら、上記特許文献１に記載の方法では、同じプレート線に接続する（ワード線方向に並ぶ）複数の誘電体キャパシタの上部電極と強誘電体層を共通に形成しているため、前記複数の誘電体キャパシタ間に寄生容量が生じるという問題点がある。
本発明は、上記特許文献１に記載された方法と比較して、複数の誘電体キャパシタ間に寄生容量が生じ難い方法で、強誘電体メモリの強誘電体層に水素が入ることを確実に防止することを課題とする。

上記課題を解決するために、本発明は、複数の強誘電体キャパシタとこれに接続されたトランジスタを備え、強誘電体キャパシタの下部電極と対応するトランジスタのソースドレイン領域とが、それぞれコンタクトプラグで直結されているスタック型の強誘電体メモリにおいて、前記複数の強誘電体キャパシタの下部電極の下に第１の水素バリア層が形成され、前記複数の強誘電体キャパシタの上面と側面が第２の水素バリア層で覆われ、同じプレート線に接続される複数の強誘電体キャパシタの全ての上部電極が、前記第２の水素バリア層の上に形成された上部配線層で接続され、前記上部配線層の上に、第３の水素バリア層が前記第２の水素バリア層を囲うように形成され、前記第３の水素バリア層の端部が全て、前記第１の水素バリア層と接触し、前記上部配線層と前記プレート線が、前記第１の水素バリア層の下側の絶縁層に設けた下部配線を介して接続されていることを特徴とする強誘電体メモリを提供する。

本発明の強誘電体メモリによれば、第１の水素バリア層で強誘電体キャパシタの下部電極側が保護され、第２の水素バリア層で強誘電体キャパシタの側面が保護され、第２の水素バリア層と第３の水素バリア層により強誘電体キャパシタの上部電極側が保護され、第３の水素バリア層の端部が全て第１の水素バリア層に接触しているため、強誘電体キャパシタの強誘電体層に水素が導入されることが確実に防止される。

本発明はまた、複数の強誘電体キャパシタとこれに接続されたトランジスタを備え、強誘電体キャパシタの下部電極と対応するトランジスタのソースドレイン領域とが、それぞれコンタクトプラグで直結されているスタック型の強誘電体メモリを製造する方法において、前記複数の強誘電体キャパシタの下部電極の下側となる位置に第１の水素バリア層を形成する工程と、前記複数の強誘電体キャパシタの下部電極の下側となる位置に、第１の水素バリア層を形成する工程と、下部電極用薄膜、誘電体薄膜、および上部電極用薄膜を積層した後にパターニングすることにより、下部電極、強誘電体層、および上部電極からなる強誘電体キャパシタを、前記各コンタクトプラグ上に形成する工程と、前記工程で形成された複数の強誘電体キャパシタの上面と側面を、第２の水素バリア層で覆う工程と、前記第１の水素バリア層の下側となる位置に形成された絶縁層に、同じプレート線に接続される複数の強誘電体キャパシタの全ての上部電極を接続する上部配線層と前記プレート線との接続用の下部配線を形成する工程と、前記上部配線層を、前記第２の水素バリア層の上に、前記上部電極および前記下部配線の所定部分と接続するように形成する工程と、前記上部配線層の上に第３の水素バリア層を、前記第２の水素バリア層を囲うように、且つ、端部が全て前記第１の水素バリア層と接触するように形成する工程と、前記下部配線の前記プレート線の下方となる位置にコンタクトプラグを形成する工程と、前記コンタクトプラグ上に前記プレート線を形成する工程と、を備えたことを特徴とする強誘電体メモリの製造方法を提供する。前記下部配線の所定部分とは、前記プレート線の下方となる位置と重ならない部分である。

本発明の強誘電体メモリの製造方法では、同じプレート線に接続される複数の強誘電体キャパシタの全ての上部電極を上部配線層で接続し、この上部配線層を、強誘電体キャパシタより下側に設けた下部配線を介してプレート線と接続する。そのため、上部電極を露出した状態で水素雰囲気に晒されることがない。すなわち、強誘電体キャパシタの上部電極の上にタングステンプラグを形成する工程が不要となるため、強誘電体キャパシタの強誘電体層に水素が入ることが確実に防止される。

また、前記上部配線層の上に第３の水素バリア層を、その端部が全て前記第１の水素バリア層と接触するように形成するため、得られた強誘電体メモリの強誘電体層に水素が入ることが確実に防止される。
さらに、本発明の強誘電体メモリの製造方法では、下部電極用薄膜、誘電体薄膜、および上部電極用薄膜を積層した後にパターニングすることにより、強誘電体キャパシタを前記各コンタクトプラグ上に形成するため、上記特許文献１に記載された方法（同じプレート線に接続する複数の誘電体キャパシタの上部電極と強誘電体層を共通に形成する方法）と比較して、同じプレート線に接続された複数の誘電体キャパシタ間に寄生容量が生じ難い。

本発明の強誘電体メモリの製造方法においては、前記第３の水素バリア層を二層の絶縁性膜の間に導電性膜を挟んだ積層構造とすることが好ましい。これによれば、導電性膜の存在により、前記第３の水素バリア層を形成した後の製造工程中に、キャパシタに光、電磁波、電荷等が入ることが防止されて、キャパシタの特性が確保できる。
本発明の強誘電体メモリの製造方法においては、前記下部配線上に形成する前記上部配線層との接続用コンタクトホールの平面形状を、プレート線に平行な方向の寸法がプレート線に直交する方向の寸法より小さいものとすることが好ましい。

これによれば、前記コンタクトホールのアスペクト比がプレート線に平行な方向と直交する方向とで異なるため、コンタクトホールの面積を小さくしても、前記寸法の大きな（すなわち、アスペクト比の小さい）方でコンタクトホールに対する上部配線層のステップカバレッジを良好にして、前記下部配線と上部配線層との接続を確実にすることができる。また、プレート線に平行な方向の寸法（すなわち、上部配線層で接続するキャパシタ間に沿った寸法）を小さくすることで、キャパシタ間を狭くして省スペース化できる。

本発明の強誘電体メモリの製造方法の具体例としては、下記の(1) 〜(20)の工程をこの順に行うことを特徴とする方法が挙げられる。
(1) ゲートおよびソースドレイン領域からなる電界効果トランジスタが形成された半導体基板上に、第１の絶縁膜を形成する工程。
(2) 前記第１の絶縁膜を貫通する第１のコンタクトホールを前記ソースドレイン領域の上に形成する工程。
(3) 前記第１のコンタクトホール内に導電性材料を充填して下部コンタクトプラグを形成する工程。
(4) 前記下部コンタクトプラグおよび前記第１の絶縁膜上に導電性薄膜を形成した後パターニングして、前記下部コンタクトプラグ上に、上部コンタクトプラグとの接続用電極であるプラグ接続部を、前記第１の絶縁膜上の所定位置に、同じプレート線に接続される複数の強誘電体キャパシタの全ての上部電極を接続する上部配線層と前記プレート線との接続用配線である下部配線を、それぞれ形成する工程。
(5) 前記プラグ接続部、前記下部配線、および前記第１の絶縁膜上に、第２の絶縁膜を形成した後、第２の絶縁膜の上面を平坦にする工程。
(6) 前記第２の絶縁膜の上に第１の水素バリア層を形成する工程。
(7) 前記第１の水素バリア層の上に第３の絶縁膜を形成する工程。
(8) 前記第２の絶縁膜、第１の水素バリア層、および第３の絶縁膜を貫通する第２のコンタクトホールを、前記プラグ接続部上に形成する工程。
(9) 前記第２のコンタクトホール内に導電性材料を充填して上部コンタクトプラグを形成する工程。
(10)前記上部コンタクトプラグおよび第３の絶縁膜の上に、下部電極用薄膜、強誘電体薄膜、および上部電極用薄膜を順に形成する工程。
(11)前記下部電極用薄膜、誘電体薄膜、および上部電極用薄膜をパターニングして、下部電極、強誘電体層、および上部電極からなる強誘電体キャパシタを前記上部コンタクトプラグ上に形成する工程。
(12)前記強誘電体キャパシタの側面と前記上部電極の上面を、第２の水素バリア層で覆う工程。
(13)前記第２の水素バリア層および前記第３の絶縁膜の上に、第４の絶縁膜を形成する工程。
(14)前記第４の絶縁膜および前記第２の水素バリア層を貫通する第３のコンタクトホールを前記上部電極の上に形成し、前記第２の絶縁膜、第１の水素バリア層、および第３の絶縁膜を貫通する第４のコンタクトホールを、前記下部配線上の、同じプレート線に接続される複数の強誘電体キャパシタ間となる部分に形成する工程。
(15)前記第３および第４のコンタクトホールの底面および側面と、前記第４の絶縁膜の上に導電性膜を形成してパターニングすることにより、前記上部配線層を、前記上部電極および前記下部配線の所定部分と接続するように形成する工程。
(16)前記上部配線層の上に第３の水素バリア層を、前記第２の水素バリア層を囲うように、且つ端部の全てが前記第１の水素バリア層と接触するように形成する工程。
(17)前記第３の水素バリア層の上に第５の絶縁膜を形成する工程。
(18)前記第５の絶縁膜、第１の水素バリア層、および第２の絶縁膜を貫通する第５のコンタクトホールを、前記下部配線上の前記プレート線の下方となる位置に形成する工程。
(19)前記第５のコンタクトホール内に導電性材料を充填して、プレート線接続用コンタクトプラグを形成する工程。
(20)前記第５の絶縁膜の上に導電性薄膜を形成した後にパターニングすることにより、前記プレート線接続用コンタクトプラグ上にプレート線を形成する工程。

以下、本発明の実施形態について説明する。
図１〜４は、この実施形態の「強誘電体メモリの製造方法」の各工程を説明する断面図である。図５は、この実施形態の「強誘電体メモリの製造方法」の各工程を説明する平面図である。図１〜３は、図５のＡ−Ａ断面に対応する図であり、メモリのワード線に平行な断面図に相当する。図４は、図５のＢ−Ｂ断面に対応する図であり、メモリのビット線に平行な（ワード線およびプレート線に直交する）断面図に相当する。また、図５の「Ｃ」は、電界効果トランジスタのゲートとビット線とを接続するためのコンタクトホールを示す。

先ず、図１（ａ）に示すように、電界効果トランジスタが形成されたシリコンウエハ（半導体基板）１上にＳｉＯ₂からなる第１の絶縁膜２を形成する。図１（ａ）において、符号１１はＬＯＣＯＳ膜からなる素子分離領域であり、符号１２は一方のソースドレイン領域である。なお、電界効果トランジスタのゲートと他方のソースドレイン領域は、図１の紙面に垂直な断面方向に存在する。

次に、第１の絶縁膜２を貫通する第１のコンタクトホール２１を、フォトリソ・エッチング法によりソースドレイン領域１２の上に形成し、第１のコンタクトホール２１内に下部コンタクトプラグ２２としてタングステンプラグを形成する。
次に、下部コンタクトプラグ２２および第１の絶縁膜２上に、導電性薄膜を形成した後、これをパターニングする。ここでは、導電性薄膜として、Ｔｉ膜を厚さ１５ｎｍでＴｉＮ膜を厚さ１００ｎｍで、この順に形成した。これにより、下部コンタクトプラグ２２の上に、上部コンタクトプラグとの接続用電極であるプラグ接続部３１を形成し、第１の絶縁膜２上の所定位置に、強誘電体キャパシタ７の上部電極とプレート線Ｐとの接続用電極である下部配線３２を形成する（図４および図５も参照）。図１（ａ）は、ここまでの工程後の図である。

次に、図１（ｂ）に示すように、プラグ接続部３１、下部配線３２、および第１の絶縁膜２上に第２の絶縁膜４を形成し、第２の絶縁膜４の上面を平坦にした後に、第２の絶縁膜４の上に第１の水素バリア層５を形成する。ここでは、第２の絶縁膜４として、テトラエトキシシラン（ＴＥＯＳ）を主原料としたプラズマＣＶＤ法により、ＳｉＯ₂膜を５００ｎｍの厚さで形成した。第１の水素バリア層５としては、水素バリア性能を有する絶縁性膜であるＳｉＮ_X膜を、プラズマＣＶＤ法により１００ｎｍの厚さで形成した。

次に、第１の水素バリア層５の上に、第３の絶縁膜６を形成する。ここでは、第３の絶縁膜６として、テトラエトキシシラン（ＴＥＯＳ）を主原料としたプラズマＣＶＤ法により、ＳｉＯ₂膜を２００ｎｍの厚さで形成した。
次に、第２の絶縁膜４、第１の水素バリア層５、および第３の絶縁膜６を貫通する第２のコンタクトホール６１を、プラグ接続部３１上に形成する。次に、第２のコンタクトホール６１内に導電性材料を充填して、上部コンタクトプラグ６２を形成する。ここでは、第２のコンタクトホール６１内に、Ｔｉ膜を厚さ１５ｎｍでＴｉＮ膜を厚さ１００ｎｍでこの順に形成した後、タングステンを６００ｎｍ堆積し、ＣＭＰ法で第３の絶縁膜６が露出するまで研磨することにより、ウエハ上面を平坦化した。図１（ｂ）は、ここまでの工程後の図である。

次に、図１（ｃ）に示すように、上部コンタクトプラグ６２および第３の絶縁膜６の上に、下部電極用薄膜７１、強誘電体薄膜７２、および上部電極用薄膜７３をこの順に形成する。ここでは、下部電極用薄膜７１として、酸素バリア性能を有するＴｉＡｌＮ膜を厚さ１００ｎｍで、Ｐｔ膜を厚さ２００ｎｍで、それぞれスパッタリング法により形成した。強誘電体薄膜７２の形成は、ＰＺＴ膜を１５０ｎｍの厚さでスピンコート法により形成した後、７００℃で１５分間焼成処理することにより行った。上部電極用薄膜７３としては、Ｐｔ膜を厚さ２００ｎｍでスパッタリング法により形成した。

次に、図１（ｄ）に示すように、下部電極用薄膜７１、強誘電体薄膜７２、および上部電極用薄膜７３を、フォトリソ・エッチング法によりパターニングして、各上部コンタクトプラグ６２の上に、下部電極７ａ、誘電体層７ｂ、および上部電極７ｃからなる強誘電体キャパシタ７を形成した。
次に、図２（ａ）に示すように、強誘電体キャパシタ７の側面と上部電極７ｃの上面を第２の水素バリア層８で覆う。第２の水素バリア層８の形成は、図１（ｄ）の状態のウエハに、水素バリア性能を有する絶縁性膜であるＡｌ₂Ｏ₃膜を、厚さ６０ｎｍで反応性スパッタリング法により形成した後、フォトリソ・エッチング法によりパターニングすることで行った。

次に、図２（ｂ）に示すように、第２の水素バリア層８および第３の絶縁膜６の上に第４の絶縁膜８１を形成した後、フォトリソ・エッチング法によりパターニングすることで、第３のコンタクトホール８２および第４のコンタクトホール８３を形成する（図４および図５も参照）。
第４の絶縁膜８１としては、テトラエトキシシラン（ＴＥＯＳ）を主原料としたプラズマＣＶＤ法により、ＳｉＯ₂膜を２００ｎｍの厚さで形成した。

第３のコンタクトホール８２は、第４の絶縁膜８１および第２の水素バリア層８を貫通して、上部電極７ｃに至る。第４のコンタクトホール８３は、第２の絶縁膜４、第１の水素バリア層５、第３の絶縁膜６、および第３の絶縁膜８１を貫通して、下部配線３２に至る。第４のコンタクトホール８３の平面形状は、図５に示すように、プレート線Ｐに平行な方向を短辺とする長方形である。なお、フォトマスクを長方形としても、実際の第４のコンタクトホール８３の平面形状は、長方形の角が丸くなった長円形に形成される。

次に、図２（ｂ）の状態のウエハ全面に導電性薄膜を形成した後、フォトリソ・エッチング法によりパターニングすることで、上部配線層９１を形成する。ここで、導電性薄膜としては、ＴｉＮ膜を厚さ１００ｎｍで形成した。図２（ｃ）はこの状態を示す。この上部配線層９１により、同じプレート線Ｐに接続される複数の強誘電体キャパシタ７の上部電極７ｃが全て接続され、各キャパシタ７の上面と側面を覆う第２の水素バリア層８が囲われ、全ての上部電極７ｃが下部配線３２と接続される。

次に、図３（ａ）に示すように、上部配線層９１の上に第３の水素バリア層９２を、その縁部９２ａ全体（端部の全て）が第１の水素バリア層５と接触するように形成する。第３の水素バリア層９２の形成は、図２（ｃ）の状態のウエハに、Ａｌ₂Ｏ₃膜を厚さ６０ｎｍで反応性スパッタリング法により形成した後、フォトリソ・エッチング法によりパターニングすることで行った。

次に、図３（ｂ）に示すように、この状態のウエハ全面に第５の絶縁膜９３を形成した後、その上面を平坦にする。第５の絶縁膜９３としては、テトラエトキシシラン（ＴＥＯＳ）を主原料としたプラズマＣＶＤ法により、ＳｉＯ₂膜を１８００ｎｍの厚さで形成した。上面の平坦化はＣＭＰ法で行った。
次に、図４に示すように、下部配線３２のプレート線Ｐの下側となる位置に、第５の絶縁膜９３、第１の水素バリア層５、および第２の絶縁膜４を貫通して下部配線３２に至る第５のコンタクトホール９４を形成する。

次に、第５のコンタクトホール９４内に導電性材料を充填して、プレート線接続用コンタクトプラグ９５を形成する。ここでは、第５のコンタクトホール９４内に、Ｔｉ膜を厚さ１５ｎｍでＴｉＮ膜を厚さ１００ｎｍでこの順に形成した後、タングステンを６００ｎｍ堆積し、ＣＭＰ法で第５の絶縁膜９３が露出するまで研磨することにより、ウエハ上面を平坦化した。

次に、第５の絶縁膜９３の上に導電性薄膜を形成した後に、フォトリソ・エッチング法でパターニングすることにより、プレート線接続用コンタクトプラグ９５上にプレート線Ｐを形成する。ここでは、導電性薄膜として、Ｔｉ膜を厚さ１５ｎｍでＴｉＮ膜を厚さ１００ｎｍで、Ａｌ膜を厚さ５００ｎｍでこの順に形成した。
このようにして得られた強誘電体メモリは、複数の強誘電体キャパシタ７の下部電極７ａの下に第１の水素バリア層５が形成され、複数の強誘電体キャパシタ７の上面と側面が第２の水素バリア層８で覆われている。また、同じプレート線Ｐに接続される複数の強誘電体キャパシタ７の全ての上部電極７ｃが、第２の水素バリア層８の上に形成された上部配線層９１で接続されている。また、上部配線層９１の上に第３の水素バリア層９２が第２の水素バリア層８を囲うように形成され、第３の水素バリア層９２の縁部９２ａが全て第１の水素バリア層５と接触している。また、上部配線層９１とプレート線Ｐが、第１の水素バリア層５の下側の絶縁層４に設けた下部配線３２を介して接続されている。

すなわち、この実施形態の強誘電体メモリは、第１の水素バリア層５で強誘電体キャパシタ７の下部電極７ａ側が保護され、第２の水素バリア層８で強誘電体キャパシタ７の側面が保護され、第２の水素バリア層８と第３の水素バリア層９２により強誘電体キャパシタ７の上部電極７ｃ側が保護されている。また、第３の水素バリア層９２の縁部９２ａが全て第１の水素バリア層５に接触していることで、強誘電体キャパシタ７の側面の保護も二重となっている。したがって、この実施形態の強誘電体メモリによれば、強誘電体キャパシタ７の強誘電体層７に水素が導入されることが確実に防止される。

この実施形態の方法によれば、同じプレート線Ｐに接続される複数の強誘電体キャパシタ７の全ての上部電極７ｃを上部配線層９１で接続し、この上部配線層９１を、強誘電体キャパシタ７より下側に設けた下部配線３２を介してプレート線Ｐと接続している。そのため、上部電極７ｃを露出した状態で水素雰囲気に晒されることがない。すなわち、強誘電体キャパシタ７の上部電極７ｃの上にタングステンプラグを形成する工程が不要となるため、強誘電体キャパシタ７の強誘電体層７ｂに水素が入ることが確実に防止される。また、この実施形態の方法によれば、第４のコンタクトホール８３の平面形状を、プレート線Ｐに平行な方向を短辺とする長方形にしているため、第４のコンタクトホール８３の面積を小さくしても、この長方形の長辺に沿った方で上部配線層９１のステップカバレッジを良好にして、下部配線３２と上部配線層９１との接続を確実にすることができる。また、プレート線Ｐに平行な方向の寸法（すなわち、上部配線層９１で接続するキャパシタ７間に沿った寸法）を小さくすることで、キャパシタ間を狭くすることができる。

また、この実施形態の方法によれば、下部電極７ａとソースドレイン領域１２を直結するコンタクトプラグを、下部コンタクトプラグ２２と上部コンタクトプラグ６２とがプラグ接続部３１で接続された二段構造としている。そのため、一段で深いコンタクトホールを形成する方法と比較して、強誘電体メモリを容易に製造することができる。また、下部コンタクトプラグ２２と上部コンタクトプラグ６２との間にプラグ接続部３１を挟むことで、両プラグの位置合わせが容易にできる。

なお、この実施形態では、第３の水素バリア層９２として、一層の絶縁性のＡｌ₂Ｏ₃膜を形成しているが、第３の水素バリア層を二層の絶縁性膜の間に導電性膜を挟んだ積層構造としてもよい。第３の水素バリア層をこのような積層構造とすることにより、第３の水素バリア層を形成した後の製造工程中に、前記導電性膜により光、電磁波、電荷等がシールドされて、強誘電体キャパシタの特性劣化が防止できる。なお、積層構造の第３の水素バリア層を構成する導電性膜としては、ＴｉＡｌＮ膜、ＴｉＡｌ膜、ＴｉＮ膜等が挙げられる。

実施形態の「強誘電体メモリの製造方法」の各工程を説明する断面図。実施形態の「強誘電体メモリの製造方法」の各工程を説明する断面図。実施形態の「強誘電体メモリの製造方法」の各工程を説明する断面図。実施形態の「強誘電体メモリの製造方法」の各工程を説明する断面図。実施形態の「強誘電体メモリの製造方法」の各工程を説明する平面図。

符号の説明

１…シリコンウエハ（半導体基板）、２…第１の絶縁膜、２２…下部コンタクトプラグ、３１…プラグ接続部、３２…下部配線、４…第２の絶縁膜、５…第１の水素バリア層、６…第３の絶縁膜、６２…上部コンタクトプラグ、７…強誘電体キャパシタ、７ａ…下部電極、７ｂ…強誘電体層、７ｃ…上部電極、８…第２の水素バリア層、８１…第４の絶縁膜、９１…上部配線層、９２…第３の水素バリア層、９３…第５の絶縁膜、Ｐ…プレート線。

Claims

複数の強誘電体キャパシタとこれに接続されたトランジスタを備え、強誘電体キャパシタの下部電極と対応するトランジスタのソースドレイン領域とが、それぞれコンタクトプラグで直結されているスタック型の強誘電体メモリにおいて、
前記複数の強誘電体キャパシタの下部電極の下に第１の水素バリア層が形成され、前記複数の強誘電体キャパシタの上面と側面が第２の水素バリア層で覆われ、
同じプレート線に接続される複数の強誘電体キャパシタの全ての上部電極が、前記第２の水素バリア層の上に形成された上部配線層で接続され、
前記上部配線層の上に、第３の水素バリア層が前記第２の水素バリア層を囲うように形成され、
前記第３の水素バリア層の端部が全て、前記第１の水素バリア層と接触し、
前記上部配線層と前記プレート線が、前記第１の水素バリア層の下側の絶縁層に設けた下部配線を介して接続されていることを特徴とする強誘電体メモリ。
複数の強誘電体キャパシタとこれに接続されたトランジスタを備え、強誘電体キャパシタの下部電極と対応するトランジスタのソースドレイン領域とが、それぞれコンタクトプラグで直結されているスタック型の強誘電体メモリを製造する方法において、
前記複数の強誘電体キャパシタの下部電極の下側となる位置に、第１の水素バリア層を形成する工程と、
下部電極用薄膜、誘電体薄膜、および上部電極用薄膜を積層した後にパターニングすることにより、下部電極、強誘電体層、および上部電極からなる強誘電体キャパシタを、前記各コンタクトプラグ上に形成する工程と、
前記工程で形成された複数の強誘電体キャパシタの上面と側面を、第２の水素バリア層で覆う工程と、
前記第１の水素バリア層の下側となる位置に形成された絶縁層に、同じプレート線に接続される複数の強誘電体キャパシタの全ての上部電極を接続する上部配線層と前記プレート線との接続用の下部配線を形成する工程と、
前記上部配線層を、前記第２の水素バリア層の上に、前記上部電極および前記下部配線の所定部分と接続するように形成する工程と、
前記上部配線層の上に第３の水素バリア層を、前記第２の水素バリア層を囲うように、且つ、端部が全て前記第１の水素バリア層と接触するように形成する工程と、
前記下部配線の前記プレート線の下方となる位置にコンタクトプラグを形成する工程と、
前記コンタクトプラグ上に前記プレート線を形成する工程と、を備えたことを特徴とする強誘電体メモリの製造方法。
前記第３の水素バリア層を二層の絶縁性膜の間に導電性膜を挟んだ積層構造とした請求項２記載の強誘電体メモリの製造方法。
前記下部配線上に形成する前記上部配線層との接続用コンタクトホールの平面形状を、プレート線に平行な方向の寸法がプレート線に直交する方向の寸法より小さいものとする請求項２記載の強誘電体メモリの製造方法。
ゲートおよびソースドレイン領域からなる電界効果トランジスタが形成された半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を貫通する第１のコンタクトホールを前記ソースドレイン領域の上に形成する工程と、
前記第１のコンタクトホール内に導電性材料を充填して下部コンタクトプラグを形成する工程と、
前記下部コンタクトプラグおよび前記第１の絶縁膜上に導電性薄膜を形成した後パターニングして、前記下部コンタクトプラグ上に、上部コンタクトプラグとの接続用電極であるプラグ接続部を、前記第１の絶縁膜上の所定位置に、同じプレート線に接続される複数の強誘電体キャパシタの全ての上部電極を接続する上部配線層と前記プレート線との接続用配線である下部配線を、それぞれ形成する工程と、
前記プラグ接続部、前記下部配線、および前記第１の絶縁膜上に、第２の絶縁膜を形成した後、第２の絶縁膜の上面を平坦にする工程と、
前記第２の絶縁膜の上に第１の水素バリア層を形成する工程と、
前記第１の水素バリア層の上に第３の絶縁膜を形成する工程と、
前記第２の絶縁膜、第１の水素バリア層、および第３の絶縁膜を貫通する第２のコンタクトホールを、前記プラグ接続部上に形成する工程と、
前記第２のコンタクトホール内に導電性材料を充填して上部コンタクトプラグを形成する工程と、
前記上部コンタクトプラグおよび第３の絶縁膜の上に、下部電極用薄膜、強誘電体薄膜、および上部電極用薄膜を順に形成する工程と、
前記下部電極用薄膜、誘電体薄膜、および上部電極用薄膜をパターニングして、下部電極、強誘電体層、および上部電極からなる強誘電体キャパシタを前記上部コンタクトプラグ上に形成する工程と、
前記強誘電体キャパシタの側面と前記上部電極の上面を第２の水素バリア層で覆う工程と、
前記第２の水素バリア層および前記第３の絶縁膜の上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜および前記第２の水素バリア層を貫通する第３のコンタクトホールを前記上部電極の上に形成し、前記第２の絶縁膜、第１の水素バリア層、および第３の絶縁膜を貫通する第４のコンタクトホールを、前記下部配線上の、同じプレート線に接続される複数の強誘電体キャパシタ間となる部分に形成する工程と、
前記第３および第４のコンタクトホールの底面および側面と、前記第４の絶縁膜の上に導電性膜を形成してパターニングすることにより、前記上部配線層を、前記上部電極および前記下部配線の所定部分と接続するように形成する工程と、
前記上部配線層の上に第３の水素バリア層を、前記第２の水素バリア層を囲うように、且つ端部の全てが前記第１の水素バリア層と接触するように形成する工程と、
前記第３の水素バリア層の上に第５の絶縁膜を形成する工程と、
前記第５の絶縁膜、第１の水素バリア層、および第２の絶縁膜を貫通する第５のコンタクトホールを、前記下部配線上の前記プレート線の下方となる位置に形成する工程と、
前記第５のコンタクトホール内に導電性材料を充填して、プレート線接続用コンタクトプラグを形成する工程と、
前記第５の絶縁膜の上に導電性薄膜を形成した後にパターニングすることにより、前記プレート線接続用コンタクトプラグ上にプレート線を形成する工程と、
をこの順に行うことを特徴とする強誘電体メモリの製造方法。