KR100583961B1 - 복수개의 박스형 강유전체 커패시터들을 제조하는 방법 - Google Patents

복수개의 박스형 강유전체 커패시터들을 제조하는 방법 Download PDF

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Abstract

복수개의 박스형 강유전체 커패시터들을 제조하는 방법이 개시된다. 이 방법은 반도체기판 상에 하부절연막을 형성하는 것을 포함한다. 상기 하부절연막 상에 서로 이격된 복수개의 박스형 하부전극들을 형성한다. 그 후, 상기 하부전극들을 갖는 반도체기판 상에 콘포말한 강유전막 및 상부도전막을 차례로 형성한다. 상기 강유전막 및 상부도전막은 상기 하부전극들을 덮고, 상기 하부전극들 사이들에 노출된 상기 하부절연막을 덮는다. 상기 상부도전막 상에 하드마스크막을 선택적으로 형성한다. 이때, 상기 하드마스크막은 상기 하부전극들 각각에 중첩되며 오버행을 갖도록 형성된다. 상기 하드마스크막을 식각마스크로 사용하여 상기 상부도전막을 이방성 식각하여 서로 이격된 상부전극들을 형성한다. 이에 따라, 상기 상부전극들을 형성하기 위한 사진 공정을 생략할 수 있으며, 상기 상부전극들의 식각손상을 방지할 수 있다.
강유전체 커패시터(feroelectric capacitor), 강유전체 랜덤 억세스 메모리(feroelectric random acess memory; FeRAM), 오버행(overhang)

Description

복수개의 박스형 강유전체 커패시터들을 제조하는 방법{Method of fabricating a plurality of box-type feroelectric capacitors}
도 1은 본 발명의 바람직한 실시예에 따른 강유전체 랜덤 억세스 메모리 셀의 강유전체 커패시터들을 설명하기 위한 레이아웃도이다.
도 2 내지 도 8은 본 발명의 바람직한 실시예에 따른 강유전체 커패시터들을 제조하는 방법을 설명하기 위해 도 1의 절단선 I-I에 따라 취해진 단면도들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
11: 강유전체 커패시터들, 21: 반도체기판,
23: 하부절연막, 25: 콘택플러그,
27a: 장벽금속막 패턴, 29a: 하부전극들,
31: 강유전막, 33a: 상부전극들,
37: 상부절연막, 39: 비아플러그,
41: 플레이트 라인들
본 발명은 강유전체 커패시터 제조방법에 관한 것으로서, 특히 복수개의 박 스형 강유전체 커패시터들을 제조하는 방법 및 그것들을 갖는 강유전체 랜덤 억세스 메모리 셀을 제조하는 방법에 관한 것이다.
강유전체 랜덤 억세스 메모리(feroelectric random acess memory; FeRAM)는 강유전체 커패시터들을 메모리 소자로 채택하여 비휘발성이면서 랜덤 억세스가 가능하다. 또한, FeRAM은 동작속도가 빠르고, 저전압하에서 동작이 가능하며, 저전력을 소모하는 한편, 방사 경도(radiation hardness)를 나타낸다. 이러한 특성들 때문에 FeRAM은 차세대 메모리로 부상하고 있다.
한편, 강유전체 커패시터는 하부전극, 상부전극 및 상기 하부전극과 상부전극 사이에 개재된 강유전막을 포함한다. 상기 강유전막은 쌍안정 분극 상태들(bistable polarization states)를 갖는다. 따라서, 상기 상부전극과 하부전극 사이에 전압이 인가되어, 보자계(coercive force; Ec) 이상의 전기장이 발생하면, 상기 강유전막은 어느 하나의 상태로 분극이 된다. 그 후, 상기 전위차가 소멸되어도 상기 강유전막은 상기 분극 상태를 유지한다. 한편, 상기 상부전극과 하부전극 사이에 위와 반대방향으로 전압이 인가되어, 상기 전기장과 반대방향으로 보자계(Ec) 이상의 전기장이 발생하면, 상기 강유전막은 다른 하나의 상태로 분극이 된다. FeRAM은 강유전막의 쌍안정 분극 상태들을 이용하여 정보를 저장한다. 따라서, 강유전체 커패시터에 정보를 프로그램하거나, 리딩하기 위해서는 상기 상부전극에 펄스 형태의 전압이 인가될 필요가 있다.
그런데, 강유전체 커패시터는 높은 커패시턴스를 갖는다. 따라서, FeRAM에서는, 디램과 달리, 상기 상부전극에 펄스 형태의 전압을 인가하기 위해 한정된 수의 강유전체 커패시터들을 공통 플레이트 라인에 연결할 필요가 있다. 이에 따라, 상기 상부전극들은 서로 이격될 필요가 있다.
한편, 디램과 마찬가지로, FeRAM을 고집적화하기 위해서는 단위 셀 어레이 면적 내에 보다 많은 수의 커패시터들을 형성하여야 한다. 이를 위해, 강유전체 커패시터들을 3차원적으로 형성할 필요가 있다. 강유전체 커패시터들을 3차원적으로 형성하는 방법으로는 트렌치형과 박스형 커패시터들이 연구되고 있다.
상기 박스형 커패시터들을 형성하는 방법이 미국특허 제6,211,035호에 "집적회로 및 방법(Integrated circuit and method)"이라는 제목으로 모이세 등(Moise et al.)에 의해 개시된 바 있다.
상기 미국특허 제6,211,035호에 개시된 제1 실시예는 반도체기판 상에 하부절연막을 형성하는 것을 포함한다. 상기 하부절연막 상에 하부전극들(bottom electrodes)을 형성한다. 상기 하부전극들을 갖는 반도체기판 상에 스트론티움 비스무스 탄탈레이트막(SrBi2Ta2O5; SBT)과 같은 강유전막을 콘포말하게(conformally) 증착하고, 상부전극막을 증착한다. 그 후, 확산방지막, 반사방지막 및 포토레지스트를 순차적으로 증착한다. 상기 포토레지스트를 노광 및 현상하여 FeRAM 셀 어레이를 위한 구동라인들(drive lines)의 위치들을 한정한다. 그 후, 상기 패터닝된 포토레지스트를 마스크로 사용하여 반사방지막, 확산방지막, 상부전극막 및 강유전막을 식각한다. 이에 따라, 박스형 강유전체 커패시터들이 형성된다.
상기 방법에 따르면, 박스형 강유전체 커패시터들을 형성하여 단위 셀 어레 이 내에 많은 수의 커패시터들을 형성할 수 있는 장점이 있다. 그러나, 상기 방법은 상부전극막을 식각하기 위해 포토레지스트를 형성하고 이를 패터닝하는 사진공정을 사용한다. 따라서, 상기 패터닝된 포토레지스트가 상기 하부전극들에 정렬되어야 한다. 그러나, FeRAM의 고집적화에 따라, 상기 하부전극들에 정렬되도록 포토레지스트를 패터닝하는 것이 어렵다. 이에 따라, 오정렬이 발생할 수 있다. 상기 오정렬은 상부전극의 식각손상으로 이어진다.
결과적으로, 상기 방법으로는, 상부전극의 식각손상을 방지하면서, 고집적된 강유전체 커패시터들을 제조하는 것이 어렵다.
본 발명의 목적은 고집적된 복수개의 박스형 강유전체 커패시터들을 제조하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은, 서로 이격된 상부전극들을 형성하기 위한 사진 공정을 생략할 수 있으며, 상부전극들의 식각손상을 방지할 수 있는 박스형 강유전체 커패시터들을 제조하는 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 고집적된 복수개의 박스형 강유전체 커패시터들을 갖는 강유전체 메모리 셀을 제조하는 방법을 제공하는 데 있다.
상기 목적들을 달성하기 위하여, 본 발명은 복수개의 박스형 강유전체 커패시터들을 제조하는 방법을 제공한다. 이 방법은 반도체기판 상에 하부절연막을 형성하는 것을 포함한다. 상기 하부절연막 상에 서로 이격된 복수개의 박스형 하부전극들을 형성한다. 그 후, 상기 하부전극들을 갖는 반도체기판 상에 콘포말한 강유전막 및 상부도전막을 차례로 형성한다. 상기 강유전막 및 상부도전막은 상기 하부전극들 및 상기 하부전극들 사이의 상기 하부절연막을 덮는다. 상기 상부도전막 상에 하드마스크막을 선택적으로 형성한다. 이때, 상기 하드마스크막은 상기 하부전극들 각각에 중첩되며 오버행(overhang)을 갖도록 형성된다. 그 후, 상기 하드마스크막을 식각마스크로 사용하여 상기 상부도전막을 이방성 식각하여 서로 이격된 상부전극들을 형성한다. 이에 따라, 상기 상부전극들을 형성하기 위한 사진 공정을 생략할 수 있으며, 상기 상부전극들의 식각손상을 방지할 수 있다.
바람직하게는, 상기 하드마스크막을 선택적으로 형성하는 것은 층덮힘 특성이 좋지 않은 물리기상증착 기술 또는 화학기상증착 기술을 사용하여 수행될 수 있다. 상기 물리기상증착 기술은 스퍼터링 기술일 수 있으며, 상기 화학기상증착 기술은 플라즈마 강화 화학기상증착(plasma enhanced CVD) 기술일 수 있다. 보다 바람직하게는, 상기 하드마스크막을 선택적으로 형성하는 것은 스퍼터링 기술을 사용하여 금속물질을 증착하거나, 화학증착기술을 사용하여 유전물질을 증착하는 것을 포함할 수 있다. 이때, 상기 금속물질 또는 유전물질은 타영역들에서 보다 상기 하부전극들 상부에 위치하는 상기 상부도전막 상에서 더 두껍게 증착된다. 이에 더하여, 상기 금속물질 또는 유전물질은 상기 하부전극들 사이에 형성된 상기 상부도전막의 적어도 일부를 노출시키도록 증착될 수 있다.
한편, 상기 하드마스크막은 타이타늄 나이트라이드막(TiN) 또는 타이타늄 알루미늄 나이트라이드막(TiAlN)을 포함할 수 있으며, PE-TEOS막 또는 PE-Oxide막을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 바람직한 실시예에 따른 FeRAM 셀의 강유전체 커패시터들을 설명하기 위한 레이아웃도이고, 도 2 내지 도 8은 본 발명의 바람직한 실시예에 따른 강유전체 커패시터들을 제조하는 방법을 설명하기 위해 도 1의 절단선 I-I에 따라 취해진 단면도들이다. 도 1에서 지시기호 "A"는 FeRAM의 셀 영역의 일부분을 나타낸다.
도 1 및 도 2를 참조하면, 반도체기판(21) 상에 하부절연막(23)을 형성한다. 상기 반도체기판(21) 내에는 셀 트랜지스터들(도시하지 않음)이 형성되어 있다. 상기 셀 트랜지스터들 각각은 채널영역에 의해 이격된 소오스/드레인 영역들을 포함한다. 또한, 워드라인들이 상기 채널 영역들 상부를 가로지른다. 이에 더하여, 상기 반도체기판(21) 내에는 상기 셀 트랜지스터들의 드레인들에 전기적으로 연결되는 비트라인들이 형성되어 있다. 한편, 상기 소오스 영역들 각각의 상에는 콘택 패드(도시하지 않음)가 형성될 수 있다.
상기 하부절연막(23)은 상기 비트라인들과 강유전체 커패시터들(11)을 절연 시킨다.
도 1 및 도 3을 참조하면, 상기 하부절연막(23)을 사진/식각 공정을 사용하여 패터닝하여 상기 하부절연막(23)을 관통하는 콘택홀들을 형성한다. 상기 콘택홀들은 상기 반도체기판(21)의 소오스 영역들을 직접 노출시킬 수 있다. 한편, 상기 콘택패드들이 형성된 경우, 상기 콘택홀들은 상기 콘택패드들을 노출시킨다. 상기 콘택홀들은 자기정렬콘택(self-aligned contact) 기술을 사용하여 형성될 수 있다.
상기 콘택홀들을 채우는 콘택플러그들(25)을 형성한다. 상기 콘택플러그들(25)은 상기 소오스 영역들에 전기적으로 연결된다. 상기 콘택플러그들(25)을 형성하는 것은 상기 콘택홀들을 갖는 반도체기판 상에 상기 콘택홀들을 채우는 플러그 도전막을 형성하는 것을 포함할 수 있다. 상기 하부절연막(23)의 상부면이 노출될 때 까지 상기 플러그 도전막을 전면식각 또는 평탄화한다. 이때, 상기 플러그 도전막은 텅스텐을 포함할 수 있다.
도 1 및 도 4를 참조하면, 상기 콘택플러그들(25)을 갖는 반도체기판(21) 상에 하부도전막(29)을 형성한다. 상기 하부도전막(29)은 스퍼터링 기술을 사용하여 형성할 수 있다. 바람직하게는, 상기 하부도전막(29)은 백금(Pt), 루테늄(Ru), 이리듐(Ir) 또는 이리듐 산화물(IrO2)과 같은 귀금속(noble metal)으로 형성될 수 있으며, 이들의 적층막(laminated layer) 또는 복합막(composite layer)일 수 있다.
상기 하부도전막(29)은 강유전체 커패시터의 유효면적을 고려하여 적당한 두께로 형성된다.
한편, 상기 하부도전막(29)을 형성하기 전에 확산방지막(27)을 형성할 수 있다. 상기 확산방지막(27)은 상기 콘택플러그(25)와 상기 하부도전막(29) 사이의 상호확산(inter-diffusion)을 방지하는 역할을 할 수 있으며, 상기 하부도전막(29)의 접착력을 향상시킬 수 있다. 바람직하게는, 상기 확산방지막(27)은 TiAlN막으로 형성할 수 있다.
도 1 및 도 5를 참조하면, 상기 하부도전막(29)을 사진/식각 공정을 사용하여 패터닝하여 상기 콘택플러그들(25) 각각에 전기적으로 연결되는 하부전극들(29a)을 형성한다. 이때, 상기 확산방지막(27)도 같이 식각하여 상기 하부절연막(23)을 노출시킨다. 그 결과, 상기 하부전극들(29a) 하부에 확산 방지막 패턴들(27a)이 형성된다.
상기 하부도전막(29)을 패터닝하기 위해 상기 하부도전막(29) 상에 마스크막(도시하지 않음)을 형성할 수 있다. 상기 마스크막은 TiAlN막일 수 있다. 상기 마스크막을 패터닝하여 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각마스크로 사용하여 상기 하부도전막(29)을 식각할 수 있다.
한편, 상기 하부전극들(29a)은, 도 1에 도시한 바와 같이, 직교형으로 배열될 수 있으나, 이에 한정되지 않는다. 상기 하부전극들(29a)은 셀 면적 효율을 높이기 위해 다른 방식, 예컨대 사방형 또는 육방형으로 배열될 수 있다.
상기 하부전극들(29a)을 갖는 반도체기판 상에 강유전막(31) 및 상부도전막(33)을 차례로 콘포말하게 형성한다. 상기 강유전막(31) 및 상부도전막(33)은 상기 하부전극들(29a) 및 상기 하부전극들(29a) 사이에 노출된 상기 하부절연막(23)을 덮는다. 바람직하게는, 상기 강유전막(31)은 화학증착기술 을 사용하여 리드 지르코네이트 타이타네이트막(PbZrxTi1-xO3; PZT), 비스무스 란타니움 타이타네이트막(Bi4-xLaxTi3O12) 또는 SBT로 형성할 수 있다. 또한, 상기 상부도전막(33)은 백금(Pt), 루테늄(Ru), 이리듐(Ir) 또는 이리듐 산화물(IrO2)과 같은 귀금속(noble metal)으로 형성될 수 있으며, 이들의 적층막(laminated layer) 또는 복합막(composite layer)으로 형성할 수 있다. 상기 상부도전막(33)은 화학기상증착기술또는 원자층 증착기술을 사용하여 형성하는 것이 바람직하다.
도 1 및 도 6a를 참조하면, 상기 상부도전막(33)을 갖는 반도체기판 상에 하드마스크막(35)을 선택적으로 형성한다. 이때, 상기 하드마스크막(35)은 상기 하부전극들(29a) 각각에 중첩되며 오버행을 갖도록 형성된다. 구체적으로, 상기 하드마스크막(35)을 선택적으로 형성하는 것은 층덮힘(step-coverage) 특성이 좋지 않은 물리기상증착 기술 또는 화학기상증착 기술을 사용하여 수행될 수 있다. 상기 물리기상증착 기술은 스퍼터링(sputtering) 기술일 수 있으며, 상기 화학기상증착 기술은 플라즈마 강화 화학기상증착(plasma enhanced CVD) 기술일 수 있다.
바람직하게는, 상기 하드마스크막(35)을 선택적으로 형성하는 것은 스퍼터링 기술을 사용하여 금속물질(metal)을 증착하거나, 화학증착기술을 사용하여 유전물질(dielectric material)을 증착하는 것을 포함할 수 있다. 이때, 상기 금속물질 또는 유전물질은 상기 하부전극들(29a) 상부에 위치하는 상기 상부도전막(33) 상에서 두껍게 증착되고, 상기 하부전극들(29a) 사이에는 증착되지 않을 수 있다. 그 결과, 상기 하부전극들(29a)의 측벽들 및 그들 사이의 상기 하부절연막(23)을 덮는 상기 상부도전막(33)이 노출된다.
한편, 상기 금속물질 또는 유전물질은, 도 6b에 도시한 바와 같이, 상기 하부전극들(29a)의 측벽들 및 그들 사이의 상기 하부절연막(23)을 덮는 상기 상부도전막(33) 상에도 증착될 수 있다. 그 결과, 상기 하드마스크막(35)은 상기 하부전극들(29a)의 측벽들 및 그들 사이의 상기 하부절연막(23)을 덮는 상기 상부도전막(33) 상에도 형성된다. 그러나, 층덮힘 특성이 좋지 않은 증착기술을 사용하므로, 타 영역들에서 보다 상기 하부전극들(29a) 상부를 덮는 상기 상부도전막(33) 상에서 더 두껍게 증착된다.
바람직하게는, 상기 하드마스크막(35)은 TiN막 또는 TiAlN막을 포함할 수 있다. 이들 막들은 반응성 스퍼터링(reactive sputtering) 기술을 사용하여 직접 형성될 수 있다. 이와 달리, 스퍼터링 기술을 사용하여 Ti 또는 TiAl을 증착한 후, 증착된 물질막을 질화시켜 TiN막 또는 TiAlN막을 형성할 수 있다. 한편, 상기 하드마스크막(35)은 PE-TEOS막 또는 PE-Oxide막을 포함할 수 있다. 이들 막들은 PECVD 기술을 사용하여 직접 형성될 수 있다.
도 1 및 도 7을 참조하면, 상기 하드마스크막(35)을 식각마스크로 사용하여 상기 상부도전막(33)을 이방성 식각한다. 그 결과, 서로 전기적으로 이격된 상부전극들(33a)이 형성되고, 강유전체 커패시터들(11)이 완성된다. 상기 상부전극들(33a) 각각은 상기 하부전극(29a)의 상부 및 측벽을 덮는다. 한편, 상기 상부도전막(33)을 이방성 식각하는 동안, 상기 오버행에 의해 상기 하부전극들(29a)의 측벽들을 덮는 상기 상부도전막(33)의 식각손상이 방지된다.
한편, 도 6b에 도시한 바와 같이, 상기 하드마스크막(35)이 상기 하부전극들(29a) 사이의 상기 상부도전막(33)을 덮을 수 있다. 그러나, 상기 하부전극들(29a) 사이의 상부도전막(33)을 덮는 하드마스크막(35)은 상기 하부전극들(29a)의 상부들에 위치하는 상기 상부도전막(33)을 덮는 하드마스크막(35) 보다 얇으므로, 이방성 식각하는 동안 제거될 수 있다. 이에 더하여, 상기 이방성 식각을 실시하기 전에, 상기 하부전극들(29a) 사이의 상기 상부도전막(33)을 제거하는 공정을 추가적으로 수행할 수 있다.
도 1 및 도 8을 참조하면, 상기 상부전극들(33a)이 형성된 반도체기판 상에 상부절연막(37)을 형성한다. 상기 상부절연막(37)은 갭 채움(gab filling) 특성이 우수한 절연막으로 형성한다. 바람직하게는, 상기 상부절연막(37)을 형성하기 전에, 상기 하드마스크막(35)을 제거한다. 이에 따라, 상기 상부절연막(37)이 상기 상부전극들(33a) 사이의 빈 공간을 쉽게 채울 수 있다.
상기 상부절연막(37)을 패터닝하여 상기 상부전극들(33a)을 노출시키는 비아홀들을 형성한다.
그 후, 상기 비아홀들을 갖는 반도체기판 상에 상기 비아홀들을 채우고, 상기 상부절연막(37)을 덮는 플레이트 도전막을 형성한다. 바람직하게는 상기 플레이트 도전막은 Al막일 수 있다. 상기 플레이트 도전막을 패터닝하여 상기 비아홀들을 통해 상기 상부전극들(33a)에 전기적으로 연결되는 플레이트 라인들(41)을 형성한다.
이와 달리, 상기 비아홀들을 채우는 비아플러그들(39)을 먼저 형성할 수 있 다. 그 후, 상기 비아플러그들(39) 및 상기 상부절연막(37)을 덮는 플레이트 도전막을 형성하고, 이를 패터닝하여 플레이트 라인들(41)을 형성할 수 있다.
한편, 상기 플레이트 라인들(41) 각각은 소정 개수의 강유전체 커패시터들(11)에 공통으로 연결된다.
본 발명의 바람직한 실시예에 따르면, 오버행을 갖는 하드마스크막을 사용하여 서로 이격된 상부전극들을 형성하기 위한 사진공정을 생략할 수 있으며, 상부전극들의 식각손상을 방지할 수 있다. 이에 따라, 고집적된 복수개의 박스형 강유전체 커패시터들을 제조하는 방법을 제공할 수 있으며, 그것들을 갖는 FeRAM 셀을 제조하는 방법을 제공할 수 있다.

Claims (20)

  1. 반도체기판 상에 하부절연막을 형성하고,
    상기 하부절연막 상에 서로 이격된 복수개의 박스형 하부전극들을 형성하고,
    상기 하부전극들을 갖는 반도체기판 상에 콘포말한 강유전막 및 상부도전막을 차례로 형성하고,
    상기 상부도전막 상에 하드마스크막을 선택적으로 형성하되, 상기 하드마스크막은 상기 하부전극들 각각에 중첩되며 오버행(overhang)을 갖도록 형성되고,
    상기 하드마스크막을 식각마스크로 사용하여 상기 상부도전막을 이방성 식각하여 서로 이격된 상부전극들을 형성하는 것을 포함하는 복수개의 박스형 강유전체 커패시터들 제조방법.
  2. 제 1 항에 있어서,
    상기 하드마스크막을 선택적으로 형성하는 것은 스퍼터링 기술을 사용하여 금속 물질을 증착하는 것을 포함하는 복수개의 박스형 강유전체 커패시터들 제조방법.
  3. 제 2 항에 있어서,
    상기 금속물질은 타 영역들에서 보다 상기 하부전극들 상부들의 상기 상부도전막 상에서 더 두껍게 증착되는 복수개의 박스형 강유전체 커패시터들 제조방법.
  4. 제 3 항에 있어서,
    상기 하드마스크막은 TiN 및 TiAlN으로 이루어진 일군으로부터 선택된 적어도 하나의 막을 포함하는 복수개의 박스형 강유전체 커패시터들 제조방법.
  5. 제 4 항에 있어서,
    상기 금속물질은 상기 하부전극들 사이에 형성된 상기 상부도전막의 적어도 일부를 노출시키도록 증착되는 복수개의 박스형 강유전체 커패시터들 제조방법.
  6. 제 5 항에 있어서,
    상기 하드마스크막은 TiN 및 TiAlN으로 이루어진 일군으로부터 선택된 적어도 하나의 막을 포함하는 복수개의 박스형 강유전체 커패시터들 제조방법.
  7. 제 2 항에 있어서,
    상기 증착된 금속물질을 질화시키는 것을 더 포함하는 복수개의 박스형 강유전체 커패시터들 제조방법.
  8. 제 1 항에 있어서,
    상기 하드마스크막을 선택적으로 형성하는 것은 화학기상증착 기술을 사용하여 유전물질을 증착하는 것을 포함하는 복수개의 박스형 강유전체 커패시터들 제조 방법.
  9. 제 8 항에 있어서,
    상기 유전물질은 타 영역들에서 보다 상기 하부전극들 상부들의 상기 상부도전막 상에서 더 두껍게 증착되는 복수개의 박스형 강유전체 커패시터들 제조방법.
  10. 제 8 항에 있어서,
    상기 하드마스크막은 PE-TEOS 및 PE-Oxide막으로 이루어진 일군으로부터 선택된 적어도 하나의 막을 포함하는 것을 특징으로 하는 복수개의 박스형 강유전체 커패시터들 제조방법.
  11. 제 8 항에 있어서,
    상기 유전물질은 상기 하부전극들 사이에 형성된 상기 상부도전막의 적어도 일부를 노출시키도록 증착되는 복수개의 박스형 강유전체 커패시터들 제조방법.
  12. 제 11 항에 있어서,
    상기 하드마스크막은 PE-TEOS 및 PE-Oxide막으로 이루어진 일군으로부터 선택된 적어도 하나의 막을 포함하는 것을 특징으로 하는 복수개의 박스형 강유전체 커패시터들 제조방법.
  13. 반도체기판 상에 하부절연막을 형성하고,
    상기 하부절연막을 패터닝하여 상기 하부절연막을 관통하는 콘택홀들을 형성하고,
    상기 콘택홀들을 채우는 금속플러그들을 형성하고,
    상기 금속플러그들을 갖는 반도체기판 상에 확산방지막을 형성하고,
    상기 확산방지막 상에 하부도전막을 형성하고,
    상기 하부도전막 및 상기 확산방지막을 차례로 패터닝하여 서로 이격된 복수개의 박스형 하부전극들을 형성하고,
    상기 하부전극들을 갖는 반도체기판 상에 콘포말한 강유전막 및 상부도전막을 차례로 형성하고,
    상기 상부도전막 상에 하드마스크막을 선택적으로 형성하되, 상기 하드마스크막은 상기 하부전극들 각각에 중첩되며 오버행(overhang)을 갖도록 형성되고,
    상기 하드마스크막을 식각마스크로 사용하여 상기 상부도전막을 이방성 식각하여 서로 이격된 상부전극들을 형성하는 것을 포함하는 강유전체 랜덤 억세스 메모리 셀 제조방법.
  14. 제 13 항에 있어서,
    상기 하드마스크막을 선택적으로 형성하는 것은 스퍼터링 기술을 사용하여 금속 물질을 증착하는 것을 포함하는 강유전체 랜덤 억세스 메모리 셀 제조방법.
  15. 제 14 항에 있어서,
    상기 하드마스크막은 TiN 및 TiAlN막으로 이루어진 일군으로부터 선택된 적어도 하나의 막을 포함하는 강유전체 랜덤 억세스 메모리 셀 제조방법.
  16. 제 15 항에 있어서,
    상기 상부전극들을 갖는 반도체기판 상에 상부절연막을 형성하고,
    상기 상부절연막을 패터닝하여 상기 상부전극들을 노출시키는 비아홀들을 형성하고,
    상기 비아홀들을 통해 상기 상부전극들에 전기적으로 연결되는 플레이트 라인들을 형성하는 것을 더 포함하는 강유전체 랜덤 억세스 메모리 셀 제조방법.
  17. 제 16 항에 있어서,
    상기 상부절연막을 형성하기 전, 상기 하드마스크막을 제거하는 것을 더 포함하는 강유전체 랜덤 억세스 메모리 셀 제조방법.
  18. 제 13 항에 있어서,
    상기 하드마스크막을 선택적으로 형성하는 것은 화학기상증착 기술을 사용하여 유전물질을 증착하는 것을 포함하는 강유전체 랜덤 억세스 메모리 셀 제조방법.
  19. 제 18 항에 있어서,
    상기 상부전극들을 갖는 반도체기판 상에 상부절연막을 형성하고,
    상기 상부절연막을 패터닝하여 상기 상부전극들을 노출시키는 비아홀들을 형성하고,
    상기 비아홀들을 통해 상기 상부전극들에 전기적으로 연결되는 플레이트 라인들을 형성하는 것을 더 포함하는 강유전체 랜덤 억세스 메모리 셀 제조방법.
  20. 제 19 항에 있어서,
    상기 상부절연막을 형성하기 전, 상기 하드마스크막을 제거하는 것을 더 포함하는 강유전체 랜덤 억세스 메모리 셀 제조방법.
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