KR100362183B1 - 강유전체 캐패시터 및 그의 제조 방법 - Google Patents

강유전체 캐패시터 및 그의 제조 방법 Download PDF

Info

Publication number
KR100362183B1
KR100362183B1 KR1020000073105A KR20000073105A KR100362183B1 KR 100362183 B1 KR100362183 B1 KR 100362183B1 KR 1020000073105 A KR1020000073105 A KR 1020000073105A KR 20000073105 A KR20000073105 A KR 20000073105A KR 100362183 B1 KR100362183 B1 KR 100362183B1
Authority
KR
South Korea
Prior art keywords
upper electrode
thin film
ferroelectric
lower electrode
seed layer
Prior art date
Application number
KR1020000073105A
Other languages
English (en)
Other versions
KR20020043906A (ko
Inventor
김진구
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000073105A priority Critical patent/KR100362183B1/ko
Publication of KR20020043906A publication Critical patent/KR20020043906A/ko
Application granted granted Critical
Publication of KR100362183B1 publication Critical patent/KR100362183B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 식각공정에 대한 부담을 감소시키도록 한 강유전체 캐패시터 및 그 제조 방법에 관한 것으로, 반도체기판상에 형성된 시드층, 상기 시드층상에 형성되며 서로 격리된 홈 형태의 제 1, 2 영역을 갖는 하부전극, 상기 제 1, 2 영역 내부의 상기 시드층상에 형성되며 상기 하부전극과 소정 간격을 두고 동일한 높이로 형성된 제 1, 2 상부전극패드, 상기 하부전극의 상부를 에워싸며 상기 하부전극과 상기 제 1,2 상부전극패드 사이에 삽입된 강유전체 박막, 및 상기 강유전체 박막상에 형성되며 상기 제 1 상부전극패드와 상기 제 2 상부전극패드를 연결시키는 상부전극을 포함하여 구성된다.

Description

강유전체 캐패시터 및 그의 제조 방법{FERROELECTRIC CAPACITOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 강유전체 메모리 소자(FeRAM)의 제조 방법에 관한 것으로, 특히 식각공정의 부담을 감소시켜 집적화시키도록 한 강유전체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.
도 1a 내지 도 1b는 종래기술에 따른 강유전체 메모리 소자의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 트랜지스터 제조 공정을 실시하는데, 먼저 반도체기판(11)상에 워드라인(12)을 형성한 후, 워드라인(12) 양측의 반도체기판(11)에 소스/드레인(13)을 형성한다. 반도체기판(11)상에 층간절연막(14)을 형성한 다음, 층간절연막(14)을 선택적으로 패터닝하여 소스/드레인(13)이 노출되는 플러그용 콘택홀을 형성한다. 계속해서, 플러그용 콘택홀상에 폴리실리콘을 증착한 다음, 에치백(Etchback) 또는 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 폴리실리콘 플러그(15)을 형성하고, 폴리실리콘 플러그(15)상에 배리어막(16)을 형성하여 플러그용 콘택홀을 완전히 매립시킨다. 이 때, 도면에 도시되지 않았지만, 배리어막(16)은 티타늄(Ti)과 티타늄나이트라이드(TiN)의 적층 구조이며, 폴리실리콘플러그(15)와 티타늄(Ti)의 계면에 열처리를 통해 티타늄실리사이드(TiSi2)가 형성된다.
계속해서, 배리어막(16)을 포함한 층간절연막(14)상에 접착층(17)을 형성한 다음, 접착층(17)을 선택적으로 패터닝하여 배리어막(16)을 완전히 노출시키고 배리어막(16)에 접하는 층간절연막(14)의 소정 부분을 노출시켜 후속 캐패시터의 하부전극에 접하는 접착층(17)을 형성한다. 계속해서, 접착층(17)상에 하부전극(18), 강유전체 박막(19), 상부전극(20)을 순차적으로 형성한다. 이 때, 하부전극(18)은 하부의 배리어막(16)에 접한다.
도 1b에 도시된 바와 같이, 상부전극(20)을 먼저 패터닝한 다음, 강유전체 박막(19), 하부전극(18) 및 접착층(17)을 순차적으로 패터닝하여 수직 적층된 캐패시터를 형성한다. 여기서, 미설명부호(17a∼20a)는 패터닝된 각 부분을 나타낸 것으로, 17a는 접착층, 18a는 하부전극, 19a는 강유전체 박막, 20a는 상부전극을 나타낸다.
그러나, 상술한 종래기술에서는 상하부전극으로서 Pt, Ir, IrOx, Ru, RuOx등을 사용하고, 강유전체 박막으로 SBT, PZT, BLT 등을 사용함에 따라 식각 공정이매우 어려우며, 3차원(Three dimension) 구조의 캐패시터를 제조할 경우 캐패시터의 양산에 문제점이 있다.
더욱더, 소자의 집적도가 증가하면서 캐패시터의 크기가 점차 감소하고 식각 공정에 대한 손실이 더욱 커지기 때문에 캐패시터 형성시 어려운 식각 공정에 대한 부담을 감소시킬 수 있는 집적화 공정이 필요하다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 상하부전극 및 강유전체 박막의 식각 공정에 대한 부담을 감소시키며 3차원 구조의 캐패시터를 구현하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도,
도 2는 본 발명의 일실시예에 따른 강유전체 메모리 소자의 구조 단면도,
도 3은 도 2의 A-A'선에 따른 평면도,
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도,
도 5는 본 발명의 다른 실시예에 따라 형성된 강유전체 메모리 소자를 도시한 구조 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 워드라인
33 : 소스/드레인 34 : 층간절연막
35 : 폴리실리콘 플러그 36 : 배리어막
37a : 접착층 38a : 시드층
39 : 산화막 40 : 감광막
41a : 하부전극 41b : 상부전극패드
42a : 강유전체 박막 43 : 상부전극
상기 목적을 달성하기 위한 본 발명의 강유전체 캐패시터는 반도체기판상에 형성된 시드층, 상기 시드층상에 형성되며 서로 격리된 홈 형태의 제 1, 2 영역을 갖는 하부전극, 상기 제 1, 2 영역 내부의 상기 시드층상에 형성되며 상기 하부전극과 소정 간격을 두고 동일한 높이로 형성된 제 1, 2 상부전극패드, 상기 하부전극의 상부를 에워싸며 상기 하부전극과 상기 제 1,2 상부전극패드 사이에 삽입된 강유전체 박막, 및 상기 강유전체 박막상에 형성되며 상기 제 1 상부전극패드와 상기 제 2 상부전극패드를 연결시키는 상부전극을 포함하여 이루어짐을 특징으로 한다.
본 발명의 강유전체 캐패시터의 제조 방법은 반도체기판상에 시드층, 산화막을 순차적으로 형성하는 단계, 상기 산화막을 선택적으로 패터닝하여 서로 격리된 두 개의 고리형 산화막패턴을 형성하는 단계, 상기 고리형 산화막패턴 하부의 상기 시드층상에 전극 박막을 형성하는 단계, 상기 전극박막을 두 개의 텅빈 고리영역을 갖는 하부전극과 상기 두 개의 텅빈 고리영역 내부에 각각 형성되는 상부전극패드로 분리시키는 단계, 상기 하부전극과 상기 상부전극패드들을 포함한 전면에 강유전체 박막을 형성하는 단계, 상기 강유전체 박막을 선택적으로 패터닝하여 상기 상부전극패드들을 노출시키는 단계, 및 상기 노출된 상부전극패드들을 서로 연결시키는 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 강유전체 캐패시터의 제조 방법.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 강유전체 메모리 소자의 구조 단면도이고, 도 3은 도 2의 A-A'선에 따른 하부전극과 상부전극패드를 도시한 평면도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 강유전체 메모리 소자는 반도체기판(31)상에 워드라인(32)과 소스/드레인(33)을 포함하는 트랜지스터가 형성되고, 층간절연막(34)을 식각하여 형성된 콘택홀에 폴리실리콘플러그(35)와 배리어막(36)의 적층구조가 형성된다. 그리고, 배리어막(36)상의 층간절연막(34)상에배리어막(36)에 접하지 않도록 접착층(37a)이 형성되고, 배리어막(36)에 접하여 시드층(38a), 하부전극(41a)의 적층 구조가 형성된다.
그리고, 하부전극(41a)과 소정간격 수평으로 이격되어 접착층(37a), 시드층(38a)과 상부전극패드(41b)의 적층구조가 형성되며, 상부전극패드(41b)을 서로 접속시키는 상부전극(43)이 형성되고, 상부전극(43)과 하부전극(41b)의 사이에 강유전체 박막(42a)이 형성된다.
상술한 하부전극(41a)과 상부전극패드(41b)는 하부 시드층(38a)을 이용하여 ECD법으로 형성된다.
도 3은 하부전극(41a)과 상부전극패드(41b)만을 도시한 것으로서, 셀어레이를 구성할 때 시드층(도 2의 38a)상에 형성되며 서로 격리된 홈 형태의 제 1, 2 영역을 갖는 하부전극(41a), 상기 제 1, 2 영역 내부의 상기 시드층(38a)상에 형성되며 상기 하부전극(41a)과 소정 간격을 두고 동일한 높이로 형성된 제 1, 2 상부전극패드(41b)를 포함한다. 즉, 두 개의 사각 형태의 홈이 형성된 하부전극(41a)과 시드층(38a)상의 사각 형태의 홈에 상기 하부전극과 접하지 않는 거리로 이격되어 상부전극(41b)가 형성된다. 이 때, 상기 하부전극의 홈 형태는 사각형태를 비롯하여 원형, 다각형이어도 무방하다.
이러한, 하부전극(41a)을 다수개 배열하여 셀 어레이를 구성한다.
도면에 도시되지 않았지만, 하부전극(41a)과 상부전극패드(41b) 사이에 강유전체 박막(42a)이 삽입되며, 상부전극패드(41b)들을 접속시키는 상부전극(43)이 형성된다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 강유전체 캐패시터의 제조 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 먼저 트랜지스터 제조 공정을 실시하는데, 반도체기판(31)상에 워드라인(32)을 형성한 후, 워드라인(32) 양측의 반도체기판(31)에 소스/드레인(33)을 형성한다. 반도체기판(31)상에 층간절연막(34)을 형성한 다음, 층간절연막(34)을 선택적으로 패터닝하여 소스/드레인(33)이 노출되는 플러그용 콘택홀을 형성한다. 계속해서, 플러그용 콘택홀상에 폴리실리콘을 증착한 다음, 에치백(Etchback) 또는 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 폴리실리콘 플러그(35)을 형성하고, 폴리실리콘 플러그(35)상에 배리어막(36)을 형성하여 플러그용 콘택홀을 완전히 매립시킨다. 이 때, 도면에 도시되지 않았지만, 배리어막(36)은 티타늄(Ti)과 티타늄나이트라이드(TiN)의 적층 구조이며, 폴리실리콘플러그(35)와 티타늄(Ti)의 계면에 열처리를 통해 티타늄실리사이드(TiSi2)가 형성된다.
계속해서, 배리어막(36)을 포함한 층간절연막(34)상에 접착층(37)을 형성한 다음, 접착층(37)을 선택적으로 패터닝하여 배리어막(36)을 완전히 노출시키고 배리어막(36)에 접하는 층간절연막(34)의 소정 부분을 노출시켜 후속 캐패시터의 하부전극에 접하는 접착층(37)을 형성한다.
계속해서, 배리어막(36)을 노출시키는 접착층(37)을 포함한 전면에 ECD (Electrode Chemical Deposition; ECD)를 이용하여 상/하부전극을 증착하기 위해시드층(38)을 형성하고, 시드층(38)상에 산화막(39)을 증착한다.
도 4b에 도시된 바와 같이, 산화막(39)상에 감광막(40)을 도포하고 노광 및 현상으로 선택적으로 패터닝한 다음, 패터닝된 감광막(40)을 마스크로 이용한 산화막(39) 패터닝으로 산화막패턴(39a)을 형성한다. 이 때, 후속 상하부전극을 동시에 형성하기 위한 시드층(38)이 노출되도록 하며, 후속 상하부전극과 강유전체 박막의 두께는 산화막(39)을 패터닝할 때 산화막패턴(39a)의 너비와 이들간의 간격으로 조절하기 때문에 패터닝된 감광막에서 결정된다. 여기서, 산화막패턴(39a)는 내부가 텅빈 원형 또는 다각형 고리형태로 형성된다.
도 4c에 도시된 바와 같이, 노출된 시드층(38)에 ECD법을 이용하여 전극용 박막(41)을 증착한 다음, 감광막(40)을 한다.
도 4d에 도시된 바와 같이, 블랭킷 식각을 실시하여 전극용 박막(41)을 분리시켜 하부전극(41a)과 후속 상부전극이 형성될 박막으로서 상부전극패드(41b)를 형성하는데, 이 때, 하부의 시드층(38) 및 접착층(37)이 동시에 식각되어 접착층(37a)/시드층(38a)/하부전극(41)의 적층구조로 형성되며, 하부전극(41a)은 폴리실리콘플러그(35)와 배리어막(36)에 접속되며, 상부전극패드(41b)는 시드층 (38a)과 접착층(37b)의 적층막에 접속된다.
계속해서, 하부전극(41a)과 상부전극패드(41b)를 포함한 전면에 화학적기상증착법(Chemical Vapor Deposition; CVD), 원자층 증착법(Atomic Layer Deposition; ALD), 플라즈마 원자층증착법(Plasma Enhanced-ALD) 중 어느 한 방법을 이용하여 강유전체 박막(42)을 형성한다.
도 4e에 도시된 바와 같이, 강유전체 박막(42)을 선택적으로 패터닝하여 하부전극(41a)을 둘러싸는 캐패시터의 강유전체 박막(42a)을 형성한다. 이 때, 상부전극패드(41b) 상부의 강유전체 박막(42)은 모두 제거되며, 하부전극(41a)을 일정 폭 더 큰 크기로 덮는 마스크를 이용하여 강유전체 박막(42a) 패터닝 공정이 이루어진다.
계속해서, 강유전체 박막(42a)을 포함한 전면에 상부전극(43)을 증착한 후, 선택적으로 패터닝하여 상부전극(41b)에 접속되는 상부전극(43)을 형성한다.
상술한 것처럼, 본 발명의 일실시예에서는 하부전극(41a)과 상부전극(43)을 수직으로 형성하지 않고 수평으로 형성한 다음, 두 전극 사이에 강유전체 박막(42a)을 삽입시킨다.
도 5는 본 발명의 다른 실시예에 따라 제조된 강유전체 캐패시터를 도시한 도면으로서, 강유전체 박막(42) 형전 공정까지는 일실시예와 동일하며, 각각의 상부전극패드(41b)에 접속되는 상부전극(43)을 형성하던 일실시예와는 다르게 하나의 바깥쪽 하부전극(41a)에만 콘택되는 상부전극(43a)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 강유전체 캐패시터의 제조 방법은 수직 적층된 박막의 식각 공정의 부담을 감소시켜 캐패시터 제조 공정을 용이하게 할 수 있으며, 후속 열공정에 의한 배리어막의 산화를 방지하여 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.
그리고, 한 번의 공정으로 상부전극 및 하부전극을 동시에 형성하고 하부전극과 상부전극이 자기정렬되므로써 공정 마진을 증가시키고 공정을 단순화시켜 소자의 수율을 향상시킬 수 있는 효과가 있다.
또한, 수직방향이 수평방향으로 전기장이 인가되므로 분극값이 큰 a축 또는 b축으로 강유전체 박막의 배향성을 갖도록 할 수 있고, ECD공정을 통해 캐패시터의 면적을 자유롭게 조절할 수 있어 캐패시턴스를 충분히 확보할 수 있는 효과가 있다.
그리고, 다양한 셀 어레이를 설계할 수 있으며, 후속 전극의 배선 공정이 용이한 효과가 있다.

Claims (11)

  1. 강유전체 메모리 소자에 있어서,
    반도체기판상에 형성된 시드층;
    상기 시드층상에 형성되며 서로 격리된 홈 형태의 제 1, 2 영역을 갖는 하부전극;
    상기 제 1, 2 영역 내부의 상기 시드층상에 형성되며 상기 하부전극과 소정 간격을 두고 동일한 높이로 형성된 제 1, 2 상부전극패드;
    상기 하부전극의 상부를 에워싸며 상기 하부전극과 상기 제 1,2 상부전극패드 사이에 삽입된 강유전체 박막; 및
    상기 강유전체 박막상에 형성되며 상기 제 1 상부전극패드와 상기 제 2 상부전극패드를 연결시키는 상부전극
    을 포함하여 구성됨을 특징으로 하는 강유전체 캐패시터.
  2. 제 1 항에 있어서,
    상기 하부전극과 상기 제 1, 2 상부전극패드는 상기 시드층으로부터 ECD법으로 형성된 것을 특징으로 하는 강유전체 캐패시터.
  3. 제 1 항에 있어서,
    상기 강유전체 박막은 CVD, ALD, PEALD 중 어느 한 방법을 이용하여 형성된 것을 특징으로 하는 강유전체 캐패시터.
  4. 제 1 항에 있어서,
    상기 제 1, 2 영역은 원형 또는 다각형인 것을 특징으로 하는 강유전체 캐패시터.
  5. 제 1 항에 있어서,
    상기 제 1, 2 상부전극패드는 원형 또는 다각형인 것을 특징으로 하는 강유전체 캐패시터.
  6. 제 1 항에 있어서,
    상기 하부전극이 형성된 시드층과 상기 제 1,2 상부전극패드가 형성된 시드층은 동일한 물질이며, 서로 격리된 것을 특징으로 하는 강유전체 캐패시터.
  7. 강유전체 메모리 소자의 제조 방법에 있어서,
    반도체기판상에 시드층, 산화막을 순차적으로 형성하는 단계;
    상기 산화막을 선택적으로 패터닝하여 서로 격리된 두 개의 고리형 산화막패턴을 형성하는 단계;
    상기 고리형 산화막패턴 하부의 상기 시드층상에 전극 박막을 형성하는 단계;
    상기 전극박막을 두 개의 텅빈 고리영역을 갖는 하부전극과 상기 두 개의 텅빈 고리영역 내부에 각각 형성되는 상부전극패드로 분리시키는 단계;
    상기 하부전극과 상기 상부전극패드들을 포함한 전면에 강유전체 박막을 형성하는 단계;
    상기 강유전체 박막을 선택적으로 패터닝하여 상기 상부전극패드들을 노출시키는 단계; 및
    상기 노출된 상부전극패드들을 서로 연결시키는 상부전극을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 전극 박막은 ECD법을 이용하여 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  9. 제 7 항에 있어서,
    상기 강유전체 박막은 CVD, ALD, PEALD 중 어느 한 방법을 이용하여 형성된느 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  10. 제 7 항에 있어서,
    상기 상부전극패드들을 노출시키는 단계는,
    상기 하부전극을 소정 폭 더 막아주는 마스크를 이용하여 상기 강유전체 박막을 패터닝하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  11. 제 7 항에 있어서,
    상기 전극박막의 두께는 상기 산화막패턴에 의해 조절되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
KR1020000073105A 2000-12-04 2000-12-04 강유전체 캐패시터 및 그의 제조 방법 KR100362183B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000073105A KR100362183B1 (ko) 2000-12-04 2000-12-04 강유전체 캐패시터 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000073105A KR100362183B1 (ko) 2000-12-04 2000-12-04 강유전체 캐패시터 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20020043906A KR20020043906A (ko) 2002-06-12
KR100362183B1 true KR100362183B1 (ko) 2002-11-23

Family

ID=27679472

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000073105A KR100362183B1 (ko) 2000-12-04 2000-12-04 강유전체 캐패시터 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR100362183B1 (ko)

Also Published As

Publication number Publication date
KR20020043906A (ko) 2002-06-12

Similar Documents

Publication Publication Date Title
KR100399072B1 (ko) 강유전체 메모리 소자의 제조 방법
JPH11111933A (ja) 高集積強誘電体メモリ装置及びその製造方法
US20030053351A1 (en) Ferroelectric memory device and method for manufacturing the same
KR100377180B1 (ko) 강유전체 메모리 소자의 제조 방법
US6534810B2 (en) Semiconductor memory device having capacitor structure formed in proximity to corresponding transistor
KR100362183B1 (ko) 강유전체 캐패시터 및 그의 제조 방법
KR100427040B1 (ko) 강유전체 메모리 소자 및 그 제조 방법
KR100448237B1 (ko) 강유전체 메모리 소자 및 그 제조 방법
KR20030057704A (ko) 강유전체 캐패시터 및 그 제조 방법
KR20040008614A (ko) 강유전체 메모리소자 및 그의 제조 방법
KR100195262B1 (ko) 강유전체 메모리 장치 및 그 제조 방법
KR100717767B1 (ko) 강유전체 메모리의 캐패시터 제조방법
KR100427031B1 (ko) 강유전체 소자의 커패시터 제조 방법
KR100583961B1 (ko) 복수개의 박스형 강유전체 커패시터들을 제조하는 방법
KR20020087515A (ko) 강유전체 메모리소자의 제조 방법
KR20020010974A (ko) 금속배선 형성 단계를 감소시킬 수 있는 강유전체 메모리소자 제조 방법
KR20020055105A (ko) 강유전체 메모리 소자의 제조 방법
KR20020009169A (ko) 다수 셀의 캐패시터가 수직으로 적층된 반도체 메모리 소자
KR100846368B1 (ko) 메모리 소자 및 그 제조 방법
KR20040008627A (ko) 강유전체 메모리소자 및 그의 제조 방법
KR20010004303A (ko) 강유전체 메모리 소자 제조 방법
KR20040001869A (ko) 강유전체 메모리 소자의 제조 방법
KR20030057643A (ko) 강유전체 캐패시터의 제조방법
KR20030057595A (ko) 강유전체 메모리 소자의 제조 방법
KR20050067506A (ko) 반도체 소자의 강유전체 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee