KR20040008627A - 강유전체 메모리소자 및 그의 제조 방법 - Google Patents

강유전체 메모리소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 활성영역과 강유전체 캐패시터간의 단차 및 평탄화 문제를 해결하면서 집적도를 향상시키도록 한 강유전체 메모리 소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 메모리 소자는 제1 웨이퍼내에 구비된 중층 트렌치구조의 필드영역, 상기 필드영역내에 형성된 강유전체 캐패시터, 상기 강유전체 캐패시터를 덮는 상기 제1 웨이퍼상의 평탄화 절연막, 상기 평탄화 절연막이 형성된 제1 웨이퍼상에 접합되는 제2 웨이퍼, 상기 제2 웨이퍼에 구비된 활성영역, 상기 활성영역에 형성된 트랜지스터, 및 상기 트랜지스터와 상기 강유전체 캐패시터를 국부적으로 연결하는 금속배선을 포함한다.

Description

강유전체 메모리소자 및 그의 제조 방법{Ferroelectric Random Access Memory and method for fabricating the same}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.
도 1은 종래기술에 따른 강유전체 메모리소자의 제조 방법을 개략적으로 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체기판(11)의 활성영역과 필드산화막(12)상에 각각 게이트산화막(13)과 워드라인(14)의 적층구조를 형성하고, 워드라인(14) 양측의 반도체기판(11)의 활성영역내에 소스/드레인(15)을 형성하여 트랜지스터를 완성한다.
다음으로, 워드라인(14)을 포함한 전면에 제1 층간절연막(16)을 형성한 후, 제1 층간절연막(16)의 소정 표면상에 하부전극(17), 유전막(18), 상부전극(19)의 순서로 적층된 강유전체 캐패시터를 형성한다. 이때, 강유전체 캐패시터는 필드산화막(12) 상부에 위치한다.
다음으로, 상부전극(19)을 포함한 전면에 제2 층간절연막(20)을 형성한 후, 제2 층간절연막(20)을 식각하여 상부전극(19)을 노출시키는 콘택홀과 소스/드레인(15)을 노출시키는 콘택홀을 각각 형성하거나 또는 동시에 형성한다.
다음으로, 상부전극(19)과 소스/드레인(15)을 연결하는 금속배선[통상적으로 국부배선(local interconnection)이라 칭함](21)을 형성한다.
그러나, 상술한 종래기술은 강유전체 캐패시터를 워드라인 상부에 형성하기 때문에 활성영역과 강유전체 캐패시터간의 단차 및 평탄화 문제로 인해 후속 공정에서 강유전체 캐패시터 형성과 금속배선 공정 진행이 어렵다. 또한, 강유전체 캐패시터의 용량을 유지하면서 집적도를 향상시키는데 있어서도 한계가 있는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 활성영역과 강유전체 캐패시터간의 단차 및 평탄화 문제로 인해 초래되는 강유전체 캐패시터 형성과 금속배선 공정 진행의 어려움을 극복하면서 집적도 향상의 한계를극복하는데 적합한 강유전체 메모리 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 강유전체 메모리 소자의 제조 방법을 개략적으로 도시한 도면,
도 2는 본 발명의 제1 실시예에 따른 강유전체 메모리 소자를 도시한 단면도,
도 3은 본 발명의 제2 실시예에 따른 강유전체 메모리 소자를 도시한 단면도,
도 4는 본 발명의 제3 실시예에 따른 강유전체 메모리 소자를 도시한 단면도,
도 5a 내지 도 5e는 도 2에 도시된 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 제1 웨이퍼 32 : 트렌치
33 : 홀 34 : 하부전극
35 : 강유전체막 36 : 상부전극
37 : 평탄화 절연막 41 : 제2 웨이퍼
41a : 절연층 41b : 실리콘층
41c : 활성영역 43 : 워드라인
44 : 소스/드레인 46 : 비트라인
48 : 국부배선
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리소자는 제1 웨이퍼내에 구비된 중층 트렌치구조의 필드영역, 상기 필드영역내에 형성된 강유전체 캐패시터, 상기 강유전체 캐패시터를 덮는 상기 제1 웨이퍼상의 평탄화 절연막, 상기 평탄화 절연막이 형성된 제1 웨이퍼상에 접합되는 제2 웨이퍼, 상기 제2 웨이퍼에 구비된 활성영역, 상기 활성영역에 형성된 트랜지스터, 및 상기 트랜지스터와 상기 강유전체 캐패시터를 국부적으로 연결하는 금속배선을 포함함을 특징으로 한다.
그리고, 본 발명의 강유전체 메모리 소자의 제조 방법은 제1 웨이퍼를 식각하여 중층 구조의 트렌치를 형성하는 단계, 상기 트렌치의 바닥 및 측벽에 걸치는 하부전극을 형성하는 단계, 상기 트렌치내 상기 하부전극상에 강유전체막을 형성하는 단계, 상기 트렌치내 상기 강유전체막상에 상부전극을 형성하는 단계, 상기 트렌치를 채울때까지 상기 반도체기판상에 절연막을 형성하는 단계, 상기 절연막을 평탄화시키는 단계, 상기 평탄화된 절연막상에 제2 웨이퍼를 접합시키는 단계, 상기 제2 웨이퍼를 선택적으로 식각하여 상기 트렌치 상부를 노출시키는 폭으로 격리된 활성영역을 정의하는 단계, 상기 활성영역에 트랜지스터를 형성하는 단계, 상기 트랜지스터를 포함한 전면에 층간절연막을 형성하는 단계, 및 상기 층간절연막과 상기 평탄화된 절연막을 관통하여 상기 강유전체 캐패시터의 상부전극과 상기 트랜지스터의 소스/드레인을 국부적으로 연결하는 금속배선를 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 강유전체 캐패시터를 도시한 단면도이다.
도 2를 참조하면, 제1 웨이퍼(31)내에 수직 프로파일을 갖는 홀(33)과 트렌치(32)로 이루어진 중층 트렌치 구조의 필드영역이 구비되고, 하층 트렌치인 홀(33)의 바닥 및 측벽과 상층 트렌치인 트렌치(32)의 바닥에 걸쳐서 하부전극(34)이 형성된다.
그리고, 트렌치(32)의 측벽에 접하면서 하부전극(34)상에 강유전체막(35)이 형성되고, 강유전체막(35)상에 상부전극(36)이 형성된다. 여기서, 상부전극(36)은 강유전체막(35) 및 하부전극(34)과 달리 그 폭이 작다. 이는 통상적인 기술과 같이 서로 다른 마스크를 이용하여 식각과정을 수행하기 때문이다.
전술한 바와 같이 하부전극(34), 강유전체막(35) 및 상부전극(36)의 순서로 적층된 강유전체 캐패시터가 중층 트렌치 구조의 필드영역내에 구비된 제1 웨이퍼(31)상에 강유전체 캐패시터를 매립시키는 평탄화 절연막(37)이 형성된다. 여기서, 평탄화 절연막(37)은 SOI 웨이퍼인 제2 웨이퍼(41)와의 접합특성과 강유전체 캐패시터의 열화 방지를 위해 BPSG(Boron Phosphorous Silicon Glass)막을 사용하는 것이 바람직하다.
그리고, 평탄화 절연막(37)상에 SOI 구조의 제2 웨이퍼(41)가 형성된다. 즉, 절연층(41a)과 실리콘층(41b)의 SOI 웨이퍼가 형성되며, 절연층(41a)은 제1 웨이퍼(31)와의 접합특성을 고려해 BPSG막을 이용한다.
그리고, 제2 웨이퍼(41)의 실리콘층(41b)을 식각하여 형성된 활성영역(41c)의 선택된 영역상에 게이트산화막(42)과 워드라인(43)이 형성되고, 워드라인(43) 양측의 활성영역(41c)내에 소스/드레인(44)이 형성되며, 워드라인(43)을 포함한 전면에 제1 층간절연막(45)이 형성된다.
그리고, 제1 층간절연막(45)을 관통하여 일측 소스/드레인(44)에 비트라인(46)이 연결되고, 비트라인(46)을 포함한 제1 층간절연막(45)상에 제2 층간절연막(47)이 형성된다.
그리고, 제2 층간절연막(47)과 제1 층간절연막(45)을 관통하여 타측 소스/드레인(44)을 노출시킨 콘택홀과 제2 층간절연막(47), 제1 층간절연막(45), 제2 웨이퍼(41)의 절연층(41a) 및 평탄화 절연막(37)을 동시에 관통하여 상부전극(36)의 소정 표면을 노출시킨 콘택홀을 통해 캐패시터의 상부전극(36)과 트랜지스터의 소스/드레인(44)을 국부적으로 연결하는 국부배선(48)이 형성된다.
도 3은 본 발명의 제2 실시예에 따른 강유전체 메모리 소자를 도시한 단면도이다.
도 3을 참조하면, 반도체 기판(31)내에 와인글래스(wine-glass)형 홀(33a)과트렌치(32)로 이루어진 중층 구조의 트렌치가 구비되고, 하층 트렌치인 와인글래스형 홀(33a)의 바닥 및 측면과 상층 트렌치인 트렌치(32)의 바닥에 걸쳐서 하부전극(34)이 형성된다.
그리고, 트렌치(32)의 측벽에 접하면서 하부전극(34)상에 강유전체막(35)이 형성되고, 강유전체막(35)상에 상부전극(36)이 형성된다. 여기서, 상부전극(36)은 강유전체막(35) 및 하부전극(34)과 달리 그 폭이 작다. 이는 통상적인 기술과 같이 서로 다른 마스크를 이용하여 식각과정을 수행하기 때문이다.
전술한 바와 같이 하부전극(34), 강유전체막(35) 및 상부전극(36)의 순서로 적층된 강유전체 캐패시터가 중층 트렌치 구조의 필드영역내에 구비된 제1 웨이퍼(31)상에 강유전체 캐패시터를 매립시키는 평탄화 절연막(37)이 형성된다. 여기서, 평탄화 절연막(37)은 SOI 웨이퍼인 제2 웨이퍼(41)와의 접합특성과 강유전체 캐패시터의 열화 방지를 위해 BPSG막을 사용하는 것이 바람직하다.
그리고, 평탄화 절연막(37)상에 SOI 구조의 제2 웨이퍼(41)가 형성된다. 즉, 절연층(41a)과 실리콘층(41b)의 SOI 웨이퍼가 형성되며, 절연층(41a)은 제1 웨이퍼(31)와의 접합특성을 고려해 BPSG막을 이용한다.
그리고, 제2 웨이퍼(41)의 실리콘층(41b)을 식각하여 형성된 활성영역(41c)의 선택된 영역상에 게이트산화막(42)과 워드라인(43)이 형성되고, 워드라인(43) 양측의 활성영역(41c)내에 소스/드레인(44)이 형성되며, 워드라인(43)을 포함한 전면에 제1 층간절연막(45)이 형성된다.
그리고, 제1 층간절연막(45)을 관통하여 일측 소스/드레인(44)에비트라인(46)이 연결되고, 비트라인(46)을 포함한 제1 층간절연막(45)상에 제2 층간절연막(47)이 형성된다.
그리고, 제2 층간절연막(47)과 제1 층간절연막(45)을 관통하여 타측 소스/드레인(44)을 노출시킨 콘택홀과 제2 층간절연막(47), 제1 층간절연막(45), 제2 웨이퍼(41)의 절연층(41a) 및 평탄화 절연막(37)을 동시에 관통하여 상부전극(36)의 소정 표면을 노출시킨 콘택홀을 통해 캐패시터의 상부전극(36)과 트랜지스터의 소스/드레인(44)을 국부적으로 연결하는 국부배선(48)이 형성된다.
도 4는 본 발명의 제3 실시예에 따른 강유전체 캐패시터를 도시한 단면도이다.
도 4를 참조하면, 반도체 기판(31)내에 경사면을 갖는 홀(33b)과 트렌치(32)로 이루어진 중층 구조의 트렌치가 구비되고, 하층 트렌치인 홀(33b)의 바닥 및 경사면과 상층 트렌치인 트렌치(32)의 바닥에 걸쳐서 하부전극(34)이 형성된다.
그리고, 트렌치(32)의 측벽에 접하면서 하부전극(34)상에 강유전체막(35)이 형성되고, 강유전체막(35)상에 상부전극(36)이 형성된다. 여기서, 상부전극(36)은 강유전체막(35) 및 하부전극(34)과 달리 그 폭이 작다. 이는 통상적인 기술과 같이 서로 다른 마스크를 이용하여 식각과정을 수행하기 때문이다.
전술한 바와 같이 하부전극(34), 강유전체막(35) 및 상부전극(36)의 순서로 적층된 강유전체 캐패시터가 중층 트렌치 구조의 필드영역내에 구비된 제1 웨이퍼(31)상에 강유전체 캐패시터를 매립시키는 평탄화 절연막(37)이 형성된다. 여기서, 평탄화 절연막(37)은 SOI 웨이퍼인 제2 웨이퍼(41)와의 접합특성과 강유전체 캐패시터의 열화 방지를 위해 BPSG막을 사용하는 것이 바람직하다.
그리고, 평탄화 절연막(37)상에 SOI 구조의 제2 웨이퍼(41)가 형성된다. 즉, 절연층(41a)과 실리콘층(41b)의 SOI 웨이퍼가 형성되며, 절연층(41a)은 제1 웨이퍼(31)와의 접합특성을 고려해 BPSG막을 이용한다.
그리고, 제2 웨이퍼(41)의 실리콘층(41b)을 식각하여 형성된 활성영역(41c)의 선택된 영역상에 게이트산화막(42)과 워드라인(43)이 형성되고, 워드라인(43) 양측의 활성영역(41c)내에 소스/드레인(44)이 형성되며, 워드라인(43)을 포함한 전면에 제1 층간절연막(45)이 형성된다.
그리고, 제1 층간절연막(45)을 관통하여 일측 소스/드레인(44)에 비트라인(46)이 연결되고, 비트라인(46)을 포함한 제1 층간절연막(45)상에 제2 층간절연막(47)이 형성된다.
그리고, 제2 층간절연막(47)과 제1 층간절연막(45)을 관통하여 타측 소스/드레인(44)을 노출시킨 콘택홀과 제2 층간절연막(47), 제1 층간절연막(45), 제2 웨이퍼(41)의 절연층(41a) 및 평탄화 절연막(37)을 동시에 관통하여 상부전극(36)의 소정 표면을 노출시킨 콘택홀을 통해 캐패시터의 상부전극(36)과 트랜지스터의 소스/드레인(44)을 국부적으로 연결하는 국부배선(48)이 형성된다.
상술한 제2 실시예 및 제3 실시예에서는 강유전체 캐패시터가 형성되는 중층 트렌치 구조의 하층 트렌치인 홀의 형태가 와인글래스형이거나 경사면을 갖는데, 이는 제1 실시예의 수직 프로파일을 갖는 홀로 인해 구현되는 계단식 구조의 트렌치에서 비롯되는 후속 막의 계단 도포성(step coverage) 불량과 응력 집중 현상을방지하기 위함이다.
전술한 실시예들에 의하면, 하부 제1 웨이퍼(31)를 식각하여 형성된 중층 구조의 트렌치내에 강유전체 캐패시터를 형성하므로써 유효면적을 증대시키고, 제1 웨이퍼와 트랜지스터가 형성된 SOI구조의 제2 웨이퍼를 접합시므로써 활성영역과 강유전체 캐패시터간 단차가 감소된다.
도 5a 내지 도 5e는 도 2에 도시된 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 제1 웨이퍼(31)를 식각하여 트렌치(32)를 형성한 후, 트렌치(32)의 바닥을 추가로 식각하여 홀(33)을 형성한다. 이때, 트렌치(32)와 홀(33)은 필드영역을 이루며, 트렌치(32)와 홀(33)이 형성되는 제1 웨이퍼(31)로는 실리콘막(Si)과 실리콘산화막(SiO2)의 적층막(SiO2/Si), 산화마그네슘막(MgO)과 같은 강유전체막의 증착에 유리한 물질을 이용한다.
상술한 바와 같이, 상층 트렌치인 트렌치(32) 형성후 추가로 하층 트렌치인 홀(33)을 형성하여 중층 트렌치 구조를 형성하므로써 유효면적을 증대시킨다.
도 5b에 도시된 바와 같이, 홀(33)을 포함한 트렌치(32)내에 하부전극(34)을 형성한 후, 하부전극(34)상에 강유전체막(35)을 형성한다.
다음으로, 강유전체막(35)상에 상부전극(36)을 형성한다. 이때, 상부전극(36)은 강유전체막(35)보다 폭이 작다.
상술한 바에 따르면, 하부전극(34), 강유전체막(35), 상부전극(36)으로 이루어지는 강유전체 캐패시터가 중층 트렌치 구조내에 형성되어 평판구조의 강유전체 캐패시터에 비해 유효면적이 증가하여 고집적화에 유리하다.
강유전체 캐패시터의 형성 과정을 살펴보면, 먼저 하부전극(34)용 도전막을 증착한 후 패터닝하여 하부전극(34)을 형성하고, 강유전체막(35)을 증착 및 패터닝하고, 마지막으로 상부전극용 도전막을 증착한 후 패터닝하여 상부전극(36)을 형성한다. 결과적으로, 각각의 패터닝 과정을 별도로 진행하며, 하부전극(34)과 강유전체막(35)을 패터닝하기 위한 마스크를 동일하지만 상부전극(36)을 패터닝하기 위한 마스크를 다르다.
도 5c에 도시된 바와 같이, 트렌치(32)를 완전히 채울때까지 상부전극(36)을 포함한 반도체기판(31)의 전면에 절연막(37)을 증착한 후, 화학적기계적연마를 수행하여 절연막(37)을 평탄화시킨다.
이하, 절연막(37)을 '평탄화 절연막(37)'이라 약칭하며, 평탄화절연막(37)으로는 실리콘산화막(SiO2) 계열을 사용하는 것이 후속 공정 진행에 유리하다. 특히, 후속 SOI 웨이퍼인 제2 웨이퍼와의 접합특성과 강유전체 캐패시터의 열화 방지를 위해 BPSG(Boron Phosphorous Silicon Glass)막을 사용하는 것이 바람직하다.
다음으로, 평탄화 절연막(37)이 형성된 제1 웨이퍼(31)상에 제2 웨이퍼(41)를 접합하는데, 제2 웨이퍼(41)는 실리콘산화막(SiO2) 계열의 절연층(41a)과 실리콘층(Si)(41b)의 적층구조로 이루어지는 SOI(Silicon On Insulator) 웨이퍼이다.
이때, 제2 웨이퍼(41)에서 실리콘산화막 계열의 절연층(41a)으로는 제1 웨이퍼(31)와 접합 특성을 고려해 BPSG막을 사용하는 것이 바람직하며, 제1 웨이퍼(31)와 제2 웨이퍼(41)를 접합시킬 때의 온도는 강유전체막의 특성 열화 방지와 디개싱(Degassing)을 위해 700℃∼1000℃의 온도범위이다.
결국, 제1 웨이퍼(31)와 제2 웨이퍼(41)를 접합시키므로써 통상적인 SOI 웨이퍼와 유사한 형태의 웨이퍼가 형성된다.
도 5d에 도시된 바와 같이, 제2 웨이퍼(41)의 최상층인 실리콘층(41b)을 선택적으로 식각하여 활성영역(41c)을 정의한다. 이때, 실리콘층(41b)을 식각하여 활성영역(41c)을 정의할 때, 강유전체 캐패시터가 형성된 필드영역의 상부가 소정 부분 노출된다.
도 5e에 도시된 바와 같이, 활성영역(41c)상에 트랜지스터를 형성한다. 즉, 활성영역(41c)의 선택된 영역에 게이트산화막(42)과 워드라인(43)을 형성한 후, 워드라인(43) 양측의 활성영역(41c)에 불순물을 이온주입하여 소스/드레인(44)을 형성한다.
다음으로, 워드라인(43)을 포함한 전면에 제1 층간절연막(45)을 증착 및 평탄화하고, 평탄화된 제1 층간절연막(45)을 식각하여 일측 소스/드레인(44)을 노출시키는 비트라인 콘택홀을 형성한 후, 비트라인콘택홀을 통해 일측 소스/드레인(44)에 연결되는 비트라인(46)을 형성한다.
다음에, 비트라인(46)을 포함한 전면에 제2 층간절연막(47)을 증착 및 평탄화한 후, 캐패시터와 트랜지스터를 연결하기 위한 국부배선 과정을 수행한다. 예컨대, 먼저 제2 층간절연막(47)상에 소스/드레인(44)에 연결될 콘택과 캐패시터의 상부전극에 연결될 콘택을 동시에 정의하는 콘택마스크(도시 생략)를 형성한다.
다음에, 콘택마스크로 제2 층간절연막(47)과 제1 층간절연막(45)을 식각하여 타측 소스/드레인(44)의 소정 표면을 노출시키는 하나의 국부배선용 콘택홀을 형성함과 동시에 제2 층간절연막(47)과 제1 층간절연막(45), 제2 웨이퍼(41)의 절연층(41a), 평탄화 절연막(37)을 순차적으로 식각하여 상부전극(36)의 소정 표면을 노출시키는 다른 국부배선용 콘택홀을 형성한다. 한편, 국부배선용 콘택홀은 두번의 마스크과정을 통해 각각 형성할 수도 있다.
상술한 국부배선용 콘택홀에 알루미늄막과 같은 금속막을 증착한 후, 패터닝하여 캐패시터의 상부전극(36)과 트랜지스터의 소스/드레인(44)을 국부적으로 연결하는 국부배선(48)을 형성한다.
한편, 도 3 및 도 4에 도시된 실시예에서는 강유전체 캐패시터가 형성되는 중층 트렌치 구조의 하층 트렌치인 홀의 형태가 와인글래스형이거나 경사면을 갖는데, 상층 트렌치(32)의 바닥을 습식식각과 건식식각을 순차로 진행하여 와인글래스형 홀(33a)을 형성하므로써 도 3의 강유전체 메모리 소자가 구현되고, 상층 트렌치(32)의 바닥을 건식식각하여 경사면을 갖는 홀(33b)을 형성하므로써 도 4의 강유전체 메모리 소자가 구현된다.
전술한 실시예들에 의하면, 반도체기판을 식각하여 형성된 중층 구조의 트렌치내에 강유전체 캐패시터를 형성하고, 이 반도체기판상에 통상적인 SOI 기판을 형성한 후 SOI 기판에 트랜지스터를 형성하므로써, 통상적인 SOI 기판의 장점을 구현함과 동시에 활성영역과 캐패시터간 단차를 현저하게 감소시킨다. 따라서, 후속 콘택식각 과정, 국부배선 과정이 용이하다.
그리고, 강유전체 캐패시터를 중층 트렌치내에 형성하므로써 3차원 캐패시터 구현이 가능하고, 아울러 트렌치내에 형성함에 따라 유효면적을 증가시켜 고집적화에 유리하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 트랜지스터를 형성하기 전에 캐패시터를 형성하므로 트랜지스터에 대한 영향을 고려하지 않고 용이하게 캐패시터를 형성할 수 있는 효과가 있다.
또한, 트렌치 구조를 이용한 3차원 캐패시터의 구현이 가능하므로 현재의 공정기술로도 용이하게 집적도를 향상시킬 수 있는 효과가 있다.
그리고, 활성영역과 캐패시터간 상하 단차가 현저히 감소하므로 후속 공정을 용이하게 진행할 수 있는 효과가 있다.

Claims (17)

  1. 제1 웨이퍼내에 구비된 중층 트렌치구조의 필드영역;
    상기 필드영역내에 형성된 강유전체 캐패시터;
    상기 강유전체 캐패시터를 덮는 상기 제1 웨이퍼상의 평탄화 절연막;
    상기 평탄화 절연막이 형성된 제1 웨이퍼상에 접합되는 제2 웨이퍼;
    상기 제2 웨이퍼에 구비된 활성영역;
    상기 활성영역에 형성된 트랜지스터; 및
    상기 트랜지스터와 상기 강유전체 캐패시터를 국부적으로 연결하는 금속배선
    을 포함함을 특징으로 하는 강유전체 메모리 소자.
  2. 제1항에 있어서,
    상기 강유전체 캐패시터는,
    상기 제1 웨이퍼내에 구비된 중층 구조의 트렌치;
    상기 트렌치의 하층의 바닥 및 측벽과 상기 트렌치의 상층의 바닥에 걸쳐서 형성된 하부전극;
    상기 트렌치의 상층의 측벽에 접하면서 상기 하부전극상에 형성된 강유전체막; 및
    상기 강유전체막상에 형성된 상부전극
    을 포함함을 특징으로 하는 강유전체 메모리 소자.
  3. 제2항에 있어서,
    상기 중층 구조의 트렌치는,
    상층 트렌치와 상기 상층 트렌치보다 깊되 그 폭이 작은 하층 트렌치로 이루어짐을 특징으로 하는 강유전체 메모리 소자.
  4. 제3항에 있어서,
    상기 하층 트렌치는 수직프로파일을 갖는 홀, 와인글래스형 홀 또는 경사면을 갖는 홀중에서 선택된 하나인 것을 특징으로 하는 강유전체 메모리 소자.
  5. 제1항에 있어서,
    상기 제2 웨이퍼는,
    절연층과 실리콘층으로 이루어진 SOI 웨이퍼인 것을 특징으로 하는 강유전체 메모리 소자.
  6. 제5항에 있어서,
    상기 절연층은 BPSG막인 것을 특징으로 하는 강유전체 메모리 소자.
  7. 제1항에 있어서,
    상기 활성영역은 이웃한 활성영역과 격리되도록 상기 제2 웨이퍼를 식각처리한 것을 특징으로 하는 강유전체 메모리 소자.
  8. 제1항에 있어서,
    상기 트랜지스터가 형성된 상기 제2 웨이퍼를 덮는 층간절연막을 더 포함하되, 상기 국부배선은 상기 층간절연막을 관통하여 상기 트랜지스터의 일측을 노출시킨 콘택홀과 상기 층간절연막, 상기 제2 웨이퍼, 상기 평탄화 절연막을 동시에 관통하여 상기 강유전체 캐패시터의 하나의 전극을 노출시킨 콘택홀을 연결하는 국부배선
    를 포함함을 특징으로 하는 강유전체 메모리 소자.
  9. 제1항에 있어서,
    상기 제1 웨이퍼는 실리콘산화막/실리콘막의 적층막 또는 산화마그네슘막인것을 특징으로 하는 강유전체 메모리 소자.
  10. 제1항에 있어서,
    상기 평탄화절연막은 BPSG막인 것을 특징으로 하는 강유전체 메모리 소자.
  11. 제1 웨이퍼를 식각하여 중층 구조의 트렌치를 형성하는 단계;
    상기 트렌치의 바닥 및 측벽에 걸치는 하부전극을 형성하는 단계;
    상기 트렌치내 상기 하부전극상에 강유전체막을 형성하는 단계;
    상기 트렌치내 상기 강유전체막상에 상부전극을 형성하는 단계;
    상기 트렌치를 채울때까지 상기 반도체기판상에 절연막을 형성하는 단계;
    상기 절연막을 평탄화시키는 단계;
    상기 평탄화된 절연막상에 제2 웨이퍼를 접합시키는 단계;
    상기 제2 웨이퍼를 선택적으로 식각하여 상기 트렌치 상부를 노출시키는 폭으로 격리된 활성영역을 정의하는 단계;
    상기 활성영역에 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 포함한 전면에 층간절연막을 형성하는 단계; 및
    상기 층간절연막과 상기 평탄화된 절연막을 관통하여 상기 강유전체 캐패시터의 상부전극과 상기 트랜지스터의 소스/드레인을 국부적으로 연결하는 금속배선를 형성하는 단계
    를 포함함을 특징으로 하는 강유전체 메모리소자의 제조 방법.
  12. 제11항에 있어서,
    상기 중층 구조의 트렌치를 형성하는 단계는,
    상기 제1 웨이퍼를 일부분 식각하여 상층 트렌치를 형성하는 단계; 및
    상기 상층 트렌치보다 작은 폭으로 상기 상층 트렌치의 바닥을 더 식각하여 하층 트렌치를 형성하는 단계
    를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 하층 트렌치를 형성하는 단계는,
    상기 상층 트렌치의 바닥을 수직프로파일을 갖도록 식각하여 홀 형태로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 하층 트렌치를 형성하는 단계는,
    상기 상층 트렌치의 바닥을 습식식각과 건식식각을 순차로 진행하여 와인글래스형 홀을 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  15. 제12항에 있어서,
    상기 하층 트렌치를 형성하는 단계는,
    상기 상층 트렌치의 바닥을 건식식각하여 경사면을 갖는 홀을 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  16. 제11항에 있어서,
    상기 제2 웨이퍼는 절연층과 실리콘층의 적층막이되, 상기 절연층은 BPSG막인 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  17. 제11항에 있어서,
    상기 절연막은 BPSG막인 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
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