KR100761378B1 - 강유전체 메모리 장치 및 그 제조 방법 - Google Patents

강유전체 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 접촉면적 증대를 위해 바텀전극 분리막을 과도하게 리세스할 때 발생하는 바텀전극의 하부 영역 노출을 방지할 수 있는 강유전체 메모리 장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 메모리 장치의 제조 방법은 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 상기 반도체 기판의 일부와 연결되는 스토리지노드콘택플러그를 형성하는 단계, 상기 층간절연막 상에 상기 스토리지노드콘택플러그와 연결되는 바텀 전극(이리듐, 산화이리듐 및 백금의 순서로 적층)을 형성하는 단계, 상기 바텀 전극의 양측벽에 접하는 보호막스페이서(백금)를 형성하는 단계, 상기 보호막스페이서 외측에서 상기 바텀 전극을 에워싸는 리세스 구조의 바텀전극 분리막을 형성하는 단계, 상기 바텀전극 분리막을 포함한 전면에 강유전체 박막을 형성하는 단계, 및 상기 강유전체 박막 상에 탑전극을 형성하는 단계를 포함한다.
FeRAM, 캐패시터, 바텀전극, MTP, 보호막스페이서, 리세스, 바텀전극분리막

Description

강유전체 메모리 장치 및 그 제조 방법{FERROELECTRIC RANDOM ACCESS MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1d는 종래기술에 따른 MTP 구조의 강유전체 메모리 장치를 도시한 도면,
도 2는 종래기술에 따른 바텀전극 분리막을 과도하게 리세스시킨 경우의 문제점을 나타낸 도면,
도 3은 본 발명의 실시예에 따른 강유전체 메모리 장치의 구조 단면도,
도 4a 내지 도 4e는 본 발명의 실시예에 따른 강유전체 메모리 장치의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 게이트산화막 34 : 워드라인
36a, 36b : 소스/드레인영역 37 : 제1층간절연막
38 : 비트라인콘택플러그 39 : 비트라인
40 : 제2층간절연막 41 : 스토리지노드콘택플러그
42 : 이리듐 43 : 산화이리듐
44 : 백금 45 : 바텀전극 분리막
101 : 바텀전극 201 : 강유전체 박막
301 : 탑전극
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 강유전체 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치에서 강유전체(Ferroelectric) 박막을 이용한 강유전체 캐패시터를 사용함으로써 DRAM(Dynamic Random Access Memory)에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 장치(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함)는 비휘발성 메모리 장치(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억 장치로 주목받고 있다.
위와 같은 강유전체 메모리 장치에서 우수한 특성의 메모리장치를 구현하기 위해 높은 정전용량이 필요하고, 동일 물질의 강유전체 박막을 사용할 경우 전극면 적을 크게 하면 정전용량이 증가한다.
일반적으로 강유전체 메모리 장치는 스핀온 증착법을 이용한 플라나 구조의 캐패시터를 적용하고 있다. 즉, 바텀 전극(Bottom electrode), 강유전체 박막 및 탑 전극(Top electrode)의 순서로 적층된 스택(Stack) 구조의 캐패시터를 적용한다. 이러한 플라나 구조로 16M급의 고밀도 강유전체 메모리 장치를 제조하려면 캐패시터의 크기는 1㎛2 이하가 필요하며, 캐패시터간의 간격도 서브미크론(Sub-micron) 단위가 필요하다.
그러나, 스택 캐패시터의 강유전체 박막의 두께가 4000Å 정도이고, 전극 물질로 식각이 불리한 노블메탈(Noble metal)을 사용함에 따라 바텀전극, 강유전체 박막 및 탑전극을 한번에 패터닝할 때 수직프로파일(Vertical)을 구현하기가 어렵다. 이로써, 원하는 간격을 갖는 캐패시터의 영역을 확보하기 어렵다.
따라서, 패터닝 공정에 대한 부담을 줄이기 위해 바텀 전극을 먼저 식각한 후 바텀전극간 분리 공정을 진행하고, 그 위에 강유전체 박막과 탑 전극을 형성하여 탑전극을 플레이트라인(Plate line)으로 활용하는 MTP(Merged Top electrode- Plateline) 구조가 제안되었다.
도 1a 내지 도 1d는 종래기술에 따른 MTP 구조의 강유전체 메모리 장치의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 활성영역을 정의하는 소자분리막(12)을 형성한 후, 반도체기판(11) 상에 게이트산화막(13)과 워드라인(14)의 적 층구조물을 형성한다. 그리고 나서, 워드라인(14)의 양측벽에 접하는 워드라인스페이서(15)를 형성한다.
이어서, 워드라인(14) 양측의 반도체기판(11)에 소스/드레인영역(16a, 16b)을 형성한 후, 워드라인(14)과 소스/드레인영역(16a, 16b)을 포함하는 트랜지스터상부에 제1층간절연막(17)을 형성한다.
다음으로, 제1층간절연막(17)을 관통하여 일측 소스/드레인영역(16a)에 콘택되는 비트라인콘택플러그(18)를 형성하고, 이 비트라인콘택플러그(18)에 연결되는 비트라인(19)을 형성한다.
다음으로, 비트라인(19)을 포함한 전면에 제2층간절연막(20)을 형성한 후, 제2층간절연막(20)과 제1층간절연막(17)을 동시에 관통하여 타측 소스/드레인영역(16b)에 연결되는 스토리지노드콘택플러그(21)를 형성한다.
다음으로, 스토리지노드콘택플러그(21) 상부에 바텀전극용 도전막을 형성한다. 이때, 바텀전극용 도전막은 Ir(22), IrO2(23) 및 Pt(24)의 순서로 적층한다.
이어서, Pt(24), IrO2(23) 및 Ir(22)을 순차적으로 식각하여 스토리지노드콘택플러그(21)에 연결되는 바텀전극(100)을 형성한다.
도 1b에 도시된 바와 같이, 바텀전극(100)을 포함한 전면에 제3층간절연막(25)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 진행하여 바텀전극(100) 상부에서 일정 두께로 남을 때까지 제3층간절연막(25)을 평탄화시킨다.
도 1c에 도시된 바와 같이, 바텀전극(100)의 표면이 드러날때까지 잔류하고 있는 제3층간절연막(25)을 에치백한다. 즉, 제3층간절연막(25)을 리세스(recess)시켜 이웃한 바텀전극간을 분리시키는 바텀전극 분리막(25a)을 형성한다.
이상의 CMP 공정 및 에치백 공정을 바텀전극 분리(Bottom electrode isolation) 공정이라고 한다.
도 1d에 도시된 바와 같이, 표면이 드러난 바텀전극(100)을 포함한 바텀전극 분리막(25a) 상에 강유전체 박막(200)을 증착하고 결정화를 위한 어닐 공정을 진행한 후, 강유전체 박막(200) 상에 탑전극(300)을 형성한다.
위와 같은 종래기술에서는 바텀전극 분리 공정시 CMP와 에치백 공정을 병행하므로써 CMP 공정을 단독으로 진행할 경우에 발생하는 스크래치(Scratch), 패턴밀집정도에 다른 불균일성을 방지하고 있다.
이러한 바텀전극 분리 공정시에 바텀전극과 강유전체막간 접촉 면적을 증가시켜 정전용량을 높이기 위해 바텀전극 분리막(25a)의 리세스를 크게 한다.
그러나, 바텀전극 분리막(25a)을 과도하게 리세스시키는 경우에는 여러가지 문제점을 유발한다.
도 2는 종래기술에 따른 바텀전극 분리막(25a)을 과도하게 리세스시킨 경우의 문제점을 나타낸 도면이다.
도 2를 참조하면, 바텀전극 분리막(25a)을 과도하게 리세스시키는 경우, 바텀전극(100)으로 사용된 IrO2/Ir(23/22)의 측면이 드러나게 되고, 이는 후속 강유전체 박막(200)의 증착 및 어닐 과정에서 Ir(22)가 추가로 산화되어 강유전체 박막 (200)의 내부에 국부적으로 전도성 영역(200a)을 유발시키는 문제가 있다.
이러한 전도성 영역(200a)은 전기적 숏트를 유발시키며, 특히 전도성 영역(200a)은 강유전체 박막(200)과 바텀전극(100) 사이에 메탈성 계면을 형성시켜 강유전체 박막(200)의 일함수를 크게 낮추게 되고, 이는 누설전류 증가를 초래하여 강유전체 박막(200)의 분극특성을 열화시킨다. 결국, 강유전체 메모리 장치의 신뢰성을 감소시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 접촉면적 증대를 위해 바텀전극 분리막을 과도하게 리세스할 때 발생하는 바텀전극의 하부 영역 노출을 방지할 수 있는 강유전체 메모리 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 장치는 반도체 기판, 상기 반도체 기판 상부의 층간절연막, 상기 층간절연막 상의 바텀 전극, 상기 바텀 전극의 양측벽에 형성된 보호막스페이서, 상기 보호막스페이서 외측에서 상기 바텀 전극을 에워싸는 리세스 구조의 바텀전극 분리막, 상기 바텀 전극, 보호막스페이서 및 상기 바텀 전극 분리막을 모두 덮는 강유전체 박막, 및 상기 강유전체 박막 상의 탑전극을 포함하는 것을 특징으로 하며, 상기 보호막스페이서는 내산화 특성이 강한 금속막인 것을 특징으로 하고, 상기 보호막스페이서는 백금인 것을 특징으로 한다.
그리고, 본 발명의 강유전체 메모리 장치의 제조 방법은 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 상기 반도체 기판의 일부와 연결되는 스토리지노드콘택플러그를 형성하는 단계, 상기 층간절연막 상에 상기 스토리지노드콘택플러그와 연결되는 바텀 전극을 형성하는 단계, 상기 바텀 전극의 양측벽에 접하는 보호막스페이서를 형성하는 단계, 상기 보호막스페이서 외측에서 상기 바텀 전극을 에워싸는 리세스 구조의 바텀전극 분리막을 형성하는 단계, 상기 바텀전극 분리막을 포함한 전면에 강유전체 박막을 형성하는 단계, 및 상기 강유전체 박막 상에 탑전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 보호막스페이서를 형성하는 단계는 상기 바텀전극을 포함한 전면에 보호막을 증착하는 단계, 및 상기 보호막을 에치백하여 상기 바텀전극의 양측벽에 접하는 상기 보호막스페이서를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 보호막스페이서는 백금으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 강유전체 메모리 장치의 구조 단면도이다.
도 3에 도시된 바와 같이, 반도체 기판(31)의 소정영역에 소자분리막(32)이 형성되고, 반도체 기판(31) 상에 게이트산화막(33)과 워드라인(34)의 적층구조물이 형성되며, 적층 구조물의 양측벽에 워드라인스페이서(35)가 형성된다.
그리고, 워드라인(34) 외측의 반도체 기판(31) 내에 소스/드레인영역(36a, 36b)이 형성되고, 반도체 기판(31) 상부에 제1층간절연막(37)이 형성되어 있으며, 제1층간절연막(37)을 관통하여 일측 소스/드레인영역(36a)에 연결되는 비트라인콘택플러그(38)가 형성되고, 비트라인콘택플러그(38) 상에 비트라인(39)이 형성된다.
그리고, 비트라인(39)을 포함한 전면에 제2층간절연막(40)이 형성되고, 제2층간절연막(40)과 제1층간절연막(37)을 관통하여 타측 소스/드레인영역(36b)에 연결되는 스토리지노드콘택플러그(41)가 형성된다.
그리고, 스토리지노드콘택플러그(41) 상에 바텀전극(101)이 형성되고, 바텀전극(101)의 양측벽에 보호막스페이서(102a)가 형성되며, 보호막스페이서(102a) 외측의 제2층간절연막(40) 상에는 바텀전극간 분리를 위한 바텀전극 분리막(45)이 형성되어 있다.
그리고, 바텀전극 분리막(45)을 포함한 바텀전극(101) 상에 강유전체 박막(201)이 형성되고, 강유전체 박막(201) 상에 탑전극(301)이 형성되어 있다.
도 3에 도시된 바에 따르면, 바텀전극(101)은 이리듐(42), 산화이리듐(43) 및 백금(44)의 순서로 적층된 구조이며, 보호막스페이서(102a)는 적층구조의 바텀전극(101)의 양측벽을 에워싸고 있는 구조로서 백금으로 형성한다.
위와 같이, 바텀전극(101)의 취약포인트가 되는 이리듐(42) 및 산화이리듐(43)을 보호막스페이서로 덮어 주므로써 후속 강유전체 박막(201)의 증착 및 어닐 과정에서 산화되는 것을 방지한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 강유전체 메모리 장치의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(31)에 활성영역을 정의하는 소자분리막(32)을 형성한 후, 반도체기판(31) 상에 게이트산화막(33)과 워드라인(34)의 적층구조물을 형성한다. 그리고 나서, 워드라인(34)의 양측벽에 접하는 워드라인스페이서(35)를 형성한다. 이때, 워드라인스페이서(35)는 실리콘질화막으로 형성할 수 있다.
이어서, 워드라인(34) 양측의 반도체기판(31)에 이온주입을 통해 소스/드레인영역(36a, 36b)을 형성한 후, 워드라인(34)과 소스/드레인영역(36a, 36b)이 형성된 트랜지스터 상부에 제1층간절연막(37)을 형성한다.
다음으로, 제1층간절연막(37)을 관통하여 일측 소스/드레인영역(36a)에 콘택되는 비트라인콘택플러그(38)를 형성하고, 이 비트라인콘택플러그(38)에 연결되는 비트라인(39)을 형성한다. 이때, 비트라인콘택플러그(38)와 비트라인(39)은 텅스텐막으로 형성할 수 있다.
다음으로, 비트라인(39)을 포함한 전면에 제2층간절연막(40)을 형성한 후, 제2층간절연막(40)과 제1층간절연막(37)을 동시에 관통하여 타측 소스/드레인영역(36b)에 연결되는 스토리지노드콘택플러그(41)를 형성한다.
이때, 스토리지노드콘택플러그(41)는 텅스텐플러그와 배리어메탈인 TiN의 순서로 적층된 구조일 수 있으며, 텅스텐플러그를 리세스 구조로 형성한 후 전면에 TiN을 증착하고, CMP 공정을 진행하여 TiN을 평탄화시킨다.
다음으로, 스토리지노드콘택플러그(41) 상부에 바텀전극용 도전막을 형성한다. 이때, 바텀전극용 도전막은 이리듐(Ir, 42), 산화이리듐(IrO2, 43) 및 백금(Pt, 44)의 순서로 적층한다.
이어서, 백금(44), 산화이리듐(43) 및 이리듐(42)을 순차적으로 식각하여 스토리지노드콘택플러그(41)에 연결되는 바텀전극(101)을 형성한다.
도 4b에 도시된 바와 같이, 바텀전극(101)을 포함한 전면에 보호막(102)을 형성한다. 이때, 보호막(102)은 후속 바텀전극 분리 공정시 바텀전극(101)의 하부영역(IrO2/Ir)이 노출되는 것을 방지하기 위한 것으로, 내산화 특성이 우수한 백금(Pt)으로 형성한다.
상기한 보호막(102)으로 사용되는 백금(Pt)은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 또는 PEALD(Plasma Enhanced ALD) 방식을 이용하여 100Å∼10000Å 두께로 형성한다.
도 4c에 도시된 바와 같이, 보호막(102)을 에치백하여 바텀전극(101)의 양측벽에 접하는 보호막스페이서(102a)를 형성한다.
이와 같은 보호막스페이서(102a)는 바텀전극(101)의 산화이리듐과 이리듐의 외부 노출을 방지함과 동시에 바텀전극(101)의 양측벽이 외부에 노출되는 것을 방지한다. 아울러, 보호막스페이서(102a)로 사용된 백금(Pt)은 바텀전극(101)의 백금(44)과 동일한 물질이기 때문에 바텀전극 역할도 수행한다.
도 4d에 도시된 바와 같이, 보호막스페이서(102a)를 포함한 전면에 제3층간절연막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정 및 에치백 공정을 순차적으로 진행하여 이웃하는 바텀전극(101)간을 분리시키는 바텀전극 분리막(45)을 형성한다.
이때, 바텀전극 분리막(45)이 되는 제3층간절연막은 SOG(Spin On Glass), BPSG(Boro Phosphorous Silicate Glass) 또는 HDP(High Density Plasma) 산화막 중에 선택되는 평탄화 특성이 우수한 산화막으로 형성한다. 이러한 산화막을 형성하기 위한 증착 방법으로는 스핀온(Spin-On), PECVD(Plasma Enhanced CVD), MOCVD(Metal organic CVD), ALD가 가능하고, 산화막을 형성하기 위한 반응소스는 O2, N2O, H2O를 이용한다.
위와 같은 CMP 공정 및 에치백 공정에 의해 형성되는 바텀전극 분리막(45)은 이웃하는 바텀전극(101)간 분리를 충분히 수행하면서 바텀전극(101)과 후속 강유전체 박막간의 접촉 면적을 크게 하기 위해 과도하게 리세스한다.
도 4e에 도시된 바와 같이, 표면이 드러난 바텀전극(101)을 포함한 바텀전극 분리막(45) 상에 강유전체 박막(201)을 증착하고 결정화를 위한 어닐 공정을 진행한다.
여기서, 강유전체 박막(201)은 SBT[SrBi2Ta2O9], SBTN[SrBi2(Ta 1-x, Nbx)2O9)], BTO(Bi4Ti3O12), BLT[(Bi1-x, Lax)Ti3O 12] 또는 PZT[(Pb, Zr)TiO3]를 사용하고, 이들 강유전체 박막은 ALD, CVD, PVD, 스핀온 또는 LSMCD(Liquid Source Mixed Chemical Deposition) 방식을 이용하여 증착한다.
위와 같은 강유전체 박막(201)은 증착후 결정화(페로브스카이트 핵 생성 및 성장)를 위해 RTA(Rapid Thermal Anneal) 방법을 진행하는데, RTA의 온도범위는 300℃∼800℃ 범위이되 2단계 RTA를 적용한다. 즉, 1차 RTA는 300℃∼500℃ 범위에서 진행하고, 2차 RTA는 500℃∼800℃ 범위에서 진행한다. 그리고, RTA 적용시 램프업(Ramp up) 속도는 80℃∼250℃의 범위를 갖고, 어닐링 가스는 O2, N2O, N2 , Ar, N3, Kr, Xe 또는 He를 사용한다.
상기한 강유전체 박막(201)의 RTA 적용시 바텀전극(101)의 산화이리듐(43)과 이리듐(42)이 산화될 수 있으나, 본 발명은 바텀전극(101)의 양측벽에 내산화 특성이 우수한 보호막스페이서(102a)를 형성해주므로써 산화이리듐(43)과 이리듐(42)가 산화되는 것을 방지한다.
다음으로, 강유전체 박막(201) 상에 탑전극(301)을 형성한다. 이때, 탑전극(301)은 Pt, Ir, IrO2, Ru, RuO2, W 또는 TiN을 사용한다.
상술한 실시예에 따르면, 본 발명은 바텀전극(101)의 양측벽에 전도성을 갖는 금속막, 즉 백금막으로 된 보호막스페이서(102a)를 형성해주므로써 바텀전극 분리막(45)을 과도하게 리세스시킨다 하더라도 바텀전극(101)의 취약포인트가 노출되는 것을 방지한다. 이처럼, 보호막스페이서(102a)를 형성해주면 바텀전극(101)과 강유전체박막(201)간 접촉면적을 충분히 크게 하여 정전용량 확보가 유리하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 바텀전극/탑전극과 강유전체 박막간 메탈성 계면을 없애주어 누설전류를 감소시키므로써 강유전체 박막의 분극특성을 향상시켜 강유전체 메모리 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 바텀전극과 강유전체 박막간 접촉면적을 크게 하여 정전용량을 충분히 확보할 수 있는 효과가 있다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상부의 층간절연막;
    상기 층간절연막 상의 바텀 전극;
    상기 바텀 전극의 양측벽에 형성된 보호막스페이서;
    상기 보호막스페이서 외측에서 상기 바텀 전극을 에워싸는 리세스 구조의 바텀전극 분리막;
    상기 바텀 전극, 보호막스페이서 및 상기 바텀 전극 분리막을 모두 덮는 강유전체 박막; 및
    상기 강유전체 박막 상의 탑전극
    을 포함하는 강유전체 메모리 장치.
  2. 제1항에 있어서,
    상기 보호막스페이서는, 내산화 특성이 강한 금속막인 것을 특징으로 하는 강유전체 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 보호막스페이서는, 제1백금인 것을 특징으로 하는 강유전체 메모리 장치.
  4. 제3항에 있어서,
    상기 바텀전극은, 이리듐, 산화이리듐 및 제2백금의 순서로 적층된 것을 특징으로 하는 강유전체 메모리 장치.
  5. 반도체기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 상기 반도체 기판의 일부와 연결되는 스토리지노드콘택플러그를 형성하는 단계;
    상기 층간절연막 상에 상기 스토리지노드콘택플러그와 연결되는 바텀 전극을 형성하는 단계;
    상기 바텀 전극의 양측벽에 접하는 보호막스페이서를 형성하는 단계;
    상기 보호막스페이서 외측에서 상기 바텀 전극을 에워싸는 리세스 구조의 바텀전극 분리막을 형성하는 단계;
    상기 바텀전극 분리막을 포함한 전면에 강유전체 박막을 형성하는 단계; 및
    상기 강유전체 박막 상에 탑전극을 형성하는 단계
    를 포함하는 강유전체 메모리 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 보호막스페이서를 형성하는 단계는,
    상기 바텀전극을 포함한 전면에 보호막을 증착하는 단계; 및
    상기 보호막을 에치백하여 상기 바텀전극의 양측벽에 접하는 상기 보호막스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 보호막은, 백금으로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 보호막은, 20Å∼2000Å 두께로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  9. 제5항에 있어서,
    상기 바텀전극 분리막을 형성하는 단계는,
    상기 보호막스페이서를 포함한 전면에 절연막을 형성하는 단계;
    상기 바텀전극의 상부에서 일정 두께로 잔류할 때까지 상기 절연막의 CMP 공정을 진행하는 단계; 및
    상기 바텀전극의 표면이 드러나면서 상기 바텀전극의 표면 아래로 리세스되도록 상기 절연막의 에치백 공정을 진행하는 단계
    를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  10. 제5항 내지 제9항 중 어느 한 항에 있어서,
    상기 바텀전극을 형성하는 단계는,
    이리듐, 산화이리듐 및 백금의 순서로 적층하는 단계; 및
    상기 백금, 산화이리듐 및 이리듐을 순차적으로 식각하는 단계
    를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
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