KR20050009400A - 강유전체 메모리 소자의 제조방법 - Google Patents

강유전체 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 강유전체막 및 상부 전극의 접촉 계면의 누설 전류를 방지할 수 있는 강유전체 메모리 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 도전 플러그를 갖는 제 1 층간 절연막을 형성한다음, 상기 제 1 층간 절연막 상부에 상기 도전 플러그와 콘택되도록 하부 전극을 형성한다. 그리고나서, 상기 하부 전극 상부에 제 1 강유전체막을 형성하고, 상기 제 1 강유전체막 상부에 제 2 강유전체막을 형성한다. 그후, 상기 제 2 강유전체막 상부에 상부 전극을 형성한다. 이때, 제 2 강유전체막은 CVD 또는 ALD 방식으로 형성함이 바람직하다.

Description

강유전체 메모리 소자의 제조방법{Method for manufacturing ferroelectric memory device}
본 발명은 강유전체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 강유전체막과 상부 전극간의 누설 전류를 감소시킬 수 있는 강유전체 메모리소자의 제조방법에 관한 것이다.
반도체 메모리 소자에 있어서, 강유전체(ferroelectric) 박막을 캐패시터의 유전막으로 사용함으로써, DRAM(dynamic random access memory) 소자에서 필요한 리프레쉬 한계를 극복하고, 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어 왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(이하, FeRAM)는 비휘발성 메모리의 일종으로, 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라, 동작 속도도 DRAM에 필적하여, 차세대 기억 소자로 각광받고 있다.
이러한 FeRAM 소자의 유전막으로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT)와 같은 강유전체 박막이 주로 사용되며, 이와같은 강유전체 박막은 상온에서 유전 상수가 수백 내지 수천에 이르며, 두 개의 안정한 잔류 분극 상태를 가지고 있어, 이를 박막화하여 비휘발성 메모리 소자에 응용한다.
도 1은 종래의 FeRAM 소자를 나타낸 단면도이다.
도 1을 참조하면, 반도체 기판(10), 예를 들어, 모스 트랜지스터(도시되지 않음) 및 도전 배선(도시되지 않음)이 형성된 실리콘 기판 결과물 상부에 제 1 층간 절연막(15)을 증착하고, 제 1 층간 절연막(15) 내에 공지의 방법으로 플러그(20)를 형성한다. 그후, 플러그(20)와 콘택되도록 하부 전극(25)을 형성한다. 이때, 플러그(20)와 하부 전극(25) 사이에 산화 방지막(22)이 형성될 수 있다. 이어서, 하부 전극(25) 사이의 공간 제 2 층간 절연막(30)을 매립한다. 하부전극(25) 및 제 2 층간 절연막(30) 상부에 강유전체막(35)을 형성한다. 이때, 강유전체막(35)은 우수한 전기적 특성을 갖도록 거대한 결정립 성장시키는 것이 필수적이며, 이렇게 거대한 결정립을 갖는 강유전체막(35)을 형성하기 위하여 종래에는 스핀 코팅 방식으로 강유전체막(35)을 형성하고 있다. 그후, 강유전체막(35) 상부에 하부 전극(25)과 대응되도록 상부 전극(50)을 형성하여 캐패시터(50)를 형성한다.
그러나, 종래의 FeRAM은 강유전체막(35)이 거대 결정립을 가지므로 인하여, 강유전체막(35) 표면의 계면 특성이 열악해지고, 막내에 다량의 결함(defect) 및 포오사이트(pore site)가 발생된다. 이에 따라, 강유전체막(35) 및 상부 전극(40) 사이에 접촉 특성이 불량해지고, 이미지력(image force)으로 인해 일함수(work function)가 낮아져서 누설 전류가 발생된다.
따라서, 본 발명의 목적은 강유전체막 및 상부 전극의 접촉 계면의 누설 전류를 방지할 수 있는 강유전체 메모리 소자의 제조방법을 제공하는 것이다.
도 1은 일반적인 강유전체 메모리 소자를 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 105,125,145: 층간 절연막
110 : 플러그 113 : 산화 방지막
120 : 하부 전극 130 : 강유전체막
135 : 제 2 강유전체막 140 : 상부 전극
상기한 본 발명의 목적을 달성하기 위하여 본 발명은, 먼저, 반도체 기판상에 도전 플러그를 갖는 제 1 층간 절연막을 형성한다음, 상기 제 1 층간 절연막 상부에 상기 도전 플러그와 콘택되도록 하부 전극을 형성한다. 그리고나서, 상기 하부 전극 상부에 제 1 강유전체막을 형성하고, 상기 제 1 강유전체막 상부에 제 1 강유전체의 표면을 보호하기 위한 제 2 강유전체막을 형성한다. 그후, 상기 제 2 강유전체막에 상부 전극을 형성한다.
상기 하부 전극을 형성하는 단계는, 상기 귀금속막, 귀금속 산화막 및 귀금속막과 귀금속 산화막의 적층막 중 어느 하나로 구성되는 도전층을 증착하는 단계와, 상기 도전층을 상기 도전 플러그와 콘택되도록 식각하는 단계를 포함한다. 이때, 도전층은 Ir막/IrOx막/Pt막의 적층막일 수 있다.
또한, 상기 하부 전극을 형성하는 단계와, 상기 제 1 강유전체막을 형성하는 단계 사이에, 상기 하부 전극 사이의 공간을 층간 절연막으로 매립하는 단계를 더 포함할 수 있다.
상기 제 1 강유전체막은 그 내부에 거대 결정립이 성장되도록 스핀 코팅 방식으로 형성함이 바람직하다. 아울러, 상기 제 1 강유전체막은 SrBi2Ta2O9(SBT), SrBi2(Ta1-x,Nbx)2O9(SBTN), Bi4Ti3O12(BIT), (Bi1-x,Lax)Ti3O12(BLT), 또는 (Pb,Zr)TiO3(PZT)막 중 어느 하나로 형성될 수 있다.
상기 제 1 강유전체막을 형성하는 단계와, 상기 상기 제 2 강유전체막을 형성하는 단계 사이에, 상기 제 1 강유전체막을 RTA하는 공정을 더 포함할 수 있다.
또한, 본 발명에 있어서, 상기 제 2 강유전체막은 CVD 방식 또는 ALD 방식으로 형성하는 것이 바람직하며, 이러한 제 2 강유전체막은 200 내지 700℃의 온도 및 1mT 내지 10Torr의 압력에서 증착하는 것이 바람직하다. 상기 제 2 강유전체막형성시, 반응 가스로서 O2, N2O, H2O 또는 H2O2를 공급하고, NH3, N2또는 N2O 가스를 제한적으로 공급할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하면, 반도체 기판(100)을 준비한다. 이 반도체 기판(100)은 소자 분리막(도시되지 않음), 게이트, 소오스, 드레인으로 구성되는 모스 트랜지스터(도시되지 않음), 콘택 패드(도시되지 않음), 절연막(도시되지 않음) 및 비트 라인(도시되지 않음)이 형성되어 있다. 이러한 반도체 기판(100) 상부에 제 1 층간 절연막(105)을 증착한다. 그후, 반도체 기판(100)의 소정 부분, 예를 들어, 소오스와 전기적으로 콘택되는 콘택 패드(도시되지 않음)가 노출될 수 있도록, 제 1 층간 절연막(105)을 식각하여, 콘택홀(도시되지 않음)을 형성한다. 그후, 콘택홀이 충전되도록 도전층, 예를 들어 텅스텐막을 형성한다음, 도전층을 에치백 또는 화학적 기계적 연마와 같은 평탄화 공정을 진행하여, 콘택홀내에 플러그(110)를 형성한다. 플러그(110)를 형성하기 위한 평탄화 공정시, 도전층을 과도 제거하여 콘택홀 상부 영역을 일부 노출시킴이 바람직하다. 그후, 결과물 상부에 노출된 콘택홀의 상부 영역이 충진되도록 산화 방지막(113), 예를 들어, TiN막 또는 Al2O3막을 1 내지 500Å 정도 증착하고, 이를 평탄화하여, 콘택홀 상부 영역에 산화 방지막(113)을 잔류시킨다. 이때, 산화 방지막(113)은 알려진 바와 같이, 이후 산소를 요하는 공정, 예를 들어, 하부 전극, 강유전체막 등을 형성하는 공정시 제공되는 산소가 상기 플러그(110)쪽으로 이동되어 플러그(110)를 산화시키는 것을 방지하는 역할을 한다.
그후, 제 1 층간 절연막(105) 상부에 하부 전극용 도전층을 증착한다. 하부 전극용 도전층으로는 Pt, Ir 및 Ru과 같은 귀금속막, 귀금속 산화막 및 귀금속막과 귀금속 산화막의 적층막으로 구성될 수 있다. 본 실시예에서는 하부 전극용 도전층으로는 예를 들어, Ir막(112), IrOx막(114) 및 Pt막(116)을 적층막으로 구성될 수 있으며, 상기 Ir막(112)은 500 내지 3000Å 두께로, IrOx막(114)은 50 내지 1000Å 두께로, Pt막(116)은 100 내지 3000Å 두께로 형성할 수 있다. 그후, Pt막(116), IrOx막(114) 및 Ir막(112)을 플러그(110)와 전기적으로 연결되도록 패터닝하여, 하부 전극(120)을 형성한다. 그리고 나서, 하부 전극(120)이 형성된 제 1 층간 절연막(105) 상부에 제 2 층간 절연막(125)을 증착하고, 하부 전극(120) 표면이 노출되도록 제 2 층간 절연막(125)을 화학적 기계적 연마한다.
다음, 도 2b에 도시된 바와 같이, 하부 전극(120) 및 제 2 층간 절연막(125) 표면에 제 1 강유전체막(130)을 형성한다. 제 1 강유전체막(130)은 거대 결정립이 성장되어 우수한 전기적 특성을 가질 수 있도록 스핀 코팅 방식으로 형성된다. 이때 스핀 코팅 방식에 의하여 형성된 제 1 강유전체막(130)은 그 내부에 거대 결정립의 성장으로 인하여 그 표면이 거칠 수 있다. 이러한 제 1 강유전체막(130)은 예를 들어, SrBi2Ta2O9(SBT), SrBi2(Ta1-x,Nbx)2O9(SBTN), Bi4Ti3O12(BIT), (Bi1-x,Lax)Ti3O12(BLT), 또는 (Pb,Zr)TiO3(PZT)막이 이용될 수 있다.
그후, 제 1 강유전체막(130)내에 페로브스카이트 핵 생성이 일어나도록, 강유전체막(130)을 RTA(rapid thermal annealing)를 실시한다. 이때, RTA 공정은 O2, N2O, N2, Ar, Ne, Kr, Xe 또는 He 가스 분위기에서 400 내지 900℃의 온도로 실시될 수 있으며, 상기 온도 상승 속도는 80 내지 250℃/sec가 적당하다. 또한, 상기 RTA 공정은 2번의 열공정으로 진행될 수 있다. 즉, RTA 공정은, 300 내지 500℃의 온도에서 1차적으로 어닐하는 공정 및 500 내지 800℃에서 2차적으로 어닐하는 공정으로 진행될 수 있다.
다음, 도 2c에 도시된 바와 같이, 제 1 강유전체막(130) 상부에 제 1 강유전체의 표면을 보호하기 위하여 제 2 강유전체막(135)을 증착한다. 제 2 강유전체막(135)은 1 내지 200Å 두께의 박막으로 형성될 수 있다. 제 2 강유전체막(135)은 제 1 강유전체막(130)과 이후 형성될 상부 전극간의 접착 특성을 강화시키기 위한 막으로서, 계면 특성이 우수한 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 방식으로 형성할 수 있다. 이러한 제 2 강유전체막(135)은 예를 들어 200 내지 700℃의 온도 범위에서 1mT 내지 10Torr의 조건에서 형성할 수 있다. 또한, 제 2 강유전체막(135) 증착시 결함 밀도를 줄이기 위하여 플라즈마 활성화 에너지를 인가할 수 있으며, 반응 가스로서, O2, N2O, H2O또는 H2O2를 사용할 수 있다. 더욱이, 제 2 강유전체막(135) 증착시, 결함을 줄일 수 있도록 제한적으로 NH3, N2또는 N2O 가스를 공급할 수 있다.
그후, 제 2 강유전체막(135) 상부에 상부 전극용 도전층을 증착한다. 이때, 상부 전극용 도전층은 Pt, Ir, IrOx, Ru, RuOx, TiN 또는 W막이 이용될 수 있다. 이러한 상부 전극용 도전층은 하부 전극(120)과 강유전체막(130,135)을 사이에 두고 대응되도록 패터닝하여, 상부 전극(140)을 형성한다. 그 다음, 상부 전극(140)이 형성된 제 2 강유전체막(135) 상부에 제 3 층간 절연막(145)을 증착하고, 상부 전극(140)의 소정 부분이 노출되도록 소정 부분 식각한다. 그후, 노출된 상부 전극(140)과 콘택되도록 금속 배선(150)을 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 강유전체 메모리 소자에 있어서, 강유전체막(130)과 상부 전극(140) 사이에 계면 특성이 우수한 CVD 또는 ALD 방식으로 형성되는 추가의 강유전체막(135)을 개재한다. 이에따라, 강유전체막(130)은 거대 결정립이 형성되어, 우수한 전기적 특성을 유지할 수 있으며, 추가 강유전체막(135)에 의하여 강유전체막(130)과 상부 전극(140)의 접착 및 계면 특성을 개선할 수 있다.
이에따라, 강유전체막(130)과 상부 전극(140) 사이의 누설 전류를 줄일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (11)

  1. 반도체 기판상에 도전 플러그를 갖는 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 상부에 상기 도전 플러그와 콘택되도록 하부 전극을 형성하는 단계;
    상기 하부 전극 상부에 제 1 강유전체막을 형성하는 단계;
    상기 강유전체막 상부에 제 1 강유전체막의 표면 보호를 위하여 제 2 강유전체막을 형성하는 단계; 및
    상기 제 2 강유전체막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 하부 전극을 형성하는 단계는,
    상기 귀금속막, 귀금속 산화막 및 귀금속막과 귀금속 산화막의 적층막 중 어느 하나로 구성되는 도전층을 증착하는 단계; 및
    상기 도전층을 상기 도전 플러그와 콘택되도록 식각하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 도전층은 Ir막/IrOx막/Pt막의 적층막인 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 하부 전극을 형성하는 단계와, 상기 제 1 강유전체막을 형성하는 단계 사이에, 상기 하부 전극 사이의 공간을 층간 절연막으로 매립하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제 1 강유전체막은 그 내부에 거대 결정립이 성장되도록 스핀 코팅 방식으로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 제 1 강유전체막은 SrBi2Ta2O9(SBT), SrBi2(Ta1-x,Nbx)2O9(SBTN), Bi4Ti3O12(BIT), (Bi1-x,Lax)Ti3O12(BLT), 또는 (Pb,Zr)TiO3(PZT)막 중 어느 하나로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 제 1 강유전체막을 형성하는 단계와, 상기 제 2 강유전체막을 형성하는 단계 사이에, 상기 제 1 강유전체막을 RTA하는 공정을 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 제 2 강유전체막은 CVD 방식 또는 ALD 방식으로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  9. 제 8 항에 있어서, 상기 제 2 강유전체막은 200 내지 700℃의 온도 및 1mT 내지 10Torr의 압력에서 증착하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  10. 제 8 항에 있어서, 상기 제 2 강유전체막 형성시, 반응 가스로서 O2, N2O, H2O 또는 H2O2를 공급하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  11. 제 8 항에 있어서, 상기 제 2 강유전체막 증착시 NH3, N2또는 N2O 가스를 제한적으로 공급하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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US9711716B2 (en) 2015-09-25 2017-07-18 Samsung Electronics Co., Ltd. Magnetic memory device and method for manufacturing the same

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