KR20040001878A - 강유전체 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 후속 강유전체막의 고온 열처리 공정으로 인해 하부전극과 플러그 사이에 삽입된 배리어메탈이 산화되는 것을 방지하는데 적합한 강유전체 메모리 소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 메모리 소자는 트랜지스터가 형성된 반도체기판, 상기 반도체기판 상부의 평탄한 표면을 갖는 층간절연막, 상기 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인에 연결되는 콘택부, 상기 콘택부에 연결되면서 상기 층간절연막상에 형성된 배리어메탈과 하부전극의 제1 적층막, 상기 제1 적층막의 측면을 에워싸는 산소침투방지막, 상기 산소침투방지막을 에워싸면서 상기 하부전극의 표면을 노출시키는 평탄한 표면을 갖는 상기 층간절연막상의 제1 고립절연막, 상기 제1 적층막상에 유전막과 상부전극의 순서로 적층된 제2 적층막, 상기 제2 적층막의 측면을 에워싸는 제2 고립절연막, 및 상기 상부전극상에 형성된 금속배선을 포함하되, 상기 산소침투방지막은 상기 제1 적층막의 측벽에 접하는 스페이서 형태이거나, 상기 제1 적층막의 측벽과 상기 층간절연막의 표면에 동시에 접한다.

Description

강유전체 메모리 소자 및 그 제조 방법{Ferroelectric Ramdom Access Memory and Method for fabricating the same}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrBi2(Ta1-xNbx)2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrOx), 루테늄산화막(RuOx), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.
도 1은 종래기술의 일예에 따른 강유전체 메모리 소자를 도시한 소자 단면도로서, 비트라인과 트랜지스터를 제외한 강유전체 캐패시터를 도시하고 있다.
도 1을 참조하면, 반도체기판(11)에 소자간 격리를 위한 소자분리막(12)이 형성되고, 반도체기판(11)의 활성영역에 트랜지스터의 소스/드레인으로 작용하는불순물접합(13)이 형성되며, 반도체기판(11)상에 층간절연막(14a, 14b)이 형성된다.
그리고, 층간절연막(14a, 14b)을 관통하여 불순물접합(13)에 이르는 콘택홀에 제1 배리어메탈(15)과 텅스텐플러그(16)가 부분 매립되고, 나머지 콘택홀을 제2 베리어메탈(17)로 매립하고 있다.
그리고, 제2 배리어메탈(17)을 노출시키는 접착층(18)이 층간절연막(14b)상에 형성되고, 제2 배리어메탈(17)에 연결되는 하부전극(19), 하부전극(19)상의 유전막(20), 유전막(20)상의 상부전극(21)으로 이루어진 캐패시터가 형성된다.
그러나, 상술한 종래기술의 일예는, 후속 열처리 공정시 접착층과 층간절연막간 계면을 통해 확산하는 산소에 의해 제2 배리어메탈이 산화되는 문제가 있다.
또한, 종래기술의 일예는, 제2 배리어메탈(17)을 콘택홀내에 매립시키기 위해서 텅스텐 에치백 공정을 수행해야 되는데, 텅스텐 에치백 공정은 재현성이 떨어지고, 소자 제조 공정 중에 모니터링할 방법이 없다. 그리고, 텅스텐 에치백 후에는 제2 배리어메탈(17)을 증착하여 리세스된 플러그 영역을 매립시켜야 한다. 이러한 플러그 매립을 위해서는 화학기상증착법(CVD)이 반드시 필요하다. 또한, 화학기상증착법(CVD)으로 제2 배리어메탈을 증착하는 경우 두께를 1000Å이상 증가시키면 크랙 등이 발생하여 증착 두께의 한계를 갖는다. 또한, 화학적기계적연마(CMP) 공정이 추가로 필요하다. 화학적기계적연마(CMP)후에는 후속 하부전극과 층간절연막간 접착력 증대를 위해 접착층을 사용한다. 이러한 접착층은 절연물이기 때문에 플러그 상부를 노출시키기 위해 접착층 오픈 마스크 및 식각 공정이 추가로 필요하는등 공정이 매우 복잡하다.
제2 배리어메탈의 산화를 방지하기 위한 방법으로서, 제2 배리어메탈과 하부전극을 고립시키는 구조가 제안되었다.
도 2는 종래기술에 따른 강유전체 메모리 소자를 도시한 소자 단면도로서, 트랜지스터와 비트라인을 제외한 캐패시터를 도시하고 있다.
도 2를 참조하면, 반도체기판(11)에 소자간 격리를 위한 소자분리막(12)이 형성되고, 반도체기판(11)의 활성영역에 트랜지스터의 소스/드레인으로 작용하는 불순물접합(13)이 형성되며, 반도체기판(11)상에 층간절연막(14a, 14b)이 형성된다.
그리고, 층간절연막(14a, 14b)을 관통하여 불순물접합(13)에 이르는 콘택홀에 제1 배리어메탈(15)과 텅스텐플러그(16)가 완전히 매립되고, 텅스텐플러그(16)에 연결되는 제2 배리어메탈(17)과 하부전극(19)의 적층구조물이 고립절연막(22)에 에워싸여 있다.
그리고, 하부전극(19) 및 고립절연막(22)상에 유전막(20)이 형성되고, 유전막(20)상에 상부전극(21)이 형성된다.
상술한 종래기술의 다른예에서는, 고립절연막(22)으로는 통상 PSG, BPSG, BSG 등의 불순물을 포함하는 실리콘산화물을 이용한다.
그러나, 실리콘산화물은 산소확산 방지 특성이 불량하여 제2 배리어메탈(17)의 측면산화를 억제할 수 없는 문제가 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 후속 강유전체막의 고온 열처리 공정으로 인해 하부전극과 플러그 사이에 삽입된 배리어메탈이 산화되는 것을 방지하는데 적합한 강유전체 메모리 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술의 일예에 따른 강유전체 메모리 소자의 구조 단면도,
도 2는 종래기술의 다른예에 따른 강유전체 메모리 소자의 구조 단면도,
도 3은 본 발명의 제1 실시예에 따른 강유전체 메모리 소자의 구조 단면도,
도 4a 내지 도 4f는 도 3에 도시된 강유전체 메모리 소자의 제조 공정 단면도,
도 5는 본 발명의 제2 실시예에 따른 강유전체 메모리 소자의 구조 단면도,
도 6a 내지 도 6f는 도 5에 도시된 강유전체 메모리 소자의 제조 공정 단면도,
도 7은 도 6f의 평면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 소자분리막
33 : 게이트산화막 34 : 워드라인
35a, 35b : 소스/드레인영역 36 : 제1 층간절연막
37 : 비트라인콘택 38 : 비트라인
39 : 제2 층간절연막 40 : 제1 배리어메탈
41 : 텅스텐플러그 42a : 제2 배리어메탈
43a : 하부전극 45, 45a : 산소침투방지막
46a : 제1 고립절연막 47a : 강유전체막
48a : 상부전극 49a : 제2 고립절연막
50 : 금속배선
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자는 트랜지스터가 형성된 반도체기판, 상기 반도체기판 상부의 평탄한 표면을 갖는 층간절연막, 상기 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인에 연결되는 콘택부, 상기 콘택부에 연결되면서 상기 층간절연막상에 형성된 배리어메탈과 하부전극의 제1 적층막, 상기 제1 적층막의 측면을 에워싸는 산소침투방지막, 상기 산소침투방지막을 에워싸면서 상기 하부전극의 표면을 노출시키는 평탄한 표면을 갖는 상기 층간절연막상의 제1 고립절연막, 상기 제1 적층막상에 유전막과 상부전극의 순서로 적층된 제2 적층막, 상기 제2 적층막의 측면을 에워싸는 제2 고립절연막, 및 상기 상부전극상에 형성된 금속배선을 포함함을 특징으로 하고, 상기 산소침투방지막은 상기 제1 적층막의 측벽에 접하는 스페이서 형태이거나, 상기 제1 적층막의 측벽과 상기 층간절연막의 표면에 동시에 접하는 것을 특징으로 하며, 상기 산소침투방지막은 Si3N4, Al2O3및 SiON로 이루어진 그룹중에서 선택된 하나이고, 상기 제1 고립절연막은 SOG, TEOS-SiO2, BPSG, BSG 및 PSG로 이루어진 그룹중에서 선택된 하나이며, 상기 제2 고립절연막은 PSG, BPSG, SOG, SiON 및 TEOS-SiO2로 이루어진 그룹중에서 선택된 하나, 또는 이들의 적층막인 것을 특징으로 한다.
그리고, 본 발명의 강유전체 메모리 소자의 제조 방법은 트랜지스터가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택을 형성하는 단계, 상기 스토리지노드콘택상에 배리어메탈과 하부전극의 순서로 적층된 제1 적층막을 형성하는 단계, 상기 제1 적층막의 측면을 에워싸는 산소침투방지막을 형성하는 단계, 상기 산소침투방지막을 에워싸는 제1 고립절연막을 형성하는 단계, 상기 하부전극상에 강유전체막과 상부전극의 순서로 적층된 제2 적층막을 형성하는 단계, 상기 제2 적층막의 측면을 에워싸는 제2 고립절연막을 형성하는 단계, 상기 강유전체막의 결정화를 위한 열처리를 수행하는 단계, 및 상기 상부전극상에 금속배선을 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 제1 실시예에 따른 강유전체 메모리 소자의 구조 단면도이다.
도 3을 참조하면, 소자분리막(32)이 형성된 반도체기판(31)상에 층간절연물로서 제1 층간절연막(36)과 제2 층간절연막(39)이 형성되고, 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 관통하는 스토리지노드콘택홀에 제1 배리어메탈(40)과 텅스텐플러그(41)가 매립되어 있다. 한편, 반도체기판(31)상에 게이트산화막(33)과 워드라인(34)이 형성되고, 반도체기판(31)내에 소스/드레인영역(35a,35b)이 형성되며, 제1 층간절연막(36)을 관통하여 일측 소스/드레인영역(35a)에 비트라인콘택(37) 및 비트라인콘택(38)이 연결되며, 제1 배리어메탈(40)과 텅스텐플러그(41)는 타측 소스/드레인(35b)에 연결된다.
그리고, 텅스텐플러그(41)에 제2 배리어메탈(42a)과 하부전극(43a)의 제1 적층구조물이 연결되고, 제1 적층구조물의 측벽에 산소침투방지막(45a)이 스페이서 형태로 접하며, 산소침투방지막(45a) 및 제1 적층구조물을 제1 고립절연막(46a)이 에워싸고 있다.
그리고, 하부전극(43a)상에 하부전극(43a)보다 큰 선폭을 갖는 강유전체막(47a)과 상부전극(48a)의 제2 적층구조물이 형성되고, 제2 적층구조물을 제2 고립절연막(49a)이 에워싸고 있다.
그리고, 상부전극(48a)에 콘택없이 바로 금속배선(50)이 연결되고 있다.
도 3에서, 산소침투방지막(45a)은 산소확산 방지 특성이 우수한 절연막이고, 제1 고립절연막(46a)과 제2 고립절연막(49a)은 평탄화 특성이 우수한 절연막이다. 예컨대, 산소침투방지막(45a)은 Si3N4, Al2O3및 SiON로 이루어진 그룹중에서 선택된하나이고, 제1 고립절연막(46a)과 제2 고립절연막(49a)은 SOG, TEOS-SiO2, BPSG, BSG 및 PSG로 이루어진 그룹중에서 선택된 하나 또는 이들의 적층막이다.
도 4a 내지 도 4f는 도 3에 도시된 강유전체 메모리 소자의 제조 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 차례로 형성한다.
다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(35a, 35b)을 형성한다.
한편, 도면에 도시되지 않았지만, 워드라인의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역을 형성할 수 있다. 즉, 워드라인을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인의 양측벽에 스페이서를 형성하고, 워드라인과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역을 형성한다.
다음으로, 트랜지스터가 형성된 반도체기판(31)상에 제1 층간절연막(36)을 증착 및 평탄화한 후, 제1 층간절연막(36)을 콘택마스크(도시 생략)로 식각하여 일측 소스/드레인영역(35a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(37)을 형성한다. 여기서, 비트라인콘택(37)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.
다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(38)을 형성하고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)을 증착한 후 평탄화한다.
다음으로, 제2 층간절연막(39)을 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 식각하여 타측 소스/드레인영역(35b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀을 포함한 전면에 제1 배리어메탈(40)과 텅스텐막(도면부호 생략)을 차례로 증착한다.
여기서, 제1 배리어메탈(40)은 텅스텐플러그내 텅스텐의 확산을 방지하기 위한 막으로서, 그 형성 방법은 다음과 같다. 예컨대, 티타늄(Ti)(100Å)과 티타늄나이트라이드(TiN)(200Å)를 차례로 증착한 후, 850℃/N2/20초의 조건하에서 급속열처리를 실시하여 소스/드레인영역(35b)과 티타늄의 계면에 티타늄실리사이드를 형성시킨다. 이때, 티타늄실리사이드는 오믹콘택을 형성시킨다.
한편, 텅스텐막은 화학기상증착법(CVD), 원자층증착법(ALD) 또는 전기화학증착법(ECD)를 이용하여 플러그의 크기를 고려하여 원하는 두께만큼 증착하되, 플러그의 크기가 0.30㎛인 경우 약 3000Å 정도로 증착한다.
다음으로, 제2 층간절연막(39)의 표면이 드러날때까지 텅스텐막과 제1 배리어메탈(40)을 에치백 또는 화학적기계적연마하여 스토리지노드콘택홀에 제1 배리어메탈(40)이 개재된 텅스텐플러그(41)를 매립시킨다.
다음으로, 텅스텐플러그(41)를 포함한 제2 층간절연막(39)상에 제2 배리어메탈(42), 하부전극용 도전막(43)을 차례로 증착한 후, 하부전극용 도전막(43)상에 하부전극을 정의하는 감광막패턴(44)을 형성한다.
여기서, 제2 배리어메탈(42)은 하부전극용 도전막과 텅스텐플러그간 상호확산을 방지하기 위한 확산배리어막으로서 TiN, TaN, WN, TiAlN, TiSiN, TaAlN, TaSiN, RuTiN, RuTiO, CrTiN 및 CrTaN로 이루어진 그룹 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다. 그리고, 제2 배리어메탈(42)은 50Å∼1000Å 두께로 형성된다.
이러한 제2 배리어메탈(42)을 형성한 후 확산방지 특성을 개선하고자 급속열처리 또는 로열처리를 수행하는데, 열처리는 200℃∼500℃의 온도에서 N2, Ar, O2또는 이들의 혼합가스 분위기에서 수행한다. 그리고, 노열처리시에는 5분∼2시간, 급속열처리시에는 1초∼10분동안 진행한다. 한편, 열처리외에 플라즈마처리과정을 수행할 수도 있는데, O2, O3, N2, N2O 또는 NH3분위기에서 수행한다.
상술한 하부전극용 도전막(43)은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법 (PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 하부전극용 도전막(43)으로는 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re), 로듐(Rh), TiN, TaN, WN, IrO2, RuO2, YBCO 및 LSCO로 이루어진 그룹 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다. 예컨대, 복합구조물로는 이리듐(Ir, 500Å∼3000Å), 이리듐산화막(IrO2, 10Å∼1000Å), 백금(Pt, 100Å∼2000Å)의 순서로 적층된 구조물을 이용할 수 있다.
한편, 하부전극용 도전막(43) 증착후, 하부전극의 내산화성 향상을 위해 열처리 공정을 진행하는데, 예컨대, 노열처리, 급속열처리 또는 플라즈마처리과정을 수행한다. 노열처리와 급속열처리는 200℃∼800℃에서 N2또는 Ar 분위기로 이루어지고, 노열처리시에는 5분∼2시간, 급속열처리시에는 1초∼10분동안 진행한다. 그리고, 플라즈마처리시 분위기는 O2, O3, N2, N2O 또는 NH3이고, 200℃∼800℃에서 진행된다.
도 4b에 도시된 바와 같이, 감광막패턴(44)을 식각마스크로 하부전극용 도전막(43)과 제2 배리어메탈(42)을 동시에 패터닝하여 제2 배리어메탈(42a)과 하부전극(43a)의 적층구조물을 형성한다. 여기서, 제2 배리어메탈(42a)은 텅스텐플러그(41)에 연결된다.
한편, 하부전극용 도전막(43) 식각시, 하드마스크를 이용할 수도 있는데, 하드마스크로는 TiN, TaN을 이용한다.
다음으로, 감광막패턴(44)을 제거한 후, 하부전극(43a)을 포함한 전면에 제3-1 층간절연막(45)을 증착한다. 이때, 제3-1 층간절연막(45)은 Si3N4, Al2O3, SiON을 이용하고, 이들은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 500Å∼5000Å의 두께로 증착된다.
도 4c에 도시된 바와 같이, 하부전극(43a)의 표면이 드러날때까지 제3-1 층간절연막(45)을 에치백하여 제2 배리어메탈(42a)과 하부전극(43a)의 적층구조물 측면에 스페이서 형태의 산소침투방지막(45a)을 잔류시킨다.
다음으로, 산소침투방지막(45a)이 측면에 형성된 하부전극을 포함한 전면에 제3-2 층간절연막(46)을 증착한다. 여기서, 제3-2 층간절연막(46)은 SOG, TEOS-SiO2, BPSG, BSG 및 PSG로 이루어진 그룹 중에서 선택된 하나 또는 이들의 적층막을 이용하며, 이들은 화학기상증착법(CVD), 물리기상증착법(PVD), 스핀온(Spin-on)법을 통해 1000Å∼10000Å의 두께로 증착된다.
한편, 상술한 제3-2 층간절연막(46) 증착후 치밀화 및 평탄화 특성을 향상시키기 위해 열처리 과정을 수행하는데, 노열처리 또는 급속열처리를 수행한다. 열처리시 온도는 200℃∼800℃이고, 분위기는 O2, N2또는 Ar이며, 노열처리시에는 5분∼2시간, 급속열처리시에는 1초∼10분동안 진행한다.
도 4d에 도시된 바와 같이, 하부전극(43a)의 표면이 드러날때까지 제3-2 층간절연막(46)을 에치백 또는 화학적기계적연마하여 제1 고립절연막(46a)을 형성한다. 이때, 에치백 또는 화학적기계적연마후 잔류하는 제1 고립절연막(46a)이 산소침투방지막(45a)을 에워싸는 형태가 되며, 강유전체막 증착전 평탄화를 제공한다.
다음으로, 하부전극(43a)의 전면에 강유전체막(47)과 상부전극용 도전막(48)을 차례로 증착한다.
이때, 강유전체막(47)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 50Å∼2000Å의 두께로 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.
상술한 바와 같이, 하부전극(43a)이 매립된 구조상에 강유전체막(47)을 형성하여 상부전극 형성전에 평탄화를 이루므로써 후속 공정과 더불어 평탄한 구조를 용이하게 할 수 있다.
한편, 상부전극용 도전막(48)은 하부전극(43a)과 동일한 물질을 이용하며, 그 증착방법또한 동일하다.
다음으로, 도 4e에 도시된 바와 같이, 상부전극용 도전막(48)과 강유전체막(47)을 동시에 패터닝하여 하부전극(47)보다 큰 선폭으로 강유전체막(47a)과 상부전극(48a)을 잔류시킨다.
다음으로, 상부전극(48a)을 포함한 전면에 제4 층간절연막(49)을 증착한다. 여기서, 제4 층간절연막(49)은 PSG, BPSG, SOG, SiON 또는 TEOS-SiO2을 단독으로 사용하거나 이들의 적층막을 사용하며, 1000Å∼10000Å의 두께로 증착된다. 한편, 치밀화 및 평탄화 특성을 향상시키기 위해 열처리 과정을 수행하는데, 노열처리 또는 급속열처리를 수행한다. 열처리시 온도는 200℃∼800℃이고, 분위기는 O2, N2또는 Ar이며, 노열처리시에는 5분∼2시간, 급속열처리시에는 1초∼10분동안 진행한다.
도 4f에 도시된 바와 같이, 상부전극(48a)의 표면이 드러날때까지 제4 층간절연막(49)을 에치백 또는 화학적기계적연마하여 강유전체막(47a)과 상부전극(48a)의 적층구조물을 에워싸는 제2 고립절연막(49a)을 형성한다.
다음으로, 강유전체막(47a)의 결정화를 위한 열처리과정을 수행한다. 열처리 과정은 400℃∼800℃, O2, N2, Ar, O3, He, Ne 또는 Kr 분위기에서 10분∼5시간동안 수행되며, 열처리장비는 확산로 또는 급속열처리장치를 이용하거나 이들 장치를 혼합하여 여러번 수행한다.
상술한 열처리과정은 결정화는 물론 식각시 손상된 강유전특성을 회복시켜주는 회복열공정이다. 즉, 종래 상부전극 증착후 실시하던 결정화 열처리를 금속배선 공정전에 수행하는 회복열처리시 한꺼번에 수행한다.
다음으로, 금속배선과 상부전극을 콘택시키기 위한 콘택공정없이 상부전극(48a) 및 제2 고립절연막(49a)을 포함한 전면에 금속막을 증착한 후, 선택적으로 패터닝하여 상부전극(48a)에 연결되는 금속배선(50)을 형성한다. 여기서, 금속배선(50)은 Ti/TiN/Al/ARC-TiN의 순서로 적층된 적층막, TiN/Al/ARC-TiN의 순서로 적층된 적층막, TaN/Cu의 적층막 또는 WN/W의 적층막을 이용하며, 각 적층막은 화학기상증착법, 물리기상증착법 또는 원자층증착법을 통해 증착된다.
콘택공정없이 금속배선(50)을 형성하는 이유는, 강유전체막(47a)의 열처리 과정을 금속배선 공정전에 수행하기 위해서는 콘택이 좁게 오픈되어서는 곤란하기 때문이며, 따라서, 상부전극을 모두 오픈시킨후 금속배선공정을 수행하는 것이다.
한편, 금속배선 공정이 강유전체 캐패시터에 미치는 영향을 최소화하기 위해 금속배선을 플레이트라인 끝단에만 위치시킨다(도 7 참조).
도 5는 본 발명의 제2 실시예에 따른 강유전체 메모리 소자의 구조 단면도이다.
도 5를 참조하면, 소자분리막(32)이 형성된 반도체기판(31)상에 층간절연물로서 제1 층간절연막(36)과 제2 층간절연막(39)이 형성되고, 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 관통하는 스토리지노드콘택홀에 제1 배리어메탈(40)과 텅스텐플러그(41)가 매립되어 있다. 한편, 반도체기판(31)상에 게이트산화막(33)과 워드라인(34)이 형성되고, 반도체기판(31)내에 소스/드레인영역(35a,35b)이 형성되며, 제1 층간절연막(36)을 관통하여 일측 소스/드레인영역(35a)에 비트라인콘택(37) 및 비트라인콘택(38)이 연결되며, 제1 배리어메탈(40)과 텅스텐플러그(41)는 타측 소스/드레인(35b)에 연결된다.
그리고, 텅스텐플러그(41)에 제2 배리어메탈(42a)과 하부전극(43a)의 제1 적층구조물이 연결되고, 제1 적층구조물의 측벽과 제2 층간절연막(39)상에 산소침투방지막(45a)이 접하며, 산소침투방지막(45a) 및 제1 적층구조물을 제1 고립절연막(46a)이 에워싸고 있다.
그리고, 하부전극(43a)상에 하부전극(43a)보다 큰 선폭을 갖는 강유전체막(47a)과 상부전극(48a)의 제2 적층구조물이 형성되고, 제2 적층구조물을 제2 고립절연막(49a)이 에워싸고 있다.
그리고, 상부전극(48a)에 콘택없이 바로 금속배선(50)이 연결되고 있다.
도 5에서, 산소침투방지막(45a)은 산소확산 방지 특성이 우수한 절연막이고, 제1 고립절연막(46a)과 제2 고립절연막(49a)은 평탄화 특성이 우수한 절연막이다. 예컨대, 산소침투방지막(45a)은 Si3N4, Al2O3및 SiON로 이루어진 그룹중에서 선택된하나이고, 제1 고립절연막(46a)과 제2 고립절연막(49a)은 SOG, TEOS-SiO2, BPSG, BSG 및 PSG로 이루어진 그룹중에서 선택된 하나 또는 이들의 적층막이다.
도 3에 도시된 제1 실시예와 다른 점은 산소침투방지막(45a)이 제1 적층구조물의 측벽은 물론 제2 층간절연막(39)과 제1 고립절연막(46a) 사이에도 위치한 점이다.
도 6a 내지 도 6f는 도 5에 도시된 강유전체 메모리 소자의 제조 공정 단면도이다.
도 6a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 차례로 형성한다.
다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(35a, 35b)을 형성한다.
한편, 도면에 도시되지 않았지만, 워드라인의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역을 형성할 수 있다. 즉, 워드라인을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인의 양측벽에 스페이서를 형성하고, 워드라인과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역을 형성한다.
다음으로, 트랜지스터가 형성된 반도체기판(31)상에 제1 층간절연막(36)을 증착 및 평탄화한 후, 제1 층간절연막(36)을 콘택마스크(도시 생략)로 식각하여 일측 소스/드레인영역(35a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(37)을 형성한다. 여기서, 비트라인콘택(37)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.
다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(38)을 형성하고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)을 증착한 후 평탄화한다.
다음으로, 제2 층간절연막(39)을 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 식각하여 타측 소스/드레인영역(35b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀을 포함한 전면에 제1 배리어메탈(40)과 텅스텐막(도면부호 생략)을 차례로 증착한다.
여기서, 제1 배리어메탈(40)은 텅스텐플러그내 텅스텐의 확산을 방지하기 위한 막으로서, 그 형성 방법은 다음과 같다. 예컨대, 티타늄(Ti)(100Å)과 티타늄나이트라이드(TiN)(200Å)를 차례로 증착한 후, 850℃/N2/20초의 조건하에서 급속열처리를 실시하여 소스/드레인영역(35b)과 티타늄의 계면에 티타늄실리사이드를 형성시킨다. 이때, 티타늄실리사이드는 오믹콘택을 형성시킨다.
한편, 텅스텐막은 화학기상증착법(CVD), 원자층증착법(ALD) 또는 전기화학증착법(ECD)를 이용하여 플러그의 크기를 고려하여 원하는 두께만큼 증착하되, 플러그의 크기가 0.30㎛인 경우 약 3000Å 정도로 증착한다.
다음으로, 제2 층간절연막(39)의 표면이 드러날때까지 텅스텐막과 제1 배리어메탈(40)을 에치백 또는 화학적기계적연마하여 스토리지노드콘택홀에 제1 배리어메탈(40)이 개재된 텅스텐플러그(41)를 매립시킨다.
다음으로, 텅스텐플러그(41)를 포함한 제2 층간절연막(39)상에 제2 배리어메탈(42), 하부전극용 도전막(43)을 차례로 증착한 후, 하부전극용 도전막(43)상에 하부전극을 정의하는 감광막패턴(44)을 형성한다.
여기서, 제2 배리어메탈(42)은 하부전극용 도전막과 텅스텐플러그간 상호확산을 방지하기 위한 확산배리어막으로서 TiN, TaN, WN, TiAlN, TiSiN, TaAlN, TaSiN, RuTiN, RuTiO, CrTiN 및 CrTaN로 이루어진 그룹 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다. 그리고, 제2 배리어메탈(42)은 50Å∼1000Å 두께로 형성된다.
이러한 제2 배리어메탈(42)을 형성한 후 확산방지 특성을 개선하고자 급속열처리 또는 로열처리를 수행하는데, 열처리는 200℃∼500℃의 온도에서 N2, Ar, O2또는 이들의 혼합가스 분위기에서 수행한다. 그리고, 노열처리시에는 5분∼2시간, 급속열처리시에는 1초∼10분동안 진행한다. 한편, 열처리외에 플라즈마처리과정을 수행할 수도 있는데, O2, O3, N2, N2O 또는 NH3분위기에서 수행한다.
상술한 하부전극용 도전막(43)은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법 (PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 하부전극용 도전막(43)으로는 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re), 로듐(Rh), TiN, TaN, WN, IrO2,RuO2, YBCO 및 LSCO로 이루어진 그룹 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다. 예컨대, 복합구조물로는 이리듐(Ir, 500Å∼3000Å), 이리듐산화막(IrO2, 10Å∼1000Å), 백금(Pt, 100Å∼2000Å)의 순서로 적층된 구조물을 이용할 수 있다.
한편, 하부전극용 도전막(43) 증착후, 하부전극의 내산화성 향상을 위해 열처리 공정을 진행하는데, 예컨대, 노열처리, 급속열처리 또는 플라즈마처리과정을 수행한다. 노열처리와 급속열처리는 200℃∼800℃에서 N2또는 Ar 분위기로 이루어지고, 노열처리시에는 5분∼2시간, 급속열처리시에는 1초∼10분동안 진행한다. 그리고, 플라즈마처리시 분위기는 O2, O3, N2, N2O 또는 NH3이고, 200℃∼800℃에서 진행된다.
도 6b에 도시된 바와 같이, 감광막패턴(44)을 식각마스크로 하부전극용 도전막(43)과 제2 배리어메탈(42)을 동시에 패터닝하여 제2 배리어메탈(42a)과 하부전극(43a)의 적층구조물을 형성한다. 여기서, 제2 배리어메탈(42a)은 텅스텐플러그(41)에 연결된다.
한편, 하부전극용 도전막(43) 식각시, 하드마스크를 이용할 수도 있는데, 하드마스크로는 TiN, TaN을 이용한다.
다음으로, 감광막패턴(44)을 제거한 후, 하부전극(43a)을 포함한 전면에 제3-1 층간절연막(45)과 제3-2 층간절연막(46)을 차례로 증착한다. 이때, 제3-1 층간절연막(45)은 Si3N4, Al2O3, SiON을 이용하고, 이들은 화학기상증착법(CVD) 또는원자층증착법(ALD)을 이용하여 500Å∼5000Å의 두께로 증착된다.
그리고, 제3-2 층간절연막(46)은 SOG, TEOS-SiO2, BPSG, BSG 및 PSG 중에서 선택된 하나를 이용하며, 이들은 화학기상증착법(CVD), 물리기상증착법(PVD), 스핀온(Spin-on)법을 통해 1000Å∼10000Å의 두께로 증착된다.
한편, 상술한 제3-2 층간절연막(46) 증착후 치밀화 및 평탄화 특성을 향상시키기 위해 열처리 과정을 수행하는데, 노열처리 또는 급속열처리를 수행한다. 열처리시 온도는 200℃∼800℃이고, 분위기는 O2, N2또는 Ar이며, 노열처리시에는 5분∼2시간, 급속열처리시에는 1초∼10분동안 진행한다.
도 6c에 도시된 바와 같이, 하부전극(43a)의 표면이 드러날때까지 제3-2 층간절연막(46)을 에치백 또는 화학적기계적연마하여 제1 고립절연막(46a)을 형성한다. 이때, 제3-1 층간절연막(45)도 동시에 식각되어 하부전극(43a)의 측면을 에워싸는 산소침투방지막(45b)을 형성시키고, 에치백 또는 화학적기계적연마후 잔류하는 산소침투방지막(45b)과 제1 고립절연막(46a)이 제2 배리어메탈(42a)과 하부전극(43a)의 적층구조물을 에워싸는 형태가 된다.
도 6d에 도시된 바와 같이, 하부전극(43a)의 전면에 강유전체막(47)과 상부전극용 도전막(48)을 차례로 증착한다.
이때, 강유전체막(47)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 50Å∼2000Å의 두께로 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.
상술한 바와 같이, 하부전극(43a)이 매립된 구조상에 강유전체막(47)을 형성하여 상부전극 형성전에 평탄화를 이루므로써 후속 공정과 더불어 평탄한 구조를 용이하게 할 수 있다.
한편, 상부전극용 도전막(48)은 하부전극(43a)과 동일한 물질을 이용하며, 그 증착방법또한 동일하다.
다음으로, 도 6e에 도시된 바와 같이, 상부전극용 도전막(48)과 강유전체막(47)을 동시에 패터닝하여 하부전극(47)보다 큰 선폭으로 강유전체막(47a)과 상부전극(48a)을 잔류시킨다.
다음으로, 상부전극(48a)을 포함한 전면에 제4 층간절연막(49)을 증착한다. 여기서, 제4 층간절연막(49)은 PSG, BPSG, SOG, SiON 또는 TEOS-SiO2을 단독으로 사용하거나 이들의 적층막을 사용하며, 1000Å∼10000Å의 두께로 증착된다. 한편, 치밀화 및 평탄화 특성을 향상시키기 위해 열처리 과정을 수행하는데, 노열처리 또는 급속열처리를 수행한다. 열처리시 온도는 200℃∼800℃이고, 분위기는 O2, N2또는 Ar이며, 노열처리시에는 5분∼2시간, 급속열처리시에는 1초∼10분동안 진행한다.
도 6f에 도시된 바와 같이, 상부전극(48a)의 표면이 드러날때까지 제4 층간절연막(49)을 에치백 또는 화학적기계적연마하여 강유전체막(47a)과 상부전극(48a)의 적층구조물을 에워싸는 제2 고립절연막(49a)을 형성한다.
다음으로, 강유전체막(47a)의 결정화를 위한 열처리과정을 수행한다. 열처리 과정은 400℃∼800℃, O2, N2, Ar, O3, He, Ne 또는 Kr 분위기에서 10분∼5시간동안 수행되며, 열처리장비는 확산로 또는 급속열처리장치를 이용하거나 이들 장치를 혼합하여 여러번 수행한다.
상술한 열처리과정은 결정화는 물론 식각시 손상된 강유전특성을 회복시켜주는 회복열공정이다. 즉, 종래 상부전극 증착후 실시하던 결정화 열처리를 금속배선 공정전에 수행하는 회복열처리시 한꺼번에 수행한다.
다음으로, 금속배선과 상부전극을 콘택시키기 위한 콘택공정없이 상부전극(48a) 및 제2 고립절연막(49a)을 포함한 전면에 금속막을 증착한 후, 선택적으로 패터닝하여 상부전극(48a)에 연결되는 금속배선(50)을 형성한다. 여기서, 금속배선(50)은 Ti/TiN/Al/ARC-TiN의 순서로 적층된 적층막, TiN/Al/ARC-TiN의 순서로 적층된 적층막, TaN/Cu의 적층막 또는 WN/W의 적층막을 이용하며, 각 적층막은 화학기상증착법, 물리기상증착법 또는 원자층증착법을 통해 증착된다.
콘택공정없이 금속배선(50)을 형성하는 이유는, 강유전체막(47a)의 열처리 과정을 금속배선 공정전에 수행하기 위해서는 콘택이 좁게 오픈되어서는 곤란하기 때문이며, 따라서, 상부전극을 모두 오픈시킨후 금속배선공정을 수행하는 것이다.
도 7은 도 6f의 평면도로서, 금속배선 공정이 강유전체 캐패시터에 미치는 영향을 최소화하기 위해 금속배선을 플레이트라인 끝단에만 위치시킨다. 여기서, 플레이트라인은 상부전극(48a)을 겸한다.
도 7에서 나타난 바와 같이, 텅스텐플러그(41)에 하부전극(43a)이 연결되고, 이웃한 셀간 하부전극(43a)을 플레이트라인을 겸하는 하나의 상부전극(48a)이 덮고 있으며, 상부전극(48a)의 끝단에 금속배선(50)이 콘택없이 연결되고 있다.
상술한 바와 같이, 콘택공정없이 금속배선공정을 진행하면, 후속 공정이 단순화될뿐만 아니라 금속배선 공정 자체도 용이해지는 장점이 있다.
전술한 본 발명의 제1 및 제2 실시예에서는 제2 배리어메탈(42a)과 하부전극(43a)의 적층구조물을 제1 고립절연막(46a)으로 에워싸고, 적층구조물의 측면에 산소방지특성이 우수한 산소침투방지막(45a)을 삽입하므로써 후속 열처리공정시 산소의 침투를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 고온 산화 분위기 열처리가 필수적인 강유전체 메모리소자 제조시, 열안정성 및 전기적 특성이 우수하고 재현성이 우수한 고밀도 강유전체 메모리소자를 제조할 수 있는 효과가 있다.

Claims (14)

  1. 트랜지스터가 형성된 반도체기판;
    상기 반도체기판 상부의 평탄한 표면을 갖는 층간절연막;
    상기 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인에 연결되는 콘택부;
    상기 콘택부에 연결되면서 상기 층간절연막상에 형성된 배리어메탈과 하부전극의 제1 적층막;
    상기 제1 적층막의 측면을 에워싸는 산소침투방지막;
    상기 산소침투방지막을 에워싸면서 상기 하부전극의 표면을 노출시키는 평탄한 표면을 갖는 상기 층간절연막상의 제1 고립절연막;
    상기 제1 적층막상에 유전막과 상부전극의 순서로 적층된 제2 적층막;
    상기 제2 적층막의 측면을 에워싸는 제2 고립절연막; 및
    상기 상부전극상에 형성된 금속배선
    을 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 산소침투방지막은 상기 제1 적층막의 측벽에 접하는 스페이서 형태인 것을 특징으로 하는 강유전체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 산소침투방지막은 상기 제1 적층막의 측벽과 상기 층간절연막의 표면에 동시에 접하는 것을 특징으로 하는 강유전체 메모리 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산소침투방지막은 Si3N4, Al2O3및 SiON로 이루어진 그룹중에서 선택된 하나인 것을 특징으로 하는 강유전체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 제1 고립절연막은 SOG, TEOS-SiO2, BPSG, BSG 및 PSG로 이루어진 그룹중에서 선택된 하나인 것을 특징으로 하는 강유전체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 제2 고립절연막은 PSG, BPSG, SOG, SiON 및 TEOS-SiO2로 이루어진 그룹중에서 선택된 하나, 또는 이들의 적층막인 것을 특징으로 하는 강유전체 메모리소자.
  7. 트랜지스터가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택을 형성하는 단계;
    상기 스토리지노드콘택상에 배리어메탈과 하부전극의 순서로 적층된 제1 적층막을 형성하는 단계;
    상기 제1 적층막의 측면을 에워싸는 산소침투방지막을 형성하는 단계;
    상기 산소침투방지막을 에워싸는 제1 고립절연막을 형성하는 단계;
    상기 하부전극상에 강유전체막과 상부전극의 순서로 적층된 제2 적층막을 형성하는 단계;
    상기 제2 적층막의 측면을 에워싸는 제2 고립절연막을 형성하는 단계;
    상기 강유전체막의 결정화를 위한 열처리를 수행하는 단계; 및
    상기 상부전극상에 금속배선을 형성하는 단계
    를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 산소침투방지막을 형성하는 단계는,
    상기 제1 적층막을 포함한 전면에 제1 절연막을 형성하는 단계; 및
    상기 제1 절연막을 에치백하여 상기 제1 적층막의 측벽에 접하는 상기 산소침투방지막을 형성하는 단계
    를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1 절연막은 Si3N4, Al2O3및 SiON로 이루어진 그룹중에서 선택된 하나인 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  10. 제 7 항에 있어서,
    상기 제1 고립절연막을 형성하는 단계는,
    상기 산소침투방지막을 포함한 전면에 제2 절연막을 형성하는 단계; 및
    상기 하부전극의 표면이 드러날때까지 상기 제2 절연막을 에치백 또는 화학적기계적연마하여 평탄화시키는 단계
    를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제2 절연막은 SOG, TEOS-SiO2, BPSG, BSG 및 PSG로 이루어진 그룹중에서 선택된 하나인 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  12. 제 7 항에 있어서,
    상기 제2 고립절연막을 형성하는 단계는,
    상기 제2 적층막을 포함한 전면에 제3 절연막을 형성하는 단계; 및
    상기 제2 적층막의 표면이 드러날때까지 상기 제3 절연막을 에치백 또는 화학적기계적연마하여 평탄화시키는 단계
    를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법
  13. 제 12 항에 있어서,
    상기 제3 절연막은 PSG, BPSG, SOG, SiON 및 TEOS-SiO2로 이루어진 그룹중에서 선택된 하나, 또는 이들의 적층막인 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  14. 제 7 항에 있어서,
    상기 열처리는 400℃∼800℃에서 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
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