KR20040008899A - 강유전체 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 스토리지노드콘택부를 노출시키기 위한 접착층 식각과정에서 발생하는 단차로 인해 스토리지노드콘택부의 확산배리어막이 산화되는 것을 방지하는데 적합한 강유전체 메모리 소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 메모리 소자는 트랜지스터가 형성된 반도체기판, 상기 반도체기판의 일부를 노출시키는 제1 개구를 갖고 표면이 평탄한 제1 절연물, 상기 제1 절연물의 제1 개구에 매립된 콘택부, 상기 콘택부보다 큰 폭으로 상기 콘택부를 오픈시키는 제2 개구를 갖는 상기 제1 절연물상의 제2 절연물, 상기 제2 개구에 매립된 확산배리어막, 상기 확산배리어막보다 큰 폭으로 상기 확산배리어막을 오픈시키는 제3 개구를 갖는 상기 제2 절연물상의 제3 절연물, 상기 제3 개구에 매립되어 상기 제3 절연물에 에워싸이는 하부전극, 상기 하부전극 및 상기 제3 절연물을 덮는 강유전체막, 및 상기 강유전체막상에 형성되며 플레이트라인을 겸하는 상부전극을 포함한다.

Description

강유전체 메모리 소자 및 그 제조 방법{Ferroelectric Random Access Memory and Method for fabricating the same}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; FeRAM) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
도 1은 종래기술에 따른 매립형 배리어막 구조를 갖는 강유전체 메모리 소자를 도시한 소자 단면도이다.
도 1을 참조하면, 반도체기판(11)에 소자간 격리를 위한 소자분리막(12)이 형성되고, 반도체기판(11)의 활성영역상에 게이트산화막(13)과 워드라인(14)이 형성되며, 워드라인(14) 양측의 반도체기판(11)의 활성영역에 트랜지스터의 소스/드레인(15a,15b)이 형성된다.
그리고, 반도체기판(11)상에 제1 층간절연막(ILD, 16a)이 형성되고, 제1 층간절연막(16a)을 관통하여 일측 소스/드레인(15a)에 이르는 비트라인 콘택홀에 텅스텐플러그(17)가 매립되며, 텅스텐플러그(17)에 비트라인(18)이 연결된다.
이와 같이, 트랜지스터 및 비트라인이 형성된 반도체기판(11) 상부를 제2 층간절연막(16b)이 덮고 있고, 제2 층간절연막(16b)과 제1 층간절연막(16a)을 동시에 관통하여 형성된 스토리지노드콘택홀에 TiN/Ti(19)과 텅스텐플러그(20)가 부분 매립되고, 나머지 콘택홀을 확산배리어막인 TiN(21)이 매립하고 있다. 여기서, 텅스텐플러그(20)와 TiN(21)을 통상적으로 스토리지노드콘택부라고 일컫는다.
그리고, TiN(21)상에 이리듐막(23), 이리듐산화막(24), 백금막(25)의 순서로 적층된 하부전극이 연결되고, 하부전극상에 강유전체막(26), 상부전극(27)이 형성된다. 여기서, 이리듐막(23)은 산소배리어막이고, 이리듐산화막(24)은 접착층이며, 백금막(25)은 실질적인 하부전극인 금속막이다. 한편, 이리듐막(23)과 제2 층간절연막간 접착력 증대를 위해 접착층인 알루미나(22)가 삽입된다.
그리고, 상부전극(27)을 포함한 전면을 제3 층간절연막(28)이 덮고 있고,제3 층간절연막(28)을 관통하여 형성된 콘택홀을 통해 배리어메탈인 TiN(29)과 TiN/Ti(30a), Al(30b), 반사방지막인 TiN(30c)의 순서로 적층된 금속배선이 상부전극(27)과 연결된다.
도 1의 강유전체 캐패시터는 백금막/이리듐산화막/이리듐막(25/24/23) 적층을 하부전극으로 사용하고 있는데, 구조의 내열성 향상을 위해 텅스텐플러그(20)와 이리듐막(23) 사이에 TiN(21)과 같은 확산배리어막(diffusion barrier)을 적용하고 있다.
도 1에서는 TiN(21)이 콘택홀에 완전히 매립된 매립형 배리어막(buried barrier) 구조를 갖는데, 그 이유는 TiN(21)이 열안정성이 가장 취약하기 때문이다.
그러나, TiN(21)과 같은 확산배리어막을 스토리지노드콘택홀에 매립시키기 위해서는 공정이 매우 복잡해지는 단점이 있다. 즉, 먼저 텅스텐막을 에치백해야 하는데, 텅스텐막 에치백(W-etchback) 공정은 재현성이 떨어지는 단점이 있고, 소자 제조 공정중에 모니터링할 방법이 없다. 텅스텐막 에치백이후에는 TiN을 증착하여 리세스(recess)된 텅스텐플러그 상부를 매립시켜야 한다. 이와 같이 스토리지노드콘택홀에 TiN을 매립시키기 위해서는 화학기상증착법(CVD)이 반드시 필요하다. 또한, 화학기상증착법(CVD)으로 TiN을 증착하는 경우 증착두께가 충분히 두꺼워야 하지만, 두께를 1000Å이상 증가시키면 크랙 등이 발생하여 증착 두께의 한계를 갖는다. 또한, 화학적기계적연마(CMP) 공정이 추가로 필요하다. 화학적기계적연마(CMP)후에는 후속 하부전극과 층간절연막간 접착력 증대를 위해접착층인 알루미나(22)를 사용한다.
이러한 접착층은 절연물이기 때문에 TiN(21) 상부를 노출시키기 위해 접착층 오픈 마스크 및 식각 공정이 추가로 필요하다. 그러나, TiN(21) 상부를 노출시키기 위한 알루미나(22) 식각시 TiN(21) 주변의 제2 층간절연막(16b)이 식각되어 TiN(21) 주위에 단차(X)가 발생하는 문제가 있다. 이러한 단차(X)는 후속 고온 산화 열공정에서 TiN(21)을 산화시키는 요인으로 작용한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으롯, 스토리지노드콘택부를 노출시키기 위한 접착층 식각과정에서 발생하는 단차로 인해 스토리지노드콘택부의 확산배리어막이 산화되는 것을 방지하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 강유전체 메모리 소자의 소자 단면도,
도 2는 본 발명의 실시예에 따른 강유전체 메모리 소자의 소자 단면도,
도 3a 내지 도 3g는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도,
도 4는 도 3f에 따른 평면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 소자분리막
33 : 게이트산화막 34 : 워드라인
35a, 35b : 소스/드레인영역 36 : 제1 층간절연막
37 : 비트라인콘택 38 : 비트라인
39 : 제2 층간절연막 40 : 식각스톱막
41a : TiN/Ti 42a : 텅스텐플러그
43 : TiSi244 : 제3 층간절연막
45 : 접착층 47 : 확산배리어막
48 : 이리듐막 49 : 이리듐산화막
50 : 제1 백금막 51 : 제4 층간절연막
52 : 강유전체막 53 : 제2 백금막
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자는 트랜지스터가 형성된 반도체기판, 상기 반도체기판의 일부를 노출시키는 제1 개구를 갖고 표면이 평탄한 제1 절연물, 상기 제1 절연물의 제1 개구에 매립된 콘택부, 상기 콘택부보다 큰 폭으로 상기 콘택부를 오픈시키는 제2 개구를 갖는 상기 제1 절연물상의 제2 절연물, 상기 제2 개구에 매립된 확산배리어막, 상기 확산배리어막보다 큰 폭으로 상기 확산배리어막을 오픈시키는 제3 개구를 갖는 상기 제2 절연물상의 제3 절연물, 상기 제3 개구에 매립되어 상기 제3 절연물에 에워싸이는 하부전극, 상기 하부전극 및 상기 제3 절연물을 덮는 강유전체막, 및 상기 강유전체막상에 형성되며 플레이트라인을 겸하는 상부전극을 포함함을 특징으로 한다.
그리고, 본 발명의 강유전체 메모리 소자의 제조 방법은 트랜지스터가 형성된 반도체기판상에 제1 절연물을 형성하는 단계, 상기 제1 절연물을 식각하여 상기 반도체기판의 일부를 노출시키는 제1 개구를 형성하는 단계, 상기 제1 개구에 콘택부를 매립시키는 단계, 상기 콘택부를 포함한 상기 제1 절연물상에 제2 절연물을 형성하는 단계, 상기 제2 절연물을 식각하여 상기 콘택부보다 큰 폭으로 상기 콘택부를 오픈시키는 제2 개구를 형성하는 단계, 상기 제2 개구에 확산배리어막을 매립시키는 단계, 상기 확산배리어막상에 하부전극을 형성하는 단계, 상기 하부전극을 에워싸면서 상기 하부전극 표면을 노출시키는 제3 절연물을 형성하는 단계, 상기 하부전극 및 상기 제3 절연물상에 강유전체막과 상부전극을 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 강유전체 메모리 소자의 소자 단면도이다.
도 2를 참조하면, 본 발명의 강유전체 메모리 소자는 크게 트랜지스터가 형성된 반도체기판(31), 반도체기판(31)의 일부를 노출시키는 제1 개구를 갖고 표면이 평탄하면 적층구조를 이루는 제1 절연물(40/39/36), 제1 절연물(40/39/36)의 제1 개구에 매립된 스토리지노드콘택부(42a/41a), 스토리지노드콘택부(42a/41a)보다 큰 폭으로 텅스텐플러그(42a)를 오픈시키는 제2 개구를 갖는 제1 절연물(40/39/36)상의 적층구조를 이루는 제2 절연물(45/44), 제2 개구에 매립된 확산배리어막(47), 확산배리어막(47)보다 큰 폭으로 확산배리어막(47)을 오픈시키는 제3 개구를 갖는 제2 절연물(45/44)상의 제3 절연물(51), 제3 개구에 매립되어 제3 절연물(51)에 에워싸이는 적층구조의 하부전극(50/49/48), 하부전극(50/49/48) 및 제3 절연물(51)을 덮는 강유전체막(52), 및 강유전체막(52)상에 형성되며 플레이트라인을 겸하는 상부전극(53)을 포함한다. 여기서, 제1,2 개구는 각각 스토리지노드콘택홀, 콘태홀을 나타내고, 제3 개구는 제3 절연물(51)이 하부전극을 에워쌈에 따라 발생되는 하부전극이 차지하고 있는 공간이다.
자세히 살펴보면, 소자분리막(32)이 형성된 반도체기판(31)상에 제1 절연물을 이루는 제1 층간절연막(36)과 제2 층간절연막(39)이 형성되고, 제2 층간절연막(39)상에 식각스톱막(40)이 적층된다. 여기서, 식각스톱막(40)은 후속 콘택홀 식각시의 식각스톱 역할 및 화학적기계적연마시의 스톱막 역할을 동시에 수행하며, 실리콘질화막(Si3N4), 실리콘옥시나이트라이드막(SiON), 알루미나중에서 선택된다.
그리고, 식각스톱막(40), 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 관통하는 스토리지노드콘택홀에 TiN/Ti(41a)과 텅스텐플러그(42a)가 매립되어있다. 한편, 반도체기판(31)상에 게이트산화막(33)과 워드라인(34)이 형성되고, 반도체기판(31)내에 소스/드레인영역(35a,35b)이 형성되며, 제1 층간절연막(36)을 관통하여 일측 소스/드레인영역(35a)에 비트라인콘택(37) 및 비트라인(38)이 연결되며, 배리어메탈인 TiN/Ti(41a)과 텅스텐플러그(42a)는 타측 소스/드레인(35b)에 연결된다.
그리고, 식각스톱막(40)상에 제3 층간절연막(44)과 접착층(45)의 제2 절연물이 형성되며, 이 제2 절연물을 식각하여 형성된 콘택홀에 확산배리어막(47)이 매립되어 있다. 여기서, 미도시된 콘택홀은 스토리지노드콘택홀보다 크게 형성되어 텅스텐플러그(42a)를 충분히 오픈시킨다.
한편, 접착층(45)은 후속 화학적기계적연마(CMP)시의 스톱막 역할 및 하부전극을 이루는 이리듐막의 접착층 역할을 동시에 수행하며, 이러한 접착층(45)은 알루미나(Al2O3), TiO2또는 Ta2O5중에서 선택된다. 그리고, 확산배리어막(47)은 후속 하부전극을 이루는 이리듐막(48)과 텅스텐플러그(42a)간 상호확산을 방지하기 위한 막으로서, TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN 또는 CrTaN 중에서 선택된다.
그리고, 확산배리어막(47)이 매립된 평탄한 접착층(45)상에 확산배리어막(47)에 연결되는 이리듐막(48), 이리듐산화막(49), 제1 이리듐막(50)의 순서로 적층된 하부전극이 형성되고, 이 하부전극을 제3 절연물인 제4 층간절연막(51a)이 에워싸고 있다. 즉, 하부전극이 제4 층간절연막(51a)내에 고립되어 매립되고 있다.
그리고, 하부전극이 매립된 제4 층간절연막(51a)상에 강유전체막(52)이 형성되고, 강유전체막(52)상에 상부전극인 제2 백금막(53)이 형성된다. 여기서,제2 백금막(53)은 플레이트라인을 겸한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 차례로 형성한다.
다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(35a, 35b)을 형성한다.
한편, 도면에 도시되지 않았지만, 워드라인(34)의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역(35a,35b)을 형성할 수 있다. 즉, 워드라인(34)을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인(34)의 양측벽에 스페이서를 형성하고, 워드라인(34)과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역(35a,35b)을 형성한다.
다음으로, 트랜지스터가 형성된 반도체기판(31)상에 제1 층간절연막(36)을 증착 및 평탄화한 후, 제1 층간절연막(36)을 콘택마스크(도시 생략)로 식각하여 일측 소스/드레인영역(35a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(37)을 형성한다. 여기서, 비트라인콘택(37)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.
다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(38)을 형성하고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)과 식각스톱막(40)을 증착한 후 평탄화한다.
이때, 제2 층간절연막(39)은 HDP 산화막(High Density Plasma oxide), BPSG(Boro Phospho Silicate Glass), PSG(Phospho Silicate Glass), MTO(Middle Temperature Oxide), HTO(High Temperature Oxide), TEOS(Tetra Ethyl Ortho Silicate)를 소스로 한 산화막 중에서 선택된다. 제2 층간절연막(39) 증착후 평탄화를 목적으로 화학적기계적연마를 적용하고, 평탄화 및 치밀화를 목적으로 후속 열처리를 수행한다. 열처리는 400℃∼800℃의 온도범위에서 1초∼2시간동안 N2, O2, Ar, He, Ne, Kr 또는 O3중에서 선택된 분위기로 수행된다.
그리고, 식각스톱막(40)은 후속 콘택홀 식각시의 식각스톱 역할 및 화학적기계적연마시의 스톱막 역할을 동시에 수행하며, 실리콘질화막(Si3N4), 실리콘옥시나이트라이드막(SiON), 알루미나중에서 선택된다. 그리고, 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD) 중에서 선택된 증착법을 이용하여 50Å∼1000Å의 두께로 증착되며, 막질 개선을 위해 열처리를 수행한다. 열처리는 400℃∼800℃의 온도범위에서 1초∼2시간동안 N2, O2, Ar, He, Ne, Kr 또는 O3중에서선택된 분위기로 수행된다.
다음으로, 식각스톱막(40)상에 형성된 스토리지노드콘택마스크(도시 생략)로 식각스톱막(40), 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 식각하여 타측 소스/드레인영역(35b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀을 포함한 전면에 TiN/Ti(41)과 텅스텐막(42)을 차례로 증착한다.
여기서, TiN/Ti(41)은 후속 텅스텐플러그내 텅스텐(W)의 확산을 방지하기 위한 배리어메탈로서, 그 형성 방법은 다음과 같다. 예컨대, Ti(100Å)과 TiN(200Å)를 차례로 증착한 후, 850℃/N2/20초의 조건하에서 급속열처리를 실시하여 소스/드레인영역(35b)과 Ti의 계면에 TiSi2(43)를 형성시킨다. 이때, TiSi2(43)는 오믹콘택을 형성시킨다.
한편, 텅스텐막(42)은 화학기상증착법(CVD), 원자층증착법(ALD) 또는 전기화학증착법(ECD)를 이용하여 플러그의 크기를 고려하여 원하는 두께만큼 증착하되, 플러그의 크기가 0.30㎛인 경우 약 3000Å 정도로 증착한다.
도 3b에 도시된 바와 같이, 식각스톱막(40)의 표면이 노출될때까지 텅스텐막(42)과 TiN/Ti(41)을 화학적기계적연마하여 스토리지노드콘택홀에 TiN/Ti(41a)이 개재된 텅스텐플러그(42a)를 매립시킨다. 결과적으로, 텅스텐플러그(42a)는 스토리지노드콘택홀을 완전히 채운다.
도 3c에 도시된 바와 같이, 텅스텐플러그(42a)가 매립된 결과물상에 제3 층간절연막(44)과 접착층(45)을 차례로 증착한 후, 접착층(45)과 제3 층간절연막(44)를 동시에 패터닝하여 텅스텐플러그(42a)를 오픈시키는 콘택홀(46)을 형성한다. 이때, 콘택홀(46)은 텅스텐플러그가 매립된 스토리지노드콘택홀보다 큰 폭을 갖고 형성되며, 콘택홀(46)을 형성하기 위한 식각시 식각스톱막(40)이 스톱 역할을 하여 텅스텐플러그(42a) 주위에 단차가 발생되는 것을 방지한다. 그리고, 콘택홀(46) 형성을 위한 식각은 습식식각 또는 건식식각을 선택하여 적용하거나, 습식식각후 건식식각할 수 있다.
여기서, 제3 층간절연막(44)은 물리기상증착법(PVD), 화학기상증착법(CVD), 원자층증착법(ALD) 또는 스핀온법(Spin-On)중에서 선택된 증착법을 이용하여 100Å∼2000Å 두께로 증착한 HDP 산화막, BPSG, PSG, MTO, HTO 또는 TEOS를 소스로 한 산화막 중에서 선택된다. 그리고, 증착후 평탄화를 목적으로 화학적기계적연마를 적용하고, 평탄화 및 치밀화를 목적으로 후속 열처리를 수행한다. 열처리는 400℃∼800℃의 온도범위에서 1초∼2시간동안 N2, O2, Ar, He, Ne, Kr 또는 O3중에서 선택된 분위기로 수행된다.
한편, 접착층(45)은 후속 화학적기계적연마(CMP)시의 스톱막 역할 및 하부전극을 이루는 이리듐막의 접착층 역할을 동시에 수행하며, 이러한 접착층(45)은 알루미나(Al2O3), TiO2또는 Ta2O5중에서 선택된다.
전술한 접착층(45)은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD) 중에서 선택된 증착법을 이용하여 50Å∼1000Å의 두께로 증착되며, 증착후 평탄화 및 치밀화를 목적으로 열처리를 수행한다. 열처리는 400℃∼800℃의온도범위에서 1초∼2시간동안 N2, O2, Ar, He, Ne, Kr 또는 O3중에서 선택된 분위기로 수행된다.
도 3d에 도시된 바와 같이, 텅스텐플러그(42a)를 노출시킨 콘택홀(46)을 포함한 전면에 확산배리어막(47)을 증착한 후, 화학적기계적연마(CMP)를 통해 콘택홀에 평탄한 표면을 갖고 매립되는 확산배리어막(47)을 형성한다. 이때, 접착층(45)을 잔류시킨다.
여기서, 확산배리어막(47)은 후속 하부전극을 이루는 이리듐막(48)과 텅스텐플러그(42a)간 상호확산을 방지하기 위한 막으로서, TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN 또는 CrTaN 중에서 선택되고, 이들 확산배리어막(47)은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD) 중에서 선택된 증착법을 이용하여 50Å∼1000Å의 두께로 증착된다.
한편, 확산배리어막(47) 증착후에 확산방지특성 향상 및 박막의 치밀화를 위해 열처리 또는 플라즈마처리를 수행할 수 있는데, 열처리는 공지된 급속열처리(RTP) 또는 로열처리를 이용하며, 열처리시 분위기는 N2, Ar, O2또는 이들의 혼합가스를 이용한다. 또한, 열처리시간은 로열처리시에는 5분∼2시간으로 하고, 급속열처리시에는 1초∼10분으로 한다.
그리고, 플라즈마처리시 분위기는 O2, O3, N2, N2O 또는 NH3이다.
전술한 확산배리어막(47)의 화학적기계적연마시, 접착층(45)과 제3 층간절연막(44)의 두께는 확산배리어막(47) 두께를 고려하여 결정하고, 접착층(45)은 후속하부전극을 이루는 이리듐막(48)의 접착층 역할을 하기 때문에 후속에 추가적인 접착층 형성 및 접착층 오픈 마스크/식각 공정이 필요없는 자기정렬오픈(self-aligned open) 구조를 갖는다.
또한, 식각스톱막(40)이 식각스톱 역할을 하기 때문에 확산배리어막(47)의 두께를 쉽고 정확하게 제어할 수 있다.
도 3e에 도시된 바와 같이, 확산배리어막(47)상에 하부전극을 이루는 적층막을 형성하되, 이리듐막(48), 이리듐산화막(49), 제1 백금막(50)의 순서로 적층된 하부전극을 형성한다. 이때, 이리듐막(48)은 1000Å 두께이고, 이리듐산화막(49)은 100Å 두께이고, 제1 백금막(50)은 1000Å 두께이다.
전술한 바와 같이, 하부전극을 이루는 적층막은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 증착하되, 바람직하게 제1 이리듐막(48)은 500Å∼3000Å 두께로 증착되고, 이리듐산화막(49)은 10Å∼1000Å 두께로 증착되고, 제1 백금막(50)은 100Å∼2000Å 두께로 증착된다.
하부전극의 다른 적층구조로는 Pt/RuTiN, Pt/RuTiO, Pt/CrTaN, Pt/CrTiN, IrO2/Ir, Ir, Pt/RuO2/Ru, RuO2/Ru 또는 Ru 중에서 선택될 수 있고, 적층구조외에 3차원 적층구조, 콘케이브(concvave) 구조가 가능하다.
다음으로, 하부전극을 포함한 전면에 제4 층간절연막(51)으로서 PSG막을 증착한다.
도 3f에 도시된 바와 같이, 하부전극을 이루는 제1 백금막(50)의 표면이 드러날때까지 제4 층간절연막(51)을 화학적기계적연마 또는 에치백하여 제1 백금막(50)의 표면을 노출시키면서 평탄화된 제4 층간절연막(51a)을 잔류시킨다. 이때, 제4 층간절연막(51a)은 하부전극을 에워싸면서 이웃한 하부전극간 고립을 제공한다.
한편, 먼저 화학적기계적연마를 수행하여 적당한 두께만큼 제4 층간절연막(51)을 제거하여 평탄화한 다음, 남아 있는 하부전극상의 여분의 제4 층간절연막(51)을 에치백을 통해 제거하는 2단계 과정을 수행할 수도 있다.
도 3g에 도시된 바와 같이, 제4 층간절연막(51a)에 의해 고립된 하부전극을 포함한 전면에 강유전체막(52)을 1000Å 두께로 증착한 후, 강유전체막(52)상에 제2 백금막(53)을 1500Å 두께로 증착한다.
이때, 강유전체막(52)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 50Å∼2000Å의 두께로 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.
그리고, 상부전극은 제2 백금막(53)외에 이리듐막(Ir), 루테늄막(Ru)과 같은 귀금속막(noble metal), TiN, TaN, WN과 같은 금속질화물, IrO2, RuO2, LSCO, YBCO 등의 산화물전극을 적용한다.
한편, 상부전극인 제2 백금막(53) 증착후 강유전체막(52)의 결정화를 위한열처리를 수행하는데, 열처리시 온도는 400℃∼800℃이고, 열처리분위기는 O2, N2, Ar, O3, He, Ne, Kr이고, 열처리시간은 10분∼5시간동안 실시하고 열처리장치로는 확산로 또는 급속열처리장치를 이용하거나, 이들 장치를 혼합하여 여러번 수행할 수도 있다. 이러한 열처리를 후속 상부전극 패터닝후에 실시해도 동일한 효과를 얻는다.
다음으로, 통상적인 상부전극 패터닝 과정을 통해 제2 백금막(53)을 식각한다. 이때, 상부전극인 제2 백금막(53)과 강유전체막(52)을 동시에 식각할 수도 있고, 제2 백금막(53) 식각후에 셀영역 이외의 지역에 있는 강유전체막을 제거하는 2단계 패터닝 방법을 선택하여 이용할 수 있다. 도 3g는 후자의 방법을 선택한 경우이다.
한편, 상부전극인 제2 백금막(53)은 라인 형태로 패터닝하여 플레이트라인(plate line)으로 사용한다.
도 4는 도 3f에 따른 평면도로서, 텅스텐플러그(42a)를 충분히 넓게 오픈시키면서 연결된 확산배리어막(47)이 형성되고, 확산배리어막(47)보다 큰 폭으로 패터닝된 하부전극이 형성되고, 이웃한 하부전극을 공유하는 하나의 상부전극이 형성된다.
도 4를 참조하면, 하부전극의 최상층인 제1 백금막(50)상에 미도시된 강유전체막이 이웃한 하부전극들을 모두 덮고, 강유전체막상에 상부전극인 제2 백금막(53)을 라인 형태로 패터닝하여 플레이트라인을 겸하도록 하고 있다.
따라서, 금속배선(55)을 위한 콘택(54) 식각을 플레이트라인의 끝단에 하나씩만 형성시키면 되므로 콘택식각과정에 따른 강유전체 캐패시터 열화를 방지할 수 있다.
전술한 실시예에 의한 강유전체 메모리 소자는 MTP(Merged Top Plate) 구조를 갖는 2차원 적층형 캐패시터를 구현하고 있는 것으로, 하부전극이 매립된 구조상에 강유전체막을 형성하여 상부전극 형성전에 평탄화를 이루므로써 후속 공정과 더불어 평탄한 구조를 용이하게 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 고온 산화분위기의 열처리가 필수적인 강유전체 메모리 소자 제조시, 열안정성이 우수하고, 전기적 특성이 우수한 고밀도 강유전체 메모리 소자를 구현할 수 있는 효과가 있다.
또한, 제조 공정이 매우 용이해지기 때문에 강유전체 메모리 소자의 수율을 향상시키고, 비용을 절감할 수 있는 효과가 있다.

Claims (19)

  1. 트랜지스터가 형성된 반도체기판;
    상기 반도체기판의 일부를 노출시키는 제1 개구를 갖고 표면이 평탄한 제1 절연물;
    상기 제1 절연물의 제1 개구에 매립된 콘택부;
    상기 콘택부보다 큰 폭으로 상기 콘택부를 오픈시키는 제2 개구를 갖는 상기 제1 절연물상의 제2 절연물;
    상기 제2 개구에 매립된 확산배리어막;
    상기 확산배리어막보다 큰 폭으로 상기 확산배리어막을 오픈시키는 제3 개구를 갖는 상기 제2 절연물상의 제3 절연물;
    상기 제3 개구에 매립되어 상기 제3 절연물에 에워싸이는 하부전극;
    상기 하부전극 및 상기 제3 절연물을 덮는 강유전체막; 및
    상기 강유전체막상에 형성되며 플레이트라인을 겸하는 상부전극
    을 포함함을 특징으로 하는 강유전체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 절연물은 층간절연막과 식각스톱막의 순서로 적층된 것을 특징으로 하는 강유전체 메모리 소자.
  3. 제2항에 있어서,
    상기 식각스톱막은 실리콘질화막, 실리콘옥시나이트라이드막 또는 알루미나중에서 선택되는 것을 특징으로 하는 강유전체 메모리 소자.
  4. 제1항에 있어서,
    상기 제2 절연물은 층간절연막과 접착층의 순서로 적층된 것을 특징으로 하는 강유전체 메모리 소자.
  5. 제4항에 있어서,
    상기 접착층은 알루미나, TiO2또는 Ta2O5중에서 선택되는 것을 특징으로 하는 강유전체 메모리 소자.
  6. 제1항에 있어서,
    상기 확산배리어막은 TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN,CrTiN 또는 CrTaN 중에서 선택되는 것을 특징으로 하는 강유전체 메모리 소자.
  7. 제1항에 있어서,
    상기 콘택부는 배리어메탈과 텅스텐플러그가 매립된 것을 특징으로 하는 강유전체 메모리 소자.
  8. 트랜지스터가 형성된 반도체기판상에 제1 절연물을 형성하는 단계;
    상기 제1 절연물을 식각하여 상기 반도체기판의 일부를 노출시키는 제1 개구를 형성하는 단계;
    상기 제1 개구에 콘택부를 매립시키는 단계;
    상기 콘택부를 포함한 상기 제1 절연물상에 제2 절연물을 형성하는 단계;
    상기 제2 절연물을 식각하여 상기 콘택부보다 큰 폭으로 상기 콘택부를 오픈시키는 제2 개구를 형성하는 단계;
    상기 제2 개구에 확산배리어막을 매립시키는 단계;
    상기 확산배리어막상에 하부전극을 형성하는 단계;
    상기 하부전극을 에워싸면서 상기 하부전극 표면을 노출시키는 제3 절연물을 형성하는 단계; 및
    상기 하부전극 및 상기 제3 절연물상에 강유전체막과 상부전극을 형성하는단계
    를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 절연물을 형성하는 단계는,
    상기 반도체기판상에 층간절연막과 식각스톱막을 차례로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  10. 제9항에 있어서
    상기 제1 개구에 콘택부를 매립시키는 단계는,
    상기 제1 개구를 포함한 상기 식각스톱막상에 배리어메탈을 증착하는 단계;
    상기 제1 개구를 채울때까지 상기 배리어메탈상에 텅스텐막을 증착하는 단계; 및
    상기 식각스톱막의 표면이 드러날때까지 상기 텅스텐막을 화학적기계적연마하는 단계
    를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 식각스톱막은 실리콘질화막, 실리콘옥시나이트라이드막 또는 알루미나중에서 선택되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  12. 제8항에 있어서,
    상기 제2 절연물을 형성하는 단계는,
    상기 제1 절연물상에 층간절연막과 접착층을 차례로 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 개구에 확산배리어막을 매립시키는 단계는,
    상기 제2 개구를 채울때까지 상기 접착층상에 상기 확산배리어막을 형성하는 단계; 및
    상기 접착층의 표면이 드러날때까지 상기 확산배리어막을 화학적기계적연마하는 단계
    를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  14. 제8항 또는 제12항에 있어서,
    상기 확산배리어막은, TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN 또는 CrTaN 중에서 선택되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  15. 제12항 또는 제13항에 있어서,
    상기 접착층은, 알루미나, TiO2또는 Ta2O5중에서 선택되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  16. 제8항에 있어서,
    상기 제3 절연물을 형성하는 단계는,
    상기 하부전극을 포함한 전면에 상기 제3 절연물을 형성하는 단계; 및
    상기 하부전극의 표면이 드러날때까지 상기 제3 절연물을 평탄화시키는 단계
    를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제3 절연물을 평탄화시키는 단계는,
    화학적기계적연마 또는 에치백을 통해 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 제3 절연물을 평탄화시키는 단계는,
    상기 제3 절연물이 상기 하부전극 상부에 잔류하는 조건으로 화학적기계적연마를 수행한 후 잔류하는 상기 제3 절연물을 에치백하는 2단계 과정을 통해 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
  19. 제8항에 있어서,
    상기 상부전극을 형성하는 단계에서,
    상기 상부전극은 라인형태로 패터닝되어 플레이트라인을 겸하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
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