JP4467229B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、半導体素子及びその製造方法に関し、特に、キャパシタを備える半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化や小型化、高速化が進められるにつれ、キャパシタの占有面積が減少してきている。しかし、半導体素子の高集積化や小型化がなされても、駆動に必要なキャパシタの静電容量を確保する必要があり、そのための研究が進められている。
【０００３】
キャパシタの静電容量を確保するための一つの方法として、キャパシタの下部電極をシリンダー(Cyclinder)構造、スタック(Stack)構造、ピン(Pin)構造、凹状(Concave)構造などの多様な構造にして、制限された面積下でキャパシタ下部電極の有効表面積を拡大する方法がある。
【０００４】
また、他の方法として、キャパシタ誘電体膜にBST、Ta2O5などの高誘電体膜や、SBTN((Sr、Bi)(Ta、Nb)2O9)、SBT((Sr、Bi)Ta2O9)、BLT((Bi、La)Ti3O12)のような強誘電体膜を用いる方法がある。なお、このような高誘電体膜や強誘電体膜を用いる場合、電気的特性面でキャパシタの上部電極や下部電極には、白金(Pt)、イリジウム(Ir)、ルテニウム(Ru)、イリジウム酸化膜(IrO)、ルテニウム酸化膜(RuO)、白金合金(Pt-alloy)、TiNなどの導電性膜が用いられている。
【０００５】
このような導電性膜を用いてキャパシタ下部電極を形成する場合、ソース／ドレイン領域や、ワードライン、ビットラインのようなトランジスタ形成工程が完了した半導体基板上に、これらのトランジスタ等に接続されたストレージノードコンタクトプラグを先に形成しておき、該ストレージノードコンタクトプラグに接続された下部電極を形成して得られるPP(Polysilicon Plug)構造が広く用いられている。
【０００６】
図1A及び図1Bは、従来の技術に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【０００７】
図1Aに示すように、まず半導体基板11上にゲート酸化膜12及びワードライン13を形成する。
【０００８】
引き続いて、ワードライン13両側の半導体基板11の表層部に不純物をイオン注入してソース14a及びドレイン14b(またはドレイン領域14a及びソース領域14b)を形成した後、半導体基板11及びワードライン13の上面に第1層間絶縁膜15を形成する。
【０００９】
次いで、第1層間絶縁膜15をパターニングして、ドレイン領域14bを露出する第1コンタクトホールを形成した後、第1コンタクトホール内及び第1層間絶縁膜15の上面にタングステン層を成長させる。
【００１０】
次いで、第1層間絶縁膜15の上面が露出するまで、タングステン層をエッチバック法または化学機械的研磨(Chemical Mechanical Polishing；CMP)法等で平坦化して第1コンタクトホール内に埋め込まれたビットラインコンタクト、すなわちタングステンプラグ16を形成する。
【００１１】
そして、タングステンプラグ16及び第1層間絶縁膜15の上面にビットライン用導電膜を成長させた後、パターニングしてタングステンプラグ16を介してドレイン14bに接続されたビットライン17を形成する。このようにして、トランジスタ製造工程を実施しておく。
【００１２】
次いで、ビットライン17及び第1層間絶縁膜15の上面に、第2層間絶縁膜18を成長させて平坦化した後、パターニングした感光膜(図示せず)をマスクとして、第2層間絶縁膜18と第1層間絶縁膜15とをエッチングし、ソース領域14aの表面を露出する第2コンタクトホールを形成する。この第2コンタクトホールは、通常ストレージノードコンタクトホール(Storage Node Contact hole)と呼ばれる。
【００１３】
次いで、第2コンタクトホール内及び第2層間絶縁膜18の上面にポリシリコン層を成長させた後、エッチバック法やＣＭＰ法により第2コンタクトホール内の上方部分に隙間を有して埋め込まれたポリシリコンプラグ19を形成する。
【００１４】
次いで、ポリシリコンプラグ19及び第2層間絶縁膜18上にチタニウム(Ti)を成長させ、急速熱処理(Rapid Thermal Process；RTP)を施して、ポリシリコンプラグ19のシリコン(Si)とチタニウム(Ti)とを反応させて、ポリシリコンプラグ19の上面にチタニウムシリサイド(Ti-Si)膜20を形成する。このチタニウムシリサイド膜20は、ポリシリコンプラグ19と下部電極との間でオーミックコンタクトを形成する役割を果たす。
【００１５】
次に、ウェットエッチング等で未反応のチタニウムを除去し、チタニウムシリサイド膜20及び第2層間絶縁膜18の上面にチタニウムナイトライド(TiN)層を成長させた後、第2層間絶縁膜18の表面が露出されるまでチタニウムナイトライド層をエッチバック法やCMP法で平坦化して、第2コンタクトホール内に完全に埋め込まれたチタニウムナイトライド膜21を形成する。このチタニウムナイトライド膜21は、ポリシリコンプラグ19と下部電極との間の相互拡散を防止するバリヤ層として作用する。
【００１６】
次いで、チタニウムナイトライド膜21及び第2層間絶縁膜18の上面に接着層22を形成した後、接着層22をパターニングして、チタニウムナイトライド膜21を露出させる第3コンタクトホールを形成する。
【００１７】
この第3コンタクトホールは、非導電性の接着層22を貫通して、後続する拡散バリヤ膜とチタニウムナイトライド膜21とを電気的に接続させるために、チタニウムナイトライド膜21が埋め込まれた第2コンタクトホールより広い幅で形成される。なお、接着層22は、下部電極と第2層間絶縁膜18との間の接着力を強化するためのものであって、この接着層22にはIrO2等が用いられる。
【００１８】
次に、図1Bに示すように、第3コンタクトホールが形成された接着層22、チタニウムナイトライド膜21及び第2層間絶縁膜18の上面に拡散バリヤ膜23、下部電極24、誘電体膜25、上部電極26を形成するための層を順に成長させた後、上部電極26を先にパターニングして形成し、次いで誘電体膜25、下部電極24、拡散バリヤ膜23及び接着層22を順にパターニングして形成する。このようにしてキャパシタ構造を形成する。
【００１９】
上述したような構造はCOB(Capacitor Over Bitline)構造といわれるが、この構造では、ポリシリコンプラグ19、チタニウムシリサイド膜20及びチタニウムナイトライド21からなるストレージノードコンタクト(SNC)を形成する工程、及び該ストレージノードコンタクトに接続される拡散バリヤ膜23を形成する工程が極めて重要である。
【００２０】
ストレージノードコンタクトを形成する工程では、後続する誘電体膜25の結晶化の際に必須の高温熱処理時に十分な耐熱特性を有する構造を形成することが要求される。
【００２１】
また、該誘電体膜25を形成する際の下層となる拡散バリヤ膜23を形成する工程では、拡散バリヤ膜23の上面が十分に平坦であることが要求される。これは、誘電体膜25を有機金属気相成長法(Metal Organic Chemical Vapor Deposition；MOCVD法)や、ゾル-ゲル(Sol-gel)法により形成する場合、特に重要となる。
【００２２】
しかし、拡散バリヤ膜23とプラグとの間を接着するためには、接着層22が必要であり、これによって、拡散バリヤ膜23の平坦性が損なわれていた。その理由は、接着層22の開口によってトポロジー(topology)、すなわち段差が発生し、後続する強誘電体膜の成長時に悪影響を与えていたためである。この弊害を抑えるために、接着層22を薄膜化することによって平坦性を確保することが試みられた。拡散バリヤ膜23の平坦性は、接着層22の厚さが薄ければ薄いほど良くなるからである。
【００２３】
図２は、図１Ａに示した第３コンタクトホールを形成したときの素子の構造をより詳細に示す断面図である。
【００２４】
上述したように、薄膜化された接着層22を成長させると、次に、エッチングによりチタニウムナイトライド膜21を露出させる上記第３コンタクトホールを形成する。この場合、第２層間絶縁膜18に対する接着層22のエッチング選択比、及びチタニウムナイトライド膜21に対する接着層22のエッチング選択比を高くするエッチング条件でエッチングを行うことが必要となる。これは、接着層22の上面と第２層間絶縁膜18及びチタニウムナイトライド膜21の上面との間の段差を小さくし、後続する誘電体膜25の成長時にトポロジーによる弊害を抑えるためである。
【００２５】
【発明が解決しようとする課題】
しかし、一般的に拡散バリヤ膜23には IrOx/Irの積層構造が用いられ、接着層22には、IrO2が用いられる。IrO2は、その接着特性こそ十分であるが、反応性の低い物質であるため、これをパターニングするときのエッチングは物理的な方法に限られる。したがって、第３コンタクトホール形成時のエッチングにおけるエッチング選択比は低いものに限られてしまう。その結果、被エッチング膜である接着層22をエッチングした後、マージン確保のために行うオーバエッチングでは、図示したようにチタニウムナイトライド膜21に対する第２層間絶縁膜18のエッチング選択比が高くなるなどの不具合が生じてしまい、チタニウムナイトライド膜21のメサ状構造を内部に有するトレンチAが第２層間絶縁膜18表層部に形成されてしまう等、拡散バリヤ膜23の平坦性を実現するには限界があった。
【００２６】
そのため、後続する誘電体膜25を成長させる際に、トポロジーのために誘電体膜25の厚さが不均一となってしまい、誘電体膜25に熱処理を施す際にクラックなどが発生しやすくなり、また誘電体膜25のパターニングが困難になるという問題があった。
【００２７】
さらに、トポロジーにより、上記熱処理工程において、拡散バリヤ膜23とストレージノードコンタクトとの接触状態や、誘電体膜25と下部電極24との接着状態に異常が発生し、メモリ素子においてエラーが発生するなど、強誘電体膜のキャパシタを備えた半導体素子はもちろん、熱処理工程が必要な誘電体膜のキャパシタを備えた全ての半導体素子において、安定したキャパシタ特性を実現するのが困難であるという問題があった。
【００２８】
本発明は、上述した従来の技術が有する問題点を解決するためになされたものであって、トポロジーの発生を抑え、これにより、キャパシタの下部電極の平坦性を確保し、キャパシタ特性を安定化させることができる半導体素子及びその製造方法を提供することを目的としている。
【００２９】
また、本発明は、上述したような接着層を用いる際にトポロジーの発生を抑制しつつ、プラグ、オーミックコンタクト層及びバリヤ層からなる接続部の耐酸化特性を向上させることができる半導体素子及びその製造方法を提供することを目的としている。
【００３０】
【課題を解決するための手段】
本発明に係る半導体素子の製造方法は、基礎導電膜上面に層間絶縁膜を成長させる層間絶縁膜成長工程と、前記層間絶縁膜をパターニングして、前記基礎導電膜の所定領域の表面を露出させる層間膜コンタクトホールを形成する層間膜コンタクトホール形成工程と、前記層間膜コンタクトホール内に、前記基礎導電膜に接続されたプラグを形成するプラグ形成工程と、前記プラグ及び前記層間絶縁膜の上面に接着層を成長させる接着層成長工程と、前記接着層をパターニングして、前記プラグの上面を露出させる接着層コンタクトホールを形成する接着層コンタクトホール形成工程と、前記接着層コンタクトホール内に、前記プラグに接続され、前記接着層の上面に合わせて平坦化されたバリヤ層を形成するバリヤ層形成工程と、前記バリヤ層及び前記接着層の上面に第1電極と、誘電体膜と、第2電極とを含んで構成されるキャパシタを形成するキャパシタ形成工程とを含み、前記接着層コンタクトホールの幅が前記層間膜コンタクトホールの幅より大きく形成され、前記層間絶縁膜の上部を窪ませた絶縁膜凹部が形成されることを特徴としている。
【００３６】
ここで、前記バリヤ層形成工程が、前記接着層コンタクトホール内、及び前記接着層上面に導電性のバリヤ埋込層を成長させるバリヤ埋込層成長工程と、前記接着層の表面が露出するまで、前記バリヤ埋込層を化学機械的研磨（CMP）法で平坦化して、前記バリヤ層を形成するバリヤ埋込層平坦化工程とを含むことが望ましい。
【００３７】
また、前記プラグ形成工程が、前記層間膜コンタクトホール内、及び前記層間絶縁膜上面に導電性のプラグ埋込層を成長させるプラグ埋込層成長工程と、前記プラグ埋込層をエッチバック法で平坦化するプラグ埋込層平坦化工程とを含むことが望ましい。
【００３８】
また、前記接着層成長工程を、化学気相成長法（CVD法）、物理気相成長法（PVD法）、及び原子層成長法（ALD法）のうち、いずれかの成長法により行うことが望ましい。
【００３９】
また、前記接着層成長工程を、IrO2、IrSix(x=1〜2)、Al2O3、Ta2O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、HfOx(x=1〜2)及びこれらを組み合わせたもののうち、いずれかの物質を成長させて行うことが望ましい。
【００４０】
また、前記バリヤ層形成工程が、TiN、TaN、TiSiN、TiAlN、RuTiN、RuTiO及びこれらを組み合わせたもののうち、いずれかの物質を成長させる処理を含むことが望ましい。
【００５７】
【発明の実施の形態】
以下、添付した図面を参照しながら、本発明に係る実施の形態を詳しく説明する。
【００５８】
図3は、本発明の第１の実施の形態に係る半導体素子の構造を示す断面図である。ここでは、半導体素子のうち半導体基板に接続されたキャパシタの部分のみを示している。
【００５９】
図3に示すように、本発明の実施の形態に係る半導体素子は、基礎導電膜となる半導体基板31と、層間膜コンタクトホールとなる第１コンタクトホールを有し、半導体基板31上面に形成された層間絶縁膜32と、前記第１コンタクトホールと連続した接着層コンタクトホールとなる第２コンタクトホールを有し、層間絶縁膜32上面に形成された接着層34と、接着層34及び層間絶縁膜32を貫通した、前記第１コンタクトホール及び前記第２コンタクトホールからなる複合コンタクトホール内に、半導体基板31に接続され、接着層34の上面に合わせて平坦化されて形成された接続部100と、接続部100及び接着層34の上面に形成された第１電極となる拡散バリヤ膜37及び下部電極38の積層構造と、第１電極上面に形成された誘電体膜39と、誘電体膜39上面に形成された第２電極となる上部電極40とを備えたキャパシタを含んで構成されている。
【００６０】
接着層34は、イリジウムとシリコンとが含まれた金属膜、例えばイリジウムシリサイド(IrSix) (x=1〜2)に限らず、イリジウム酸化膜（IrO2）、Al2O3、Ta2O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、HfOx(x=1〜2)及びこれらを組み合わせたもののうち、いずれかを含んで構成されていることが望ましい。
【００６１】
また、本実施の形態では、接続部100は、半導体基板31上に形成されたプラグとなるポリシリコンプラグ33、オーミックコンタクト層となるチタニウムシリサイド膜35、及びバリヤ層となるチタニウムナイトライド膜36aを含んで構成されており、接続部100の上面となるチタニウムナイトライド膜36aの上面は、接着層34の上面とほぼ同じ高さとなっている。
【００６２】
本実施の形態では接続部100のプラグとして、ポリシリコンを用いているが、別の実施の形態では、タングステン(W)、タングステンシリサイド(W-Si)、TiN、TiAlN、TaSiN、TiSiN、TaN、TaAlN、TiSi、TaSi及びこれらを組み合わせたもののうち、いずれかを含んで構成されていてもよい。
【００６３】
また、接続部100のバリヤ層は、本実施の形態で用いたチタニウムナイトライド（TiN）に限らず、TaNのような二元系窒化膜、TiSiN、TiAlN及びRuTiNのような三元系窒化膜、RuTiO及びこれらを組み合わせたもののうち、いずれかを含んで構成されていてもよい。
【００６４】
そして、接続部100のオーミックコンタクト層は、本実施の形態で用いたチタニウムシリサイドに限らず、CoSiや、MoSi等をを含んで構成されていてもよい。
【００６５】
一方、層間絶縁膜32は、BSG(Boron Silicate Glass)膜、BPSG(Boron Phospho Silicate Glass) 膜、HDP(High Density Plasma)酸化膜、USG(Undoped Silicate Glass) 膜、TEOS(Tetra Ethyl Ortho Silicate) 膜、APL(advanced planarization layer)酸化膜、SOG(Spin On Glass) 膜及びこれらを組み合わせた積層膜のうち、いずれかを含んで構成されていることが望ましい。
【００６６】
また、第１電極となる拡散バリヤ膜37及び下部電極38の積層構造、及び第２電極となる上部電極40は、Pt、Ir、IrOx、Ru、RuOx、Rh、RhOx、CaRuO3、SrRuO3、BaRuO3、BaSrRuO3、CaIrO3、SrIrO3、BaIrO3、(La、Sr)CoO3、Cu、Al、Ta、Mo、W、Au、Ag、WSi2、TiSi2、MoSix(x=0.3〜2)、CoSix(x=1〜2)、NbSix(x=0.3〜2)、TaSix(x=1〜2)、TiN、TaN、WN、TiSiN、TiAlN、TiBN、ZrSiN、ZrAlN、MoSiN、MoAlN、RuTiN、IrTiN、TaSiN、TaAlN、Os、OsOx(x=1〜2)、Pd、PdOx(x=1〜2)及びこれらを組み合わせたもののうち、いずれかを含んで構成されていることが望ましい。
【００６７】
また、誘電体膜39としては、Ta2O5、STO(SrTiO3)、BST、PZT、PLZT((Pb、La)(Zr、Ti)O3)、BTO(BaTiO3)、PMN(Pb(Ng1/3Nb2/3)O3)、SBTN((Sr、Bi)(Ta、Nb)2O9)、SBT((Sr、Bi)Ta2O9)、BLT((Bi、La)Ti3O12)、PT(PbTiO3)及びこれらを組み合わせたもののうち、いずれかを含んで構成されていることが望ましい。
【００６８】
図4A〜図4Eは、図３に示した半導体素子の一製造工程における素子の構造を示す断面図である。図示していないが、半導体基板31にはワードライン、ソース及びドレインを備えたトランジスタや、ビットラインコンタクト、ビットラインが形成されており、このことは以下においても同様である。
【００６９】
まず、層間絶縁膜成長工程として、上記トランジスタ等が形成された半導体基板31上面に層間絶縁膜32を成長させて、半導体基板31表面におけるトランジスタ等の凹凸形状（図示せず）を埋め込んで平坦化する。
【００７０】
次いで、層間膜コンタクトホール形成工程として、層間絶縁膜32をパターニングして、半導体基板31に形成されたソース領域やドレイン領域等の所定領域の表面を露出する層間膜コンタクトホールとして第１コンタクトホールを形成する。
【００７１】
次に、プラグ形成工程のプラグ埋込層成長工程として、第１コンタクトホール内、及び層間絶縁膜32の上面に、シリコン含有物質からなる導電性のプラグ埋込層33を成長させる。本実施の形態では、プラグ埋込層33としてポリシリコン層を成長させ、第１コンタクトホール内に埋め込まれ、半導体基板31に接続されたポリシリコンプラグ33aと、該ポリシリコンプラグ33a及び層間絶縁膜32の上面に所定の厚さを有する反応予備膜33bとを形成する。
【００７２】
このプラグ埋込層成長工程を、プラグ埋込層を、化学気相成長法(CVD法)、物理気相成長法(PVD法)、原子層成長法(ALD法)及びこれらを組み合わせた成長法のうち、いずれかの成長法を用いて成長させて行うことが望ましい。
【００７３】
しかし、ポリシリコン層を成長させるだけではプラグ埋込層33における反応予備膜33bの厚さや平坦性を十分に制御できない場合がある。プラグ埋込層33における反応予備膜33bは、後にイリジウムと反応させるので、このとき膜全体が反応するのに適した所定の厚さで形成されることが望ましい。
【００７４】
そのため、上記のような場合には、反応予備膜が厚めになるようにプラグ埋込層33を成長させた後、プラグ形成工程のプラグ埋込層平坦化工程として、ポリシリコンプラグ33a及び層間絶縁膜32上面のプラグ埋込層33をエッチバック法で平坦化することが望ましい。
【００７５】
以上のようにして、反応予備膜33bをコンタクトホールの外側の層間絶縁膜32上面に、約10Å〜約1000Åの範囲内の厚さで形成することが望ましい。
【００７６】
次いで、接着層成長工程として、反応予備膜33bの上面にイリジウム含有物質を含むイリジウム反応層（図示せず）を成長させ、反応予備膜33bのシリコンと前記イリジウム反応層のイリジウムとを反応させて、図4Bに示すように、ポリシリコンプラグ33a及び層間絶縁膜32の上面に、シリコン及びイリジウムを含有するイリジウムシリサイド(IrSix)からなる接着層34を成長させる。このとき、前記第１コンタクトホール内のポリシリコンプラグ33aが残留する。なお、本実施の形態では、イリジウム含有物質としてイリジウムを用いている。
【００７７】
この接着層成長工程を、約500℃〜約800℃の温度範囲でイリジウム反応層を成長させるとともに、反応予備膜33bのシリコンとイリジウムとを反応させて行うことが望ましい。
【００７８】
この場合、上述のように反応予備膜33bを所定の厚さにしておくと、層間絶縁膜32と接着層34との間にポリシリコンは残留しない。
【００７９】
接着層34は、特に、SiO2系の層間絶縁膜32との間で優れた接着力を有し、また、イリジウムが含まれた拡散バリヤ膜及び下部電極との間でも優れた接着力を有する。これは、層間絶縁膜32がシリコンを、拡散バリヤ膜及び下部電極がイリジウムを各々成分に有しているからである。
【００８０】
本実施の形態では、接着層成長工程を、イリジウムを約500℃〜約800℃の温度範囲で成長させるとともに反応予備膜33bのシリコンとイリジウムとを反応させて行っているが、接着層成長工程を、約500℃〜約800℃の温度範囲で前記イリジウム反応層を成長させる条件で行った後、約500℃〜約800℃の温度範囲での熱処理を、少なくとも一回以上施して行うこともできる。
【００８１】
なお、上記のようにイリジウムシリサイドを形成する場合、イリジウムとシリコンとの組成比は熱処理の温度や雰囲気により決定され、組成によって電気導電性に差が生じる。
【００８２】
次に、接着層コンタクトホール形成工程として、図４Cに示すように、接着層34をパターニングして、ポリシリコンプラグ33aの上面を露出させる第２コンタクトホールを形成する。
【００８３】
次いで、バリヤ層形成工程として、図４Ｄに示すように、第２コンタクトホール内に、ポリシリコンプラグ33aに接続され、接着層34の上面に合わせて平坦化された、チタニウムシリサイド膜35とチタニウムナイトライド膜36aとの積層構造からなるバリヤ層を形成する。
【００８４】
まず、第２コンタクトホール内及び接着層34の上面にチタニウム層（図示せず）を成長させ、急速熱処理(RTP)を施して、ポリシリコンプラグ33aのシリコンとチタニウム層のチタニウムとを反応させて、ポリシリコンプラグ33a上面にチタニウムシリサイド(Ti-Si)膜35を形成する。チタニウムシリサイド膜35は、ポリシリコンプラグ33aと第１電極との間にオーミックコンタクトを形成する役割を果たす。
【００８５】
次いで、ウェットエッチング等で未反応のチタニウムを除去した後、バリヤ層形成工程のバリヤ埋込層成長工程として、図４Ｃに示すように、第２コンタクトホール内のチタニウムシリサイド膜35上面、及び接着層34上面に、導電性のバリヤ埋込層としてチタニウムナイトライド(TiN)層36を成長させる。このようにバリヤ層形成工程は、TiN、TaN、TiSiN、TiAlN、RuTiN、RuTiO及びこれらを組み合わせたもののうち、いずれかの物質を成長させる処理を含むことが望ましい。
【００８６】
そして、バリヤ層形成工程のバリヤ埋込層平坦化工程として、図４Dに示すように、接着層34の表面が露出するまで、チタニウムナイトライド層36をCMP法で平坦化して、第２コンタクトホールに埋め込まれたバリヤ層となるチタニウムナイトライド膜36aを形成する。
【００８７】
このバリヤ埋込層平坦化工程を、チタニウムナイトライド膜36aと接着層34との研磨選択比が約50:1〜80:1の範囲内となる条件で行うことが望ましく、そのため、スラリーなどの研磨条件を設定し、CMP法による接着層34の損失を低減させるとよい。
【００８８】
このチタニウムナイトライド膜36aは、コンタクト抵抗を低下させ、拡散防止特性を向上させるという役割を果たす。そのためには、チタニウムナイトライド膜36aを50Å〜5000Åの範囲内の厚さで形成することが好ましく、またN2、N2O、NH3及びO2のうち、いずれかのガス雰囲気中でプラズマ処理を施すことによって、酸化防止特性をより一層向上させることができる。
【００８９】
次に、キャパシタ形成工程として、図4Eに示すように、チタニウムナイトライド36a及び接着層34の上面に第１電極となる拡散バリヤ膜37及び下部電極38と、誘電体膜39と、第２電極となる上部電極40とを含んで構成されるキャパシタを形成する。
【００９０】
本実施の形態では、誘電体膜39を、MOCVD法、ゾル-ゲル法、スピンオン法、CVD法、ALD法、PVD法及びこれらを組み合わせた成長法のうち、いずれか一つの成長法により成長させることが望ましい。そして、拡散バリヤ膜37、下部電極38及び上部電極40を、MOCVD法、CVD法、ALD法、PVD法及びこれらを組み合わせた成長法のうち、いずれかの成長法により成長させることが望ましい。
【００９１】
次いで、上部電極40を先にパターニングし、誘電体膜39、下部電極38、拡散バリヤ膜37及び接着層34を順にパターニングして、下部電極38の幅が上部電極40の幅より広いキャパシタを形成する。
【００９２】
この場合、誘電体膜39をパターニングした後、300℃〜850℃で一回以上の熱処理を施し、キャパシタを形成した後に、キャパシタの特性を向上させるために窒素を含んだガス雰囲気、例えばアンモニア(NH3)雰囲気下でプラズマ処理を施すことが望ましい。
【００９３】
例えば、誘電体膜39をパターニングした後、300℃〜500℃の温度範囲で、プラズマ熱処理またはUV-O3熱処理を施して、膜内の酸素の欠乏を十分に補う。その後、500℃〜850℃の温度範囲で急速熱処理(RTP)、または通常の熱処理を施して、膜内に残留する炭素、水素などの不純物を除去する。これにより、優れた誘電体特性を得ることができる。
【００９４】
図5は、本発明の第２の実施の形態に係る半導体素子の構造を示す断面図である。
【００９５】
図5に示すように、本発明の第２の実施の形態に係る半導体素子は、基礎導電膜となる半導体基板51と、層間膜コンタクトホールとなる第３コンタクトホールを有し、半導体基板51上面に形成された層間絶縁膜52と、前記第３コンタクトホールと連続した接着層コンタクトホールとなる第４コンタクトホールを有し、層間絶縁膜52上面に形成された接着層54と、接着層54及び層間絶縁膜52を貫通した、前記第３コンタクトホール及び前記第４コンタクトホールからなる複合コンタクトホール内に半導体基板51に接続され、接着層54の上面に合わせて平坦化されて形成された接続部200と、接続部200及び接着層54の上面に形成された第１電極となる拡散バリヤ膜57及び下部電極58の積層構造、第1電極上面に形成された誘電体膜59、及び誘電体膜59上面に形成された第２電極となる上部電極60を備えたキャパシタを含んで構成されている。
【００９６】
本実施の形態では、図示したように、コンタクトホールの形状が図３に示したものと大きく異なっている。すなわち、接着層コンタクトホールとなる第４コンタクトホールは、層間膜コンタクトホールとなる第３コンタクトホールより広い幅を有し、層間絶縁膜52の上部を窪ませる絶縁膜凹部を備えている。
【００９７】
これにより、接続部200は、第３コンタクトホール内に形成されたプラグとなるポリシリコンプラグ53と、絶縁膜凹部を含む第４コンタクトホール内に形成されたオーミックコンタクト層となるチタニウムシリサイド膜55及びバリヤ層となるチタニウムナイトライド膜56aとを含んで構成されている。そして、接続部２００の上端面となるチタニウムナイトライド膜56aは、接着層34の上面とほぼ同じ高さとなっており、また、ポリシリコンプラグ53に比べてその幅がより広くなっている。すなわち、接続部200は、その上面の面積が底面の面積に比べてより広くなっている。
【００９８】
しかし、本実施の形態における接着層５4、接続部200、層間絶縁膜52、第１電極となる拡散バリヤ膜５７及び下部電極５８、第２電極となる上部電極６０、及び誘電体膜59等を構成する物質については、図３に示したものと同様である。
【００９９】
図6A〜図6Eは、図５に示した半導体素子の一製造工程における素子の構造を示す断面図である。なお、ここでも、半導体基板５１にトランジスタ等が省略されている。
【０１００】
図６Ａ及び図６Ｂに示す層間絶縁膜成長工程、層間膜コンタクトホール形成工程、プラグ形成工程及び接着層成長工程を経て、半導体基板51上面に層間絶縁膜52及びポリシリコンプラグ53aを形成し、その上面に接着層54を形成するまでの工程は、図４Ａ及び図４Ｂに示したものと同様であるので、ここではその説明を省略する。
【０１０１】
本実施の形態では、接着層コンタクトホール形成工程として、図6Cに示すように、接着層54をパターニングして、ポリシリコンプラグ53aの上面を露出させる第４コンタクトホールを形成する。この第４コンタクトホールは、層間絶縁膜52の上部を窪ませた絶縁膜凹部を備えており、ポリシリコンプラグ53aより広い幅をもって、埋め込まれた上記第３コンタクトホールと連続している。
【０１０２】
この場合、絶縁膜凹部形成のために接着層54をエッチングした後、層間絶縁膜52をオーバエッチングすることとなるが、このとき、層間絶縁膜52とポリシリコンプラグ53aとのエッチングの選択比を調節することにより、ポリシリコンプラグ53aの上方部分を残留させておく。
【０１０３】
次いで、バリヤ層形成工程として、図６Ｄに示すように、絶縁膜凹部を含む第４コンタクトホール内に、チタニウムシリサイド膜55及びチタニウムナイトライド膜56aからなるバリヤ層を形成する。
【０１０４】
まず、絶縁膜凹部を含む第４コンタクトホール内、及び接着層54上面に、チタニウム層（図示せず）を成長させ、急速熱処理(RTP)を施して、ポリシリコンプラグ53aのシリコンとチタニウムとを反応させる。このようにして、ポリシリコンプラグ53a上面にオーミックコンタクト層となるチタニウムシリサイド(Ti-Si)膜55を形成する。チタニウムシリサイド膜55は、ポリシリコンプラグ53aと第１電極との間にオーミックコンタクトを形成する役割を果たす。
【０１０５】
次いで、ウェットエッチング等で未反応チタニウムを除去した後、バリヤ層形成工程のバリヤ埋込層成長工程として、図６Ｃに示すように、絶縁膜凹部を含む第４コンタクトホール内、及び接着層54上面に、導電性のバリヤ埋込層としてチタニウムナイトライド(TiN)層56を成長させる。
【０１０６】
そして、バリヤ層形成工程のバリヤ埋込層平坦化工程として、図6Dに示すように、接着層54の表面が露出するまで、チタニウムナイトライド層56をCMP法で平坦化して、第４コンタクトホールに埋め込まれたバリヤ層となるチタニウムナイトライド膜56aを形成する。チタニウムナイトライド膜56aの研磨条件等については、図４Ｃ及び図４Ｄに示した場合と同様である。
【０１０７】
次に、キャパシタ形成工程として、図6Eに示すように、チタニウムナイトライド膜56a及び接着層54上面に第１電極となる拡散バリヤ膜57及び下部電極58と、誘電体膜59と、上部電極60とを順に形成するが、これについても図４Ｅに示した実施の形態と同様であるので、その詳細な説明を省略する。
【０１０８】
上述したような第１の実施の形態又は第２の実施の形態によれば、バリヤ層となるチタニウムナイトライド膜36a又は56aと第１電極となる拡散バリヤ膜37又は57及び下部電極38又は58の積層構造との間を接続するための接着層コンタクトホールを形成した後、接着層34又は54の上面に合わせて平坦化されたチタニウムナイトライド膜36a又は56aを形成することにより、上述したトポロジーの発生を抑制することができる。
【０１０９】
図7A〜図7Eは、本発明の第３の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【０１１０】
まず、図7Aに示すように、上述した実施の形態と同様にして、層間絶縁膜成長工程として、ワードライン、ソース／ドレイン領域、ビットラインコンタクト及びビットライン(いずれも図示せず)のようなトランジスタ形成工程が完了した、基礎導電膜となる半導体基板71上面に層間絶縁膜72を成長させる。
【０１１１】
次いで、層間膜コンタクトホール形成工程として、層間絶縁膜72をパターニングして、半導体基板71に形成されたソース領域やドレイン領域等の所定の表面を露出させる層間膜コンタクトホールとしての第５コンタクトホールを形成する。
【０１１２】
次に、プラグ形成工程のプラグ埋込層成長工程として、第１コンタクトホール内、及び層間絶縁膜72の上面に、シリコン含有物質からなる導電性のプラグ埋込層（図示せず）を成長させる。本実施の形態でも、シリコン含有物質からなる導電性のプラグ埋込層としてポリシリコン層を成長させている。
【０１１３】
次に、プラグ形成工程のプラグ埋込層平坦化工程として、層間絶縁膜72の上面が露出するまで、ポリシリコン層をエッチバック法で平坦化して、第５コンタクトホール内に埋め込まれたポリシリコンプラグ73を形成する。層間絶縁膜72やプラグ埋込層の材質や成長法については、上述した実施の形態と同様である。
【０１１４】
次いで、接着層成長工程として、ポリシリコンプラグ73及び層間絶縁膜72の上面に接着層74を成長させる。本実施の形態では、上述したような反応予備膜を用いず、前記プラグ及び前記層間絶縁膜の上面に、接着層74としてイリジウム酸化膜(IrO2)を直接成長させている。上述した実施の形態における接着層と同様に、イリジウム酸化膜の接着層74もまた、下部電極と層間絶縁膜との間を接着し、下部電極の酸化による接着力の低下及びこれによる下部電極等のリフティング現象(Lifting)を防止する役割を果たす。
【０１１５】
この接着層の形成材料は、本実施の形態で用いたイリジウム酸化膜（IrO2）に限定されるものではなく、その他、IrSix(x=1〜2)、Al2O3、Ta2O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、HfOx(x=1〜2)及びこれらを組み合わせたもののうち、いずれかの物質であってもよい。また、上記接着層成長工程を、上記のいずれかの物質を、CVD法、PVD法、及びALD法のうち、いずれかの成長法により、50Å〜5000Åの範囲内の厚さに成長させて行うことが望ましい。
【０１１６】
一方、接着層74を形成した後、層間絶縁膜72との接着特性を向上させるために、別の熱処理またはプラズマ処理を施すことが望ましく、その熱処理には拡散炉(Diffusion furnace)、または急速熱処理(Rapid Thermal Process ;RTP)を用いることが望ましい。
【０１１７】
上述した熱処理を、He、Ne、Ar、Xe、N2、O2及びこれらを組合せたガスのうち、いずれかのガス雰囲気で、約200℃〜約800℃の温度範囲で行い、プラズマ処理を、O2、O3、N2、N2O、NH3及びこれらを組合せたガスのうち、いずれかのガス雰囲気で行うことが望ましい。
【０１１８】
次に、接着層コンタクトホール形成工程として、図7Bに示すように、パターニングした感光膜(図示せず)をマスクとして、接着層74と層間絶縁膜72とをエッチングして、接着層コンタクトホールとなる第６コンタクトホールを形成する。この第６コンタクトホールは、図６Ｃに示した場合と同様に、層間絶縁膜72の上部を窪ませる第２絶縁膜凹部を備えており、ポリシリコンプラグ73より広い幅をもって、埋め込まれた上記第５コンタクトホールと連続している。 この場合、第２絶縁膜凹部形成のために接着層74をエッチングした後、層間絶縁膜72をオーバエッチングすることとなるが、このとき、層間絶縁膜72とポリシリコンプラグ73とのエッチングの選択比を調節することにより、層間絶縁膜72の所定部分をエッチングして、ポリシリコンプラグ73の上方部分を残留させておく。
【０１１９】
次いで、バリヤ層形成工程として、図７Ｄに示すように、第２絶縁膜凹部を含む第６コンタクトホール内に、チタニウムシリサイド膜75及びチタニウムナイトライド膜76aからなるバリヤ層を形成する。
【０１２０】
まず、図7Cに示すように、上述した実施の形態と同様にして、第２絶縁膜凹部を含む第６コンタクトホール内、及び接着層74上面に、チタニウム層（図示せず）を成長させ急速熱処理(RTP)を施して、ポリシリコンプラグ73のシリコンとチタニウムとを反応させる。このようにして、ポリシリコンプラグ73上面にオーミックコンタクト層となるチタニウムシリサイド膜75を形成する。チタニウムシリサイド75は、ポリシリコンプラグ73と第１電極との間にオーミックコンタクトを形成する役割を果たす。このオーミックコンタクト層としては、本実施の形態で用いたチタニウムシリサイドに限定されず、CoSi2や、MoSi2を用いてもよい。
【０１２１】
次いで、ウェットエッチング等で未反応チタニウムを除去した後、バリヤ層形成工程のバリヤ埋込層成長工程として、図７Ｃに示すように、絶縁膜凹部を含む第６コンタクトホール内、及び接着層74上面に、導電性のバリヤ埋込層としてチタニウムナイトライド(TiN)層76を成長させる。
【０１２２】
そして、上述した実施の形態と同様に、バリヤ層形成工程のバリヤ埋込層平坦化工程として、図7Dに示すように、接着層74の上面が露出するまで、チタニウムナイトライド層76をCMP法で平坦化して、第６コンタクトホールに埋め込まれたバリヤ層となるチタニウムナイトライド膜76aを形成する。
【０１２３】
次に、キャパシタ形成工程として、図7Eに示すように、チタニウムナイトライド膜76a及び接着層74上面に第１電極となる拡散バリヤ膜77及び下部電極78と、誘電体膜79と、上部電極80とを順に形成するが、これについても図４Ｅに示した実施の形態の場合と同様であるので、その詳細な説明を省略する。
【０１２４】
図8A〜図8Cは、本発明の第４の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【０１２５】
まず、図8Aに示すように、上述した実施の形態の場合と同様にして、層間絶縁膜成長工程として、ワードライン、ソース／ドレイン領域、ビットラインコンタクト及びビットライン(いずれも図示せず)のようなトランジスタ形成工程が完了した、基礎導電膜となる半導体基板81上面に層間絶縁膜82を成長させる。層間絶縁膜82については、上述した実施の形態のものと同様である。
【０１２６】
次いで、接着層成長工程として、層間絶縁膜82の上面に接着層84を成長させる。接着層84は、層間絶縁膜82と下部電極との間の接着力の不足を補い、これによる膜のリフティング現象(lifting)を防止する役割を果たす。
【０１２７】
ここで、層間絶縁膜成長工程は、BSG、BPSG、HDP酸化膜、USG、TEOS、APL酸化膜、SOG、Flowfillなど、及びこれらを組み合わせたもののうち、いずれかを成長させる処理であることが望ましい。また、接着層成長工程は、Al2O3、Ta2O5、TiOx(xは1〜2)、ZrOx(xは1〜2)、IrO2、IrSix(xは1〜2)、HfOx(xは1〜2)及びこれらを組み合わせたもののうち、いずれかの物質を、50Å〜5000Åの範囲内の厚さになるように、CVD法、PVD法、またはALD法などで成長させる処理を含むことが望ましい。
【０１２８】
また、第３の実施の形態で述べたように、接着層84を形成した後、層間絶縁膜82との接着特性を向上させるために、別の熱処理またはプラズマ処理を施すことが望ましい。その熱処理には、拡散炉または急速熱処理を用いることが望ましい。さらに、He、Ne、Ar、Xe、N2、O2など、及びこれらを組合せたガスのうち、いずれかのガス雰囲気で約200℃〜約800℃の温度範囲で行うことが望ましい。拡散炉を利用する場合、約10分〜約2時間の間、RTPの場合には約10秒〜約10分の間、上記熱処理を施すことが好ましい。一方、プラズマ処理の場合には、O2、O3、N2、N2O、NH3などのガスを用いることが望ましい。
【０１２９】
次いで、複合コンタクトホール形成工程として、接着層84及び層間絶縁膜82をパターニングして、半導体基板81の表面、例えば、ソース／ドレイン領域(図示せず)の一部を露出させる複合コンタクトホール80aを形成する。
【０１３０】
ここで、複合コンタクトホール形成工程が、接着層84と層間絶縁膜82とを、同じマスクを用いてエッチングする処理であることが望ましい。これにより、層間膜コンタクトホールを形成するためのマスクと接着層コンタクトホールを形成するためのマスクとを統合して、マスク形成工程を減らすことができ、工程の簡略化が可能である。さらに、接着層コンタクトホール形成時に必要であった層間絶縁膜82のオーバエッチングによる弊害を抑えることができる。
【０１３１】
次いで、接続部形成工程として、図8Bに示すように、複合コンタクトホール80a内に半導体基板81に接続され、接着層84の上面に合わせて平坦化された接続部800を形成する。本実施の形態では、この接続部800は、ポリシリコンプラグ83と、オーミックコンタクト層85及びバリヤメタル層86からなるバリヤ層とを含む積層構造となるように、前記接続部を形成している。
【０１３２】
この接続部形成工程は、複合コンタクトホール80aの下方部分を埋め込むポリシリコンプラグ83を形成するポリシリコンプラグ形成工程と、ポリシリコンプラグ83及び接着層84の上面にバリヤ埋込層（図示せず）を成長させるバリヤ埋込層成長工程と、接着層84の表面が露出するまで、バリヤ埋込層を平坦化するバリヤ埋込層平坦化工程とを含む。
【０１３３】
まず、ポリシリコンプラグ形成工程のプラグ埋込層成長工程として、ポリシリコン層（図示せず）を複合コンタクトホール80a内、及び接着層84上面に成長させる。次に、ポリシリコンプラグ形成工程のプラグ埋込層平坦化工程として、エッチバック法などでポリシリコン層を平坦化する。このようにして、複合コンタクトホール80a内に、接着層84の上面より窪んだポリシリコンプラグ83を形成する。
【０１３４】
このとき、ポリシリコン層と接着層84との間のエッチング選択比が50:1程度の高い値となる条件で処理をすることが望ましい。また、窪ませる深さは、500Å〜5000Åの範囲内となるようにすることが好ましい。
【０１３５】
一方、ポリシリコンプラグ83には、燐(P)または砒素(As)などがドーピングされたポリシリコンを用いることが望ましいが、上述したようにプラグにポリシリコン以外の物質を用いることもできる。
【０１３６】
次に、上述した実施の形態の場合と同様に、複合コンタクトホール80a内及び接着層84上面チタニウム層（図示せず）を成長させ、熱処理を施すことによって、ポリシリコンプラグ83のシリコンとチタニウムとを反応させて、ポリシリコンプラグ83上面にチタニウムシリサイド膜85を形成する。
【０１３７】
そして、ウェットエッチング等で未反応のチタニウムを除去した後、バリヤ埋込層成長工程として、ポリシリコンプラグ83及び接着層84の上面にバリヤ埋込層（図示せず）を成長させ、バリヤ埋込層平坦化工程として、接着層84の表面が露出するまで、バリヤ埋込層を平坦化して、チタニウムシリサイド膜85上面にチタニウムナイトライド膜86を形成する。このようにして、ポリシリコンプラグ83の上部にチタニウムシリサイド膜85及びチタニウムナイトライド膜86の積層構造を有するバリヤ層を形成する。
【０１３８】
この場合、バリヤ埋込層平坦化工程を、ＣＭＰ法により、チタニウムナイトライド膜86と接着層84との研磨選択比が80:1程度となるように、スラリーなどの研磨条件を調節することが望ましい。これによって、接着層84の損失を低減することができる。
【０１３９】
バリヤ層は、コンタクト抵抗を低減し、拡散防止の特性を向上させるために、50Å〜5000Åの範囲内の厚さに形成することが好ましい。また、N2、N2O、NH3またはO2などを用いたプラズマ処理を追加して施すことによって、酸化防止の特性をより一層向上させることができる。
【０１４０】
次いで、キャパシタ形成工程として、図8Cに示すように、接続部800及び接着膜84の上面に拡散バリヤ膜87及び下部電極88からなる第１電極と、誘電体膜89と、第２電極となる上部電極90とで構成されたキャパシタを形成する。
【０１４１】
まず、第１電極形成工程として、接着層84及び接続部800の上面に、拡散バリヤ層87及び下部電極88を含む積層構造の第1電極を形成する。この拡散バリヤ層87及び下部電極88の基となる膜を、CVD法、PVD法またはALD法などを用いて順に成長させた後、炉熱処理またはRTPを施し、パターニングする。
【０１４２】
この熱処理を、O2、O3、N2またはArなどのガス雰囲気中で、約200℃〜約800℃の温度範囲で行うことが望ましい。また、炉熱処理の場合、10分〜5時間の間、RTPの場合には、1秒〜10分間行うことが望ましい。なお、上述した熱処理と並行してプラズマ処理を行うこともでき、この場合、O2、O3、N2、N2OまたはNH3などのガスを用いることが望ましい。
【０１４３】
第１電極形成工程は、本実施の形態で用いたIr及びIrOxに限定されず、Pt、PtOx(x=0〜1)、Ru、RuOx(x=1〜2)、Rh、RhOx(x=1〜2)、Os、OsOx(x=1〜2)、Pd、PdOx(x=1〜2)、CaRuO3、SrRuO3、BaRuO3、BaSrRuO3、CaIrO3、SrIrO3、BaIrO3、(La、Sr)CoO3、Cu、Al、Ta、Mo、W、Au、Ag、WSix(x=1〜2)、TiSix(x=1〜2)、MoSix(x=0.3〜2)、CoSix(xは1〜2)、NbSix(x=0.3〜2)、TaSix(x=1〜2)、TiN、TaN、WN、TiSiN、TiAlN、TiBN、ZrSiN、ZrAlN、MoSiN、MoAlN、IrTiN、TaSiN、TaAlN、RuTiN、ZrTiN及びこれらを組み合わせたもののうち、いずれかを成長させる処理を含むことが望ましい。その厚さは50Å5000Åの範囲内となることが好ましい。
【０１４４】
次いで、誘電体膜形成工程として、第１電極上面に誘電体膜89を形成する。このとき、誘電体膜89として、Ta2O5、STO(SrTiO3)、BST、PZT、PLZT((Pb、La)(Zr、Ti)O3)、BTO(BaTiO3)、PMN(Pb(Ng1/3Nb2/3)O3)、SBTN((Sr、Bi)(Ta、Nb)2O9)、SBT((Sr、Bi)Ta2O9)、BLT((Bi、La)Ti3O12)、PT(PbTiO3)などの強誘電体膜、または高誘電体膜を用い、MOCVD法、ゾル-ゲル法、スピンオン法、CVD法、ALD法、またはPVD法などの方法を用いて20Å〜5000Åの範囲内の厚さに形成することが望ましい。
【０１４５】
さらに、誘電体膜89の誘電率を向上させるための結晶化熱処理を実施することが望ましく、この場合、O2、N2、Ar、O3、He、NeまたはKrなどのガス雰囲気下で、約400℃〜約800℃の範囲内の温度を保持しながら進行するとよい。また、拡散炉熱処理またはRTPを施してもよく、拡散炉熱処理の場合、10分〜5時間の間処理を行うことが好ましい。
【０１４６】
次いで、第2電極形成工程として、誘電体膜89上面に上部電極90を形成するが、これは第１電極形成工程と同様にして行うとよい。
【０１４７】
ここで、キャパシタをパターニングする工程については、上部電極90を先にパターニングした後、誘電体膜89をパターニングし、拡散バリヤ層87及び下部電極88をパターニングする三段階のエッチング工程で処理をすることができる。また、これらを同時に一段階のエッチング工程、また、上部電極90を先にエッチングした後、誘電体膜89と拡散バリヤ層87及び下部電極88とを連続的にエッチングする二段階のエッチング工程など、多様に変更して処理することができる。
【０１４８】
また、前記した実施の形態では、積層型(Stack)キャパシタの場合を示したが、本発明は、キャパシタの誘電体膜を備え、プラグと下部電極との間バリヤ層を備える全ての半導体素子に適用することができる。したがって、下部電極を形成する部分の平坦性が要求される凹状(concave)キャパシタや、シリンダ型(cylinder)キャパシタにも適用することができる。
【０１４９】
また、本発明は、トランジスタのソース／ドレイン領域に接続されるキャパシタの他に、トランジスタのゲート電極のような導電膜に接続されるキャパシタの製造にも適用することができる。したがって、ビットライン上にキャパシタが形成されるCOB(Capacitor Over Bitline)構造や、キャパシタ上にビットラインが形成されるCUB(Capacitor Under Bitline)構造の半導体素子に適用することができる。
【０１５０】
尚、本発明は、上記実施の形態に限られるものではない。当業者は、本発明の趣旨から逸脱しない範囲内で多様に変更することが可能であるが、これらも本発明の技術的範囲に属する。
【０１５１】
【発明の効果】
本発明によれば、トポロジーの発生を抑え、これによって、キャパシタの下部電極の平坦性を確保し、キャパシタ特性を安定化させることができる。したがって、下部電極と誘電体膜の有効接触面積を増加させて、素子の電気特性を向上させることができる。また、キャパシタから出る電荷量の制御を容易にすることができ、それにより、素子の特性を均一にすることができる。
【０１５２】
また、本発明によれば、拡散バリヤ膜を均一に形成することができ、誘電体膜の結晶化のための熱処理での耐熱特性を高め、またプラグ及びバリヤ層の酸化を防止することができ、製造工程を安定化させることができるという優れた効果がある。
【図面の簡単な説明】
【図１Ａ】 従来の技術に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図１Ｂ】 従来の技術に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図２】 図１Ａに示した第３コンタクトホールを形成したときの素子の構造をより詳細に示す断面図である。
【図３】 本発明の第1実施例に係る半導体素子の構造を示す断面図である。
【図４Ａ】 本発明の第1実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図４Ｂ】 本発明の第1実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図４Ｃ】 本発明の第1実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図４Ｄ】 本発明の第1実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図４Ｅ】 本発明の第1実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図５】 本発明の第2実施例に係る半導体素子の構造を示す断面図である。
【図６Ａ】 本発明の第2実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図６Ｂ】 本発明の第2実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図６Ｃ】 本発明の第2実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図６Ｄ】 本発明の第2実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図６Ｅ】 本発明の第2実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図７Ａ】 本発明の第3実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図７Ｂ】 本発明の第3実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図７Ｃ】 本発明の第3実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図７Ｄ】 本発明の第3実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図７Ｅ】 本発明の第3実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図８Ａ】 本発明の第4実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図８Ｂ】 本発明の第4実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図８Ｃ】 本発明の第4実施例に係る半導体素子の製造過程における素子の構造を示す断面図である。
【符号の説明】
31、51、71、81 半導体基板
32、52、72、82 層間絶縁膜
33、53 プラグ埋込層
33a、53a、73、83 ポリシリコンプラグ
34、54、74、84 接着層
35、55、75、85 チタニウムシリサイド
36a、56a、76a、86 チタニウムナイトライド
37、57、77、87 拡散バリヤ膜
38、58、78、88 下部電極
39、59、79、89 誘電体膜
40、60、80、90 上部電極
【発明が属する技術分野】
本発明は、半導体素子及びその製造方法に関し、特に、キャパシタを備える半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化や小型化、高速化が進められるにつれ、キャパシタの占有面積が減少してきている。しかし、半導体素子の高集積化や小型化がなされても、駆動に必要なキャパシタの静電容量を確保する必要があり、そのための研究が進められている。
【０００３】
キャパシタの静電容量を確保するための一つの方法として、キャパシタの下部電極をシリンダー(Cyclinder)構造、スタック(Stack)構造、ピン(Pin)構造、凹状(Concave)構造などの多様な構造にして、制限された面積下でキャパシタ下部電極の有効表面積を拡大する方法がある。
【０００４】
また、他の方法として、キャパシタ誘電体膜にBST、Ta2O5などの高誘電体膜や、SBTN((Sr、Bi)(Ta、Nb)2O9)、SBT((Sr、Bi)Ta2O9)、BLT((Bi、La)Ti3O12)のような強誘電体膜を用いる方法がある。なお、このような高誘電体膜や強誘電体膜を用いる場合、電気的特性面でキャパシタの上部電極や下部電極には、白金(Pt)、イリジウム(Ir)、ルテニウム(Ru)、イリジウム酸化膜(IrO)、ルテニウム酸化膜(RuO)、白金合金(Pt-alloy)、TiNなどの導電性膜が用いられている。
【０００５】
このような導電性膜を用いてキャパシタ下部電極を形成する場合、ソース／ドレイン領域や、ワードライン、ビットラインのようなトランジスタ形成工程が完了した半導体基板上に、これらのトランジスタ等に接続されたストレージノードコンタクトプラグを先に形成しておき、該ストレージノードコンタクトプラグに接続された下部電極を形成して得られるPP(Polysilicon Plug)構造が広く用いられている。
【０００６】
図1A及び図1Bは、従来の技術に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【０００７】
図1Aに示すように、まず半導体基板11上にゲート酸化膜12及びワードライン13を形成する。
【０００８】
引き続いて、ワードライン13両側の半導体基板11の表層部に不純物をイオン注入してソース14a及びドレイン14b(またはドレイン領域14a及びソース領域14b)を形成した後、半導体基板11及びワードライン13の上面に第1層間絶縁膜15を形成する。
【０００９】
次いで、第1層間絶縁膜15をパターニングして、ドレイン領域14bを露出する第1コンタクトホールを形成した後、第1コンタクトホール内及び第1層間絶縁膜15の上面にタングステン層を成長させる。
【００１０】
次いで、第1層間絶縁膜15の上面が露出するまで、タングステン層をエッチバック法または化学機械的研磨(Chemical Mechanical Polishing；CMP)法等で平坦化して第1コンタクトホール内に埋め込まれたビットラインコンタクト、すなわちタングステンプラグ16を形成する。
【００１１】
そして、タングステンプラグ16及び第1層間絶縁膜15の上面にビットライン用導電膜を成長させた後、パターニングしてタングステンプラグ16を介してドレイン14bに接続されたビットライン17を形成する。このようにして、トランジスタ製造工程を実施しておく。
【００１２】
次いで、ビットライン17及び第1層間絶縁膜15の上面に、第2層間絶縁膜18を成長させて平坦化した後、パターニングした感光膜(図示せず)をマスクとして、第2層間絶縁膜18と第1層間絶縁膜15とをエッチングし、ソース領域14aの表面を露出する第2コンタクトホールを形成する。この第2コンタクトホールは、通常ストレージノードコンタクトホール(Storage Node Contact hole)と呼ばれる。
【００１３】
次いで、第2コンタクトホール内及び第2層間絶縁膜18の上面にポリシリコン層を成長させた後、エッチバック法やＣＭＰ法により第2コンタクトホール内の上方部分に隙間を有して埋め込まれたポリシリコンプラグ19を形成する。
【００１４】
次いで、ポリシリコンプラグ19及び第2層間絶縁膜18上にチタニウム(Ti)を成長させ、急速熱処理(Rapid Thermal Process；RTP)を施して、ポリシリコンプラグ19のシリコン(Si)とチタニウム(Ti)とを反応させて、ポリシリコンプラグ19の上面にチタニウムシリサイド(Ti-Si)膜20を形成する。このチタニウムシリサイド膜20は、ポリシリコンプラグ19と下部電極との間でオーミックコンタクトを形成する役割を果たす。
【００１５】
次に、ウェットエッチング等で未反応のチタニウムを除去し、チタニウムシリサイド膜20及び第2層間絶縁膜18の上面にチタニウムナイトライド(TiN)層を成長させた後、第2層間絶縁膜18の表面が露出されるまでチタニウムナイトライド層をエッチバック法やCMP法で平坦化して、第2コンタクトホール内に完全に埋め込まれたチタニウムナイトライド膜21を形成する。このチタニウムナイトライド膜21は、ポリシリコンプラグ19と下部電極との間の相互拡散を防止するバリヤ層として作用する。
【００１６】
次いで、チタニウムナイトライド膜21及び第2層間絶縁膜18の上面に接着層22を形成した後、接着層22をパターニングして、チタニウムナイトライド膜21を露出させる第3コンタクトホールを形成する。
【００１７】
この第3コンタクトホールは、非導電性の接着層22を貫通して、後続する拡散バリヤ膜とチタニウムナイトライド膜21とを電気的に接続させるために、チタニウムナイトライド膜21が埋め込まれた第2コンタクトホールより広い幅で形成される。なお、接着層22は、下部電極と第2層間絶縁膜18との間の接着力を強化するためのものであって、この接着層22にはIrO2等が用いられる。
【００１８】
次に、図1Bに示すように、第3コンタクトホールが形成された接着層22、チタニウムナイトライド膜21及び第2層間絶縁膜18の上面に拡散バリヤ膜23、下部電極24、誘電体膜25、上部電極26を形成するための層を順に成長させた後、上部電極26を先にパターニングして形成し、次いで誘電体膜25、下部電極24、拡散バリヤ膜23及び接着層22を順にパターニングして形成する。このようにしてキャパシタ構造を形成する。
【００１９】
上述したような構造はCOB(Capacitor Over Bitline)構造といわれるが、この構造では、ポリシリコンプラグ19、チタニウムシリサイド膜20及びチタニウムナイトライド21からなるストレージノードコンタクト(SNC)を形成する工程、及び該ストレージノードコンタクトに接続される拡散バリヤ膜23を形成する工程が極めて重要である。
【００２０】
ストレージノードコンタクトを形成する工程では、後続する誘電体膜25の結晶化の際に必須の高温熱処理時に十分な耐熱特性を有する構造を形成することが要求される。
【００２１】
また、該誘電体膜25を形成する際の下層となる拡散バリヤ膜23を形成する工程では、拡散バリヤ膜23の上面が十分に平坦であることが要求される。これは、誘電体膜25を有機金属気相成長法(Metal Organic Chemical Vapor Deposition；MOCVD法)や、ゾル-ゲル(Sol-gel)法により形成する場合、特に重要となる。
【００２２】
しかし、拡散バリヤ膜23とプラグとの間を接着するためには、接着層22が必要であり、これによって、拡散バリヤ膜23の平坦性が損なわれていた。その理由は、接着層22の開口によってトポロジー(topology)、すなわち段差が発生し、後続する強誘電体膜の成長時に悪影響を与えていたためである。この弊害を抑えるために、接着層22を薄膜化することによって平坦性を確保することが試みられた。拡散バリヤ膜23の平坦性は、接着層22の厚さが薄ければ薄いほど良くなるからである。
【００２３】
図２は、図１Ａに示した第３コンタクトホールを形成したときの素子の構造をより詳細に示す断面図である。
【００２４】
上述したように、薄膜化された接着層22を成長させると、次に、エッチングによりチタニウムナイトライド膜21を露出させる上記第３コンタクトホールを形成する。この場合、第２層間絶縁膜18に対する接着層22のエッチング選択比、及びチタニウムナイトライド膜21に対する接着層22のエッチング選択比を高くするエッチング条件でエッチングを行うことが必要となる。これは、接着層22の上面と第２層間絶縁膜18及びチタニウムナイトライド膜21の上面との間の段差を小さくし、後続する誘電体膜25の成長時にトポロジーによる弊害を抑えるためである。
【００２５】
【発明が解決しようとする課題】
しかし、一般的に拡散バリヤ膜23には IrOx/Irの積層構造が用いられ、接着層22には、IrO2が用いられる。IrO2は、その接着特性こそ十分であるが、反応性の低い物質であるため、これをパターニングするときのエッチングは物理的な方法に限られる。したがって、第３コンタクトホール形成時のエッチングにおけるエッチング選択比は低いものに限られてしまう。その結果、被エッチング膜である接着層22をエッチングした後、マージン確保のために行うオーバエッチングでは、図示したようにチタニウムナイトライド膜21に対する第２層間絶縁膜18のエッチング選択比が高くなるなどの不具合が生じてしまい、チタニウムナイトライド膜21のメサ状構造を内部に有するトレンチAが第２層間絶縁膜18表層部に形成されてしまう等、拡散バリヤ膜23の平坦性を実現するには限界があった。
【００２６】
そのため、後続する誘電体膜25を成長させる際に、トポロジーのために誘電体膜25の厚さが不均一となってしまい、誘電体膜25に熱処理を施す際にクラックなどが発生しやすくなり、また誘電体膜25のパターニングが困難になるという問題があった。
【００２７】
さらに、トポロジーにより、上記熱処理工程において、拡散バリヤ膜23とストレージノードコンタクトとの接触状態や、誘電体膜25と下部電極24との接着状態に異常が発生し、メモリ素子においてエラーが発生するなど、強誘電体膜のキャパシタを備えた半導体素子はもちろん、熱処理工程が必要な誘電体膜のキャパシタを備えた全ての半導体素子において、安定したキャパシタ特性を実現するのが困難であるという問題があった。
【００２８】
本発明は、上述した従来の技術が有する問題点を解決するためになされたものであって、トポロジーの発生を抑え、これにより、キャパシタの下部電極の平坦性を確保し、キャパシタ特性を安定化させることができる半導体素子及びその製造方法を提供することを目的としている。
【００２９】
また、本発明は、上述したような接着層を用いる際にトポロジーの発生を抑制しつつ、プラグ、オーミックコンタクト層及びバリヤ層からなる接続部の耐酸化特性を向上させることができる半導体素子及びその製造方法を提供することを目的としている。
【００３０】
【課題を解決するための手段】
本発明に係る半導体素子の製造方法は、基礎導電膜上面に層間絶縁膜を成長させる層間絶縁膜成長工程と、前記層間絶縁膜をパターニングして、前記基礎導電膜の所定領域の表面を露出させる層間膜コンタクトホールを形成する層間膜コンタクトホール形成工程と、前記層間膜コンタクトホール内に、前記基礎導電膜に接続されたプラグを形成するプラグ形成工程と、前記プラグ及び前記層間絶縁膜の上面に接着層を成長させる接着層成長工程と、前記接着層をパターニングして、前記プラグの上面を露出させる接着層コンタクトホールを形成する接着層コンタクトホール形成工程と、前記接着層コンタクトホール内に、前記プラグに接続され、前記接着層の上面に合わせて平坦化されたバリヤ層を形成するバリヤ層形成工程と、前記バリヤ層及び前記接着層の上面に第1電極と、誘電体膜と、第2電極とを含んで構成されるキャパシタを形成するキャパシタ形成工程とを含み、前記接着層コンタクトホールの幅が前記層間膜コンタクトホールの幅より大きく形成され、前記層間絶縁膜の上部を窪ませた絶縁膜凹部が形成されることを特徴としている。
【００３６】
ここで、前記バリヤ層形成工程が、前記接着層コンタクトホール内、及び前記接着層上面に導電性のバリヤ埋込層を成長させるバリヤ埋込層成長工程と、前記接着層の表面が露出するまで、前記バリヤ埋込層を化学機械的研磨（CMP）法で平坦化して、前記バリヤ層を形成するバリヤ埋込層平坦化工程とを含むことが望ましい。
【００３７】
また、前記プラグ形成工程が、前記層間膜コンタクトホール内、及び前記層間絶縁膜上面に導電性のプラグ埋込層を成長させるプラグ埋込層成長工程と、前記プラグ埋込層をエッチバック法で平坦化するプラグ埋込層平坦化工程とを含むことが望ましい。
【００３８】
また、前記接着層成長工程を、化学気相成長法（CVD法）、物理気相成長法（PVD法）、及び原子層成長法（ALD法）のうち、いずれかの成長法により行うことが望ましい。
【００３９】
また、前記接着層成長工程を、IrO2、IrSix(x=1〜2)、Al2O3、Ta2O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、HfOx(x=1〜2)及びこれらを組み合わせたもののうち、いずれかの物質を成長させて行うことが望ましい。
【００４０】
また、前記バリヤ層形成工程が、TiN、TaN、TiSiN、TiAlN、RuTiN、RuTiO及びこれらを組み合わせたもののうち、いずれかの物質を成長させる処理を含むことが望ましい。
【００５７】
【発明の実施の形態】
以下、添付した図面を参照しながら、本発明に係る実施の形態を詳しく説明する。
【００５８】
図3は、本発明の第１の実施の形態に係る半導体素子の構造を示す断面図である。ここでは、半導体素子のうち半導体基板に接続されたキャパシタの部分のみを示している。
【００５９】
図3に示すように、本発明の実施の形態に係る半導体素子は、基礎導電膜となる半導体基板31と、層間膜コンタクトホールとなる第１コンタクトホールを有し、半導体基板31上面に形成された層間絶縁膜32と、前記第１コンタクトホールと連続した接着層コンタクトホールとなる第２コンタクトホールを有し、層間絶縁膜32上面に形成された接着層34と、接着層34及び層間絶縁膜32を貫通した、前記第１コンタクトホール及び前記第２コンタクトホールからなる複合コンタクトホール内に、半導体基板31に接続され、接着層34の上面に合わせて平坦化されて形成された接続部100と、接続部100及び接着層34の上面に形成された第１電極となる拡散バリヤ膜37及び下部電極38の積層構造と、第１電極上面に形成された誘電体膜39と、誘電体膜39上面に形成された第２電極となる上部電極40とを備えたキャパシタを含んで構成されている。
【００６０】
接着層34は、イリジウムとシリコンとが含まれた金属膜、例えばイリジウムシリサイド(IrSix) (x=1〜2)に限らず、イリジウム酸化膜（IrO2）、Al2O3、Ta2O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、HfOx(x=1〜2)及びこれらを組み合わせたもののうち、いずれかを含んで構成されていることが望ましい。
【００６１】
また、本実施の形態では、接続部100は、半導体基板31上に形成されたプラグとなるポリシリコンプラグ33、オーミックコンタクト層となるチタニウムシリサイド膜35、及びバリヤ層となるチタニウムナイトライド膜36aを含んで構成されており、接続部100の上面となるチタニウムナイトライド膜36aの上面は、接着層34の上面とほぼ同じ高さとなっている。
【００６２】
本実施の形態では接続部100のプラグとして、ポリシリコンを用いているが、別の実施の形態では、タングステン(W)、タングステンシリサイド(W-Si)、TiN、TiAlN、TaSiN、TiSiN、TaN、TaAlN、TiSi、TaSi及びこれらを組み合わせたもののうち、いずれかを含んで構成されていてもよい。
【００６３】
また、接続部100のバリヤ層は、本実施の形態で用いたチタニウムナイトライド（TiN）に限らず、TaNのような二元系窒化膜、TiSiN、TiAlN及びRuTiNのような三元系窒化膜、RuTiO及びこれらを組み合わせたもののうち、いずれかを含んで構成されていてもよい。
【００６４】
そして、接続部100のオーミックコンタクト層は、本実施の形態で用いたチタニウムシリサイドに限らず、CoSiや、MoSi等をを含んで構成されていてもよい。
【００６５】
一方、層間絶縁膜32は、BSG(Boron Silicate Glass)膜、BPSG(Boron Phospho Silicate Glass) 膜、HDP(High Density Plasma)酸化膜、USG(Undoped Silicate Glass) 膜、TEOS(Tetra Ethyl Ortho Silicate) 膜、APL(advanced planarization layer)酸化膜、SOG(Spin On Glass) 膜及びこれらを組み合わせた積層膜のうち、いずれかを含んで構成されていることが望ましい。
【００６６】
また、第１電極となる拡散バリヤ膜37及び下部電極38の積層構造、及び第２電極となる上部電極40は、Pt、Ir、IrOx、Ru、RuOx、Rh、RhOx、CaRuO3、SrRuO3、BaRuO3、BaSrRuO3、CaIrO3、SrIrO3、BaIrO3、(La、Sr)CoO3、Cu、Al、Ta、Mo、W、Au、Ag、WSi2、TiSi2、MoSix(x=0.3〜2)、CoSix(x=1〜2)、NbSix(x=0.3〜2)、TaSix(x=1〜2)、TiN、TaN、WN、TiSiN、TiAlN、TiBN、ZrSiN、ZrAlN、MoSiN、MoAlN、RuTiN、IrTiN、TaSiN、TaAlN、Os、OsOx(x=1〜2)、Pd、PdOx(x=1〜2)及びこれらを組み合わせたもののうち、いずれかを含んで構成されていることが望ましい。
【００６７】
また、誘電体膜39としては、Ta2O5、STO(SrTiO3)、BST、PZT、PLZT((Pb、La)(Zr、Ti)O3)、BTO(BaTiO3)、PMN(Pb(Ng1/3Nb2/3)O3)、SBTN((Sr、Bi)(Ta、Nb)2O9)、SBT((Sr、Bi)Ta2O9)、BLT((Bi、La)Ti3O12)、PT(PbTiO3)及びこれらを組み合わせたもののうち、いずれかを含んで構成されていることが望ましい。
【００６８】
図4A〜図4Eは、図３に示した半導体素子の一製造工程における素子の構造を示す断面図である。図示していないが、半導体基板31にはワードライン、ソース及びドレインを備えたトランジスタや、ビットラインコンタクト、ビットラインが形成されており、このことは以下においても同様である。
【００６９】
まず、層間絶縁膜成長工程として、上記トランジスタ等が形成された半導体基板31上面に層間絶縁膜32を成長させて、半導体基板31表面におけるトランジスタ等の凹凸形状（図示せず）を埋め込んで平坦化する。
【００７０】
次いで、層間膜コンタクトホール形成工程として、層間絶縁膜32をパターニングして、半導体基板31に形成されたソース領域やドレイン領域等の所定領域の表面を露出する層間膜コンタクトホールとして第１コンタクトホールを形成する。
【００７１】
次に、プラグ形成工程のプラグ埋込層成長工程として、第１コンタクトホール内、及び層間絶縁膜32の上面に、シリコン含有物質からなる導電性のプラグ埋込層33を成長させる。本実施の形態では、プラグ埋込層33としてポリシリコン層を成長させ、第１コンタクトホール内に埋め込まれ、半導体基板31に接続されたポリシリコンプラグ33aと、該ポリシリコンプラグ33a及び層間絶縁膜32の上面に所定の厚さを有する反応予備膜33bとを形成する。
【００７２】
このプラグ埋込層成長工程を、プラグ埋込層を、化学気相成長法(CVD法)、物理気相成長法(PVD法)、原子層成長法(ALD法)及びこれらを組み合わせた成長法のうち、いずれかの成長法を用いて成長させて行うことが望ましい。
【００７３】
しかし、ポリシリコン層を成長させるだけではプラグ埋込層33における反応予備膜33bの厚さや平坦性を十分に制御できない場合がある。プラグ埋込層33における反応予備膜33bは、後にイリジウムと反応させるので、このとき膜全体が反応するのに適した所定の厚さで形成されることが望ましい。
【００７４】
そのため、上記のような場合には、反応予備膜が厚めになるようにプラグ埋込層33を成長させた後、プラグ形成工程のプラグ埋込層平坦化工程として、ポリシリコンプラグ33a及び層間絶縁膜32上面のプラグ埋込層33をエッチバック法で平坦化することが望ましい。
【００７５】
以上のようにして、反応予備膜33bをコンタクトホールの外側の層間絶縁膜32上面に、約10Å〜約1000Åの範囲内の厚さで形成することが望ましい。
【００７６】
次いで、接着層成長工程として、反応予備膜33bの上面にイリジウム含有物質を含むイリジウム反応層（図示せず）を成長させ、反応予備膜33bのシリコンと前記イリジウム反応層のイリジウムとを反応させて、図4Bに示すように、ポリシリコンプラグ33a及び層間絶縁膜32の上面に、シリコン及びイリジウムを含有するイリジウムシリサイド(IrSix)からなる接着層34を成長させる。このとき、前記第１コンタクトホール内のポリシリコンプラグ33aが残留する。なお、本実施の形態では、イリジウム含有物質としてイリジウムを用いている。
【００７７】
この接着層成長工程を、約500℃〜約800℃の温度範囲でイリジウム反応層を成長させるとともに、反応予備膜33bのシリコンとイリジウムとを反応させて行うことが望ましい。
【００７８】
この場合、上述のように反応予備膜33bを所定の厚さにしておくと、層間絶縁膜32と接着層34との間にポリシリコンは残留しない。
【００７９】
接着層34は、特に、SiO2系の層間絶縁膜32との間で優れた接着力を有し、また、イリジウムが含まれた拡散バリヤ膜及び下部電極との間でも優れた接着力を有する。これは、層間絶縁膜32がシリコンを、拡散バリヤ膜及び下部電極がイリジウムを各々成分に有しているからである。
【００８０】
本実施の形態では、接着層成長工程を、イリジウムを約500℃〜約800℃の温度範囲で成長させるとともに反応予備膜33bのシリコンとイリジウムとを反応させて行っているが、接着層成長工程を、約500℃〜約800℃の温度範囲で前記イリジウム反応層を成長させる条件で行った後、約500℃〜約800℃の温度範囲での熱処理を、少なくとも一回以上施して行うこともできる。
【００８１】
なお、上記のようにイリジウムシリサイドを形成する場合、イリジウムとシリコンとの組成比は熱処理の温度や雰囲気により決定され、組成によって電気導電性に差が生じる。
【００８２】
次に、接着層コンタクトホール形成工程として、図４Cに示すように、接着層34をパターニングして、ポリシリコンプラグ33aの上面を露出させる第２コンタクトホールを形成する。
【００８３】
次いで、バリヤ層形成工程として、図４Ｄに示すように、第２コンタクトホール内に、ポリシリコンプラグ33aに接続され、接着層34の上面に合わせて平坦化された、チタニウムシリサイド膜35とチタニウムナイトライド膜36aとの積層構造からなるバリヤ層を形成する。
【００８４】
まず、第２コンタクトホール内及び接着層34の上面にチタニウム層（図示せず）を成長させ、急速熱処理(RTP)を施して、ポリシリコンプラグ33aのシリコンとチタニウム層のチタニウムとを反応させて、ポリシリコンプラグ33a上面にチタニウムシリサイド(Ti-Si)膜35を形成する。チタニウムシリサイド膜35は、ポリシリコンプラグ33aと第１電極との間にオーミックコンタクトを形成する役割を果たす。
【００８５】
次いで、ウェットエッチング等で未反応のチタニウムを除去した後、バリヤ層形成工程のバリヤ埋込層成長工程として、図４Ｃに示すように、第２コンタクトホール内のチタニウムシリサイド膜35上面、及び接着層34上面に、導電性のバリヤ埋込層としてチタニウムナイトライド(TiN)層36を成長させる。このようにバリヤ層形成工程は、TiN、TaN、TiSiN、TiAlN、RuTiN、RuTiO及びこれらを組み合わせたもののうち、いずれかの物質を成長させる処理を含むことが望ましい。
【００８６】
そして、バリヤ層形成工程のバリヤ埋込層平坦化工程として、図４Dに示すように、接着層34の表面が露出するまで、チタニウムナイトライド層36をCMP法で平坦化して、第２コンタクトホールに埋め込まれたバリヤ層となるチタニウムナイトライド膜36aを形成する。
【００８７】
このバリヤ埋込層平坦化工程を、チタニウムナイトライド膜36aと接着層34との研磨選択比が約50:1〜80:1の範囲内となる条件で行うことが望ましく、そのため、スラリーなどの研磨条件を設定し、CMP法による接着層34の損失を低減させるとよい。
【００８８】
このチタニウムナイトライド膜36aは、コンタクト抵抗を低下させ、拡散防止特性を向上させるという役割を果たす。そのためには、チタニウムナイトライド膜36aを50Å〜5000Åの範囲内の厚さで形成することが好ましく、またN2、N2O、NH3及びO2のうち、いずれかのガス雰囲気中でプラズマ処理を施すことによって、酸化防止特性をより一層向上させることができる。
【００８９】
次に、キャパシタ形成工程として、図4Eに示すように、チタニウムナイトライド36a及び接着層34の上面に第１電極となる拡散バリヤ膜37及び下部電極38と、誘電体膜39と、第２電極となる上部電極40とを含んで構成されるキャパシタを形成する。
【００９０】
本実施の形態では、誘電体膜39を、MOCVD法、ゾル-ゲル法、スピンオン法、CVD法、ALD法、PVD法及びこれらを組み合わせた成長法のうち、いずれか一つの成長法により成長させることが望ましい。そして、拡散バリヤ膜37、下部電極38及び上部電極40を、MOCVD法、CVD法、ALD法、PVD法及びこれらを組み合わせた成長法のうち、いずれかの成長法により成長させることが望ましい。
【００９１】
次いで、上部電極40を先にパターニングし、誘電体膜39、下部電極38、拡散バリヤ膜37及び接着層34を順にパターニングして、下部電極38の幅が上部電極40の幅より広いキャパシタを形成する。
【００９２】
この場合、誘電体膜39をパターニングした後、300℃〜850℃で一回以上の熱処理を施し、キャパシタを形成した後に、キャパシタの特性を向上させるために窒素を含んだガス雰囲気、例えばアンモニア(NH3)雰囲気下でプラズマ処理を施すことが望ましい。
【００９３】
例えば、誘電体膜39をパターニングした後、300℃〜500℃の温度範囲で、プラズマ熱処理またはUV-O3熱処理を施して、膜内の酸素の欠乏を十分に補う。その後、500℃〜850℃の温度範囲で急速熱処理(RTP)、または通常の熱処理を施して、膜内に残留する炭素、水素などの不純物を除去する。これにより、優れた誘電体特性を得ることができる。
【００９４】
図5は、本発明の第２の実施の形態に係る半導体素子の構造を示す断面図である。
【００９５】
図5に示すように、本発明の第２の実施の形態に係る半導体素子は、基礎導電膜となる半導体基板51と、層間膜コンタクトホールとなる第３コンタクトホールを有し、半導体基板51上面に形成された層間絶縁膜52と、前記第３コンタクトホールと連続した接着層コンタクトホールとなる第４コンタクトホールを有し、層間絶縁膜52上面に形成された接着層54と、接着層54及び層間絶縁膜52を貫通した、前記第３コンタクトホール及び前記第４コンタクトホールからなる複合コンタクトホール内に半導体基板51に接続され、接着層54の上面に合わせて平坦化されて形成された接続部200と、接続部200及び接着層54の上面に形成された第１電極となる拡散バリヤ膜57及び下部電極58の積層構造、第1電極上面に形成された誘電体膜59、及び誘電体膜59上面に形成された第２電極となる上部電極60を備えたキャパシタを含んで構成されている。
【００９６】
本実施の形態では、図示したように、コンタクトホールの形状が図３に示したものと大きく異なっている。すなわち、接着層コンタクトホールとなる第４コンタクトホールは、層間膜コンタクトホールとなる第３コンタクトホールより広い幅を有し、層間絶縁膜52の上部を窪ませる絶縁膜凹部を備えている。
【００９７】
これにより、接続部200は、第３コンタクトホール内に形成されたプラグとなるポリシリコンプラグ53と、絶縁膜凹部を含む第４コンタクトホール内に形成されたオーミックコンタクト層となるチタニウムシリサイド膜55及びバリヤ層となるチタニウムナイトライド膜56aとを含んで構成されている。そして、接続部２００の上端面となるチタニウムナイトライド膜56aは、接着層34の上面とほぼ同じ高さとなっており、また、ポリシリコンプラグ53に比べてその幅がより広くなっている。すなわち、接続部200は、その上面の面積が底面の面積に比べてより広くなっている。
【００９８】
しかし、本実施の形態における接着層５4、接続部200、層間絶縁膜52、第１電極となる拡散バリヤ膜５７及び下部電極５８、第２電極となる上部電極６０、及び誘電体膜59等を構成する物質については、図３に示したものと同様である。
【００９９】
図6A〜図6Eは、図５に示した半導体素子の一製造工程における素子の構造を示す断面図である。なお、ここでも、半導体基板５１にトランジスタ等が省略されている。
【０１００】
図６Ａ及び図６Ｂに示す層間絶縁膜成長工程、層間膜コンタクトホール形成工程、プラグ形成工程及び接着層成長工程を経て、半導体基板51上面に層間絶縁膜52及びポリシリコンプラグ53aを形成し、その上面に接着層54を形成するまでの工程は、図４Ａ及び図４Ｂに示したものと同様であるので、ここではその説明を省略する。
【０１０１】
本実施の形態では、接着層コンタクトホール形成工程として、図6Cに示すように、接着層54をパターニングして、ポリシリコンプラグ53aの上面を露出させる第４コンタクトホールを形成する。この第４コンタクトホールは、層間絶縁膜52の上部を窪ませた絶縁膜凹部を備えており、ポリシリコンプラグ53aより広い幅をもって、埋め込まれた上記第３コンタクトホールと連続している。
【０１０２】
この場合、絶縁膜凹部形成のために接着層54をエッチングした後、層間絶縁膜52をオーバエッチングすることとなるが、このとき、層間絶縁膜52とポリシリコンプラグ53aとのエッチングの選択比を調節することにより、ポリシリコンプラグ53aの上方部分を残留させておく。
【０１０３】
次いで、バリヤ層形成工程として、図６Ｄに示すように、絶縁膜凹部を含む第４コンタクトホール内に、チタニウムシリサイド膜55及びチタニウムナイトライド膜56aからなるバリヤ層を形成する。
【０１０４】
まず、絶縁膜凹部を含む第４コンタクトホール内、及び接着層54上面に、チタニウム層（図示せず）を成長させ、急速熱処理(RTP)を施して、ポリシリコンプラグ53aのシリコンとチタニウムとを反応させる。このようにして、ポリシリコンプラグ53a上面にオーミックコンタクト層となるチタニウムシリサイド(Ti-Si)膜55を形成する。チタニウムシリサイド膜55は、ポリシリコンプラグ53aと第１電極との間にオーミックコンタクトを形成する役割を果たす。
【０１０５】
次いで、ウェットエッチング等で未反応チタニウムを除去した後、バリヤ層形成工程のバリヤ埋込層成長工程として、図６Ｃに示すように、絶縁膜凹部を含む第４コンタクトホール内、及び接着層54上面に、導電性のバリヤ埋込層としてチタニウムナイトライド(TiN)層56を成長させる。
【０１０６】
そして、バリヤ層形成工程のバリヤ埋込層平坦化工程として、図6Dに示すように、接着層54の表面が露出するまで、チタニウムナイトライド層56をCMP法で平坦化して、第４コンタクトホールに埋め込まれたバリヤ層となるチタニウムナイトライド膜56aを形成する。チタニウムナイトライド膜56aの研磨条件等については、図４Ｃ及び図４Ｄに示した場合と同様である。
【０１０７】
次に、キャパシタ形成工程として、図6Eに示すように、チタニウムナイトライド膜56a及び接着層54上面に第１電極となる拡散バリヤ膜57及び下部電極58と、誘電体膜59と、上部電極60とを順に形成するが、これについても図４Ｅに示した実施の形態と同様であるので、その詳細な説明を省略する。
【０１０８】
上述したような第１の実施の形態又は第２の実施の形態によれば、バリヤ層となるチタニウムナイトライド膜36a又は56aと第１電極となる拡散バリヤ膜37又は57及び下部電極38又は58の積層構造との間を接続するための接着層コンタクトホールを形成した後、接着層34又は54の上面に合わせて平坦化されたチタニウムナイトライド膜36a又は56aを形成することにより、上述したトポロジーの発生を抑制することができる。
【０１０９】
図7A〜図7Eは、本発明の第３の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【０１１０】
まず、図7Aに示すように、上述した実施の形態と同様にして、層間絶縁膜成長工程として、ワードライン、ソース／ドレイン領域、ビットラインコンタクト及びビットライン(いずれも図示せず)のようなトランジスタ形成工程が完了した、基礎導電膜となる半導体基板71上面に層間絶縁膜72を成長させる。
【０１１１】
次いで、層間膜コンタクトホール形成工程として、層間絶縁膜72をパターニングして、半導体基板71に形成されたソース領域やドレイン領域等の所定の表面を露出させる層間膜コンタクトホールとしての第５コンタクトホールを形成する。
【０１１２】
次に、プラグ形成工程のプラグ埋込層成長工程として、第１コンタクトホール内、及び層間絶縁膜72の上面に、シリコン含有物質からなる導電性のプラグ埋込層（図示せず）を成長させる。本実施の形態でも、シリコン含有物質からなる導電性のプラグ埋込層としてポリシリコン層を成長させている。
【０１１３】
次に、プラグ形成工程のプラグ埋込層平坦化工程として、層間絶縁膜72の上面が露出するまで、ポリシリコン層をエッチバック法で平坦化して、第５コンタクトホール内に埋め込まれたポリシリコンプラグ73を形成する。層間絶縁膜72やプラグ埋込層の材質や成長法については、上述した実施の形態と同様である。
【０１１４】
次いで、接着層成長工程として、ポリシリコンプラグ73及び層間絶縁膜72の上面に接着層74を成長させる。本実施の形態では、上述したような反応予備膜を用いず、前記プラグ及び前記層間絶縁膜の上面に、接着層74としてイリジウム酸化膜(IrO2)を直接成長させている。上述した実施の形態における接着層と同様に、イリジウム酸化膜の接着層74もまた、下部電極と層間絶縁膜との間を接着し、下部電極の酸化による接着力の低下及びこれによる下部電極等のリフティング現象(Lifting)を防止する役割を果たす。
【０１１５】
この接着層の形成材料は、本実施の形態で用いたイリジウム酸化膜（IrO2）に限定されるものではなく、その他、IrSix(x=1〜2)、Al2O3、Ta2O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、HfOx(x=1〜2)及びこれらを組み合わせたもののうち、いずれかの物質であってもよい。また、上記接着層成長工程を、上記のいずれかの物質を、CVD法、PVD法、及びALD法のうち、いずれかの成長法により、50Å〜5000Åの範囲内の厚さに成長させて行うことが望ましい。
【０１１６】
一方、接着層74を形成した後、層間絶縁膜72との接着特性を向上させるために、別の熱処理またはプラズマ処理を施すことが望ましく、その熱処理には拡散炉(Diffusion furnace)、または急速熱処理(Rapid Thermal Process ;RTP)を用いることが望ましい。
【０１１７】
上述した熱処理を、He、Ne、Ar、Xe、N2、O2及びこれらを組合せたガスのうち、いずれかのガス雰囲気で、約200℃〜約800℃の温度範囲で行い、プラズマ処理を、O2、O3、N2、N2O、NH3及びこれらを組合せたガスのうち、いずれかのガス雰囲気で行うことが望ましい。
【０１１８】
次に、接着層コンタクトホール形成工程として、図7Bに示すように、パターニングした感光膜(図示せず)をマスクとして、接着層74と層間絶縁膜72とをエッチングして、接着層コンタクトホールとなる第６コンタクトホールを形成する。この第６コンタクトホールは、図６Ｃに示した場合と同様に、層間絶縁膜72の上部を窪ませる第２絶縁膜凹部を備えており、ポリシリコンプラグ73より広い幅をもって、埋め込まれた上記第５コンタクトホールと連続している。 この場合、第２絶縁膜凹部形成のために接着層74をエッチングした後、層間絶縁膜72をオーバエッチングすることとなるが、このとき、層間絶縁膜72とポリシリコンプラグ73とのエッチングの選択比を調節することにより、層間絶縁膜72の所定部分をエッチングして、ポリシリコンプラグ73の上方部分を残留させておく。
【０１１９】
次いで、バリヤ層形成工程として、図７Ｄに示すように、第２絶縁膜凹部を含む第６コンタクトホール内に、チタニウムシリサイド膜75及びチタニウムナイトライド膜76aからなるバリヤ層を形成する。
【０１２０】
まず、図7Cに示すように、上述した実施の形態と同様にして、第２絶縁膜凹部を含む第６コンタクトホール内、及び接着層74上面に、チタニウム層（図示せず）を成長させ急速熱処理(RTP)を施して、ポリシリコンプラグ73のシリコンとチタニウムとを反応させる。このようにして、ポリシリコンプラグ73上面にオーミックコンタクト層となるチタニウムシリサイド膜75を形成する。チタニウムシリサイド75は、ポリシリコンプラグ73と第１電極との間にオーミックコンタクトを形成する役割を果たす。このオーミックコンタクト層としては、本実施の形態で用いたチタニウムシリサイドに限定されず、CoSi2や、MoSi2を用いてもよい。
【０１２１】
次いで、ウェットエッチング等で未反応チタニウムを除去した後、バリヤ層形成工程のバリヤ埋込層成長工程として、図７Ｃに示すように、絶縁膜凹部を含む第６コンタクトホール内、及び接着層74上面に、導電性のバリヤ埋込層としてチタニウムナイトライド(TiN)層76を成長させる。
【０１２２】
そして、上述した実施の形態と同様に、バリヤ層形成工程のバリヤ埋込層平坦化工程として、図7Dに示すように、接着層74の上面が露出するまで、チタニウムナイトライド層76をCMP法で平坦化して、第６コンタクトホールに埋め込まれたバリヤ層となるチタニウムナイトライド膜76aを形成する。
【０１２３】
次に、キャパシタ形成工程として、図7Eに示すように、チタニウムナイトライド膜76a及び接着層74上面に第１電極となる拡散バリヤ膜77及び下部電極78と、誘電体膜79と、上部電極80とを順に形成するが、これについても図４Ｅに示した実施の形態の場合と同様であるので、その詳細な説明を省略する。
【０１２４】
図8A〜図8Cは、本発明の第４の実施の形態に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【０１２５】
まず、図8Aに示すように、上述した実施の形態の場合と同様にして、層間絶縁膜成長工程として、ワードライン、ソース／ドレイン領域、ビットラインコンタクト及びビットライン(いずれも図示せず)のようなトランジスタ形成工程が完了した、基礎導電膜となる半導体基板81上面に層間絶縁膜82を成長させる。層間絶縁膜82については、上述した実施の形態のものと同様である。
【０１２６】
次いで、接着層成長工程として、層間絶縁膜82の上面に接着層84を成長させる。接着層84は、層間絶縁膜82と下部電極との間の接着力の不足を補い、これによる膜のリフティング現象(lifting)を防止する役割を果たす。
【０１２７】
ここで、層間絶縁膜成長工程は、BSG、BPSG、HDP酸化膜、USG、TEOS、APL酸化膜、SOG、Flowfillなど、及びこれらを組み合わせたもののうち、いずれかを成長させる処理であることが望ましい。また、接着層成長工程は、Al2O3、Ta2O5、TiOx(xは1〜2)、ZrOx(xは1〜2)、IrO2、IrSix(xは1〜2)、HfOx(xは1〜2)及びこれらを組み合わせたもののうち、いずれかの物質を、50Å〜5000Åの範囲内の厚さになるように、CVD法、PVD法、またはALD法などで成長させる処理を含むことが望ましい。
【０１２８】
また、第３の実施の形態で述べたように、接着層84を形成した後、層間絶縁膜82との接着特性を向上させるために、別の熱処理またはプラズマ処理を施すことが望ましい。その熱処理には、拡散炉または急速熱処理を用いることが望ましい。さらに、He、Ne、Ar、Xe、N2、O2など、及びこれらを組合せたガスのうち、いずれかのガス雰囲気で約200℃〜約800℃の温度範囲で行うことが望ましい。拡散炉を利用する場合、約10分〜約2時間の間、RTPの場合には約10秒〜約10分の間、上記熱処理を施すことが好ましい。一方、プラズマ処理の場合には、O2、O3、N2、N2O、NH3などのガスを用いることが望ましい。
【０１２９】
次いで、複合コンタクトホール形成工程として、接着層84及び層間絶縁膜82をパターニングして、半導体基板81の表面、例えば、ソース／ドレイン領域(図示せず)の一部を露出させる複合コンタクトホール80aを形成する。
【０１３０】
ここで、複合コンタクトホール形成工程が、接着層84と層間絶縁膜82とを、同じマスクを用いてエッチングする処理であることが望ましい。これにより、層間膜コンタクトホールを形成するためのマスクと接着層コンタクトホールを形成するためのマスクとを統合して、マスク形成工程を減らすことができ、工程の簡略化が可能である。さらに、接着層コンタクトホール形成時に必要であった層間絶縁膜82のオーバエッチングによる弊害を抑えることができる。
【０１３１】
次いで、接続部形成工程として、図8Bに示すように、複合コンタクトホール80a内に半導体基板81に接続され、接着層84の上面に合わせて平坦化された接続部800を形成する。本実施の形態では、この接続部800は、ポリシリコンプラグ83と、オーミックコンタクト層85及びバリヤメタル層86からなるバリヤ層とを含む積層構造となるように、前記接続部を形成している。
【０１３２】
この接続部形成工程は、複合コンタクトホール80aの下方部分を埋め込むポリシリコンプラグ83を形成するポリシリコンプラグ形成工程と、ポリシリコンプラグ83及び接着層84の上面にバリヤ埋込層（図示せず）を成長させるバリヤ埋込層成長工程と、接着層84の表面が露出するまで、バリヤ埋込層を平坦化するバリヤ埋込層平坦化工程とを含む。
【０１３３】
まず、ポリシリコンプラグ形成工程のプラグ埋込層成長工程として、ポリシリコン層（図示せず）を複合コンタクトホール80a内、及び接着層84上面に成長させる。次に、ポリシリコンプラグ形成工程のプラグ埋込層平坦化工程として、エッチバック法などでポリシリコン層を平坦化する。このようにして、複合コンタクトホール80a内に、接着層84の上面より窪んだポリシリコンプラグ83を形成する。
【０１３４】
このとき、ポリシリコン層と接着層84との間のエッチング選択比が50:1程度の高い値となる条件で処理をすることが望ましい。また、窪ませる深さは、500Å〜5000Åの範囲内となるようにすることが好ましい。
【０１３５】
一方、ポリシリコンプラグ83には、燐(P)または砒素(As)などがドーピングされたポリシリコンを用いることが望ましいが、上述したようにプラグにポリシリコン以外の物質を用いることもできる。
【０１３６】
次に、上述した実施の形態の場合と同様に、複合コンタクトホール80a内及び接着層84上面チタニウム層（図示せず）を成長させ、熱処理を施すことによって、ポリシリコンプラグ83のシリコンとチタニウムとを反応させて、ポリシリコンプラグ83上面にチタニウムシリサイド膜85を形成する。
【０１３７】
そして、ウェットエッチング等で未反応のチタニウムを除去した後、バリヤ埋込層成長工程として、ポリシリコンプラグ83及び接着層84の上面にバリヤ埋込層（図示せず）を成長させ、バリヤ埋込層平坦化工程として、接着層84の表面が露出するまで、バリヤ埋込層を平坦化して、チタニウムシリサイド膜85上面にチタニウムナイトライド膜86を形成する。このようにして、ポリシリコンプラグ83の上部にチタニウムシリサイド膜85及びチタニウムナイトライド膜86の積層構造を有するバリヤ層を形成する。
【０１３８】
この場合、バリヤ埋込層平坦化工程を、ＣＭＰ法により、チタニウムナイトライド膜86と接着層84との研磨選択比が80:1程度となるように、スラリーなどの研磨条件を調節することが望ましい。これによって、接着層84の損失を低減することができる。
【０１３９】
バリヤ層は、コンタクト抵抗を低減し、拡散防止の特性を向上させるために、50Å〜5000Åの範囲内の厚さに形成することが好ましい。また、N2、N2O、NH3またはO2などを用いたプラズマ処理を追加して施すことによって、酸化防止の特性をより一層向上させることができる。
【０１４０】
次いで、キャパシタ形成工程として、図8Cに示すように、接続部800及び接着膜84の上面に拡散バリヤ膜87及び下部電極88からなる第１電極と、誘電体膜89と、第２電極となる上部電極90とで構成されたキャパシタを形成する。
【０１４１】
まず、第１電極形成工程として、接着層84及び接続部800の上面に、拡散バリヤ層87及び下部電極88を含む積層構造の第1電極を形成する。この拡散バリヤ層87及び下部電極88の基となる膜を、CVD法、PVD法またはALD法などを用いて順に成長させた後、炉熱処理またはRTPを施し、パターニングする。
【０１４２】
この熱処理を、O2、O3、N2またはArなどのガス雰囲気中で、約200℃〜約800℃の温度範囲で行うことが望ましい。また、炉熱処理の場合、10分〜5時間の間、RTPの場合には、1秒〜10分間行うことが望ましい。なお、上述した熱処理と並行してプラズマ処理を行うこともでき、この場合、O2、O3、N2、N2OまたはNH3などのガスを用いることが望ましい。
【０１４３】
第１電極形成工程は、本実施の形態で用いたIr及びIrOxに限定されず、Pt、PtOx(x=0〜1)、Ru、RuOx(x=1〜2)、Rh、RhOx(x=1〜2)、Os、OsOx(x=1〜2)、Pd、PdOx(x=1〜2)、CaRuO3、SrRuO3、BaRuO3、BaSrRuO3、CaIrO3、SrIrO3、BaIrO3、(La、Sr)CoO3、Cu、Al、Ta、Mo、W、Au、Ag、WSix(x=1〜2)、TiSix(x=1〜2)、MoSix(x=0.3〜2)、CoSix(xは1〜2)、NbSix(x=0.3〜2)、TaSix(x=1〜2)、TiN、TaN、WN、TiSiN、TiAlN、TiBN、ZrSiN、ZrAlN、MoSiN、MoAlN、IrTiN、TaSiN、TaAlN、RuTiN、ZrTiN及びこれらを組み合わせたもののうち、いずれかを成長させる処理を含むことが望ましい。その厚さは50Å5000Åの範囲内となることが好ましい。
【０１４４】
次いで、誘電体膜形成工程として、第１電極上面に誘電体膜89を形成する。このとき、誘電体膜89として、Ta2O5、STO(SrTiO3)、BST、PZT、PLZT((Pb、La)(Zr、Ti)O3)、BTO(BaTiO3)、PMN(Pb(Ng1/3Nb2/3)O3)、SBTN((Sr、Bi)(Ta、Nb)2O9)、SBT((Sr、Bi)Ta2O9)、BLT((Bi、La)Ti3O12)、PT(PbTiO3)などの強誘電体膜、または高誘電体膜を用い、MOCVD法、ゾル-ゲル法、スピンオン法、CVD法、ALD法、またはPVD法などの方法を用いて20Å〜5000Åの範囲内の厚さに形成することが望ましい。
【０１４５】
さらに、誘電体膜89の誘電率を向上させるための結晶化熱処理を実施することが望ましく、この場合、O2、N2、Ar、O3、He、NeまたはKrなどのガス雰囲気下で、約400℃〜約800℃の範囲内の温度を保持しながら進行するとよい。また、拡散炉熱処理またはRTPを施してもよく、拡散炉熱処理の場合、10分〜5時間の間処理を行うことが好ましい。
【０１４６】
次いで、第2電極形成工程として、誘電体膜89上面に上部電極90を形成するが、これは第１電極形成工程と同様にして行うとよい。
【０１４７】
ここで、キャパシタをパターニングする工程については、上部電極90を先にパターニングした後、誘電体膜89をパターニングし、拡散バリヤ層87及び下部電極88をパターニングする三段階のエッチング工程で処理をすることができる。また、これらを同時に一段階のエッチング工程、また、上部電極90を先にエッチングした後、誘電体膜89と拡散バリヤ層87及び下部電極88とを連続的にエッチングする二段階のエッチング工程など、多様に変更して処理することができる。
【０１４８】
また、前記した実施の形態では、積層型(Stack)キャパシタの場合を示したが、本発明は、キャパシタの誘電体膜を備え、プラグと下部電極との間バリヤ層を備える全ての半導体素子に適用することができる。したがって、下部電極を形成する部分の平坦性が要求される凹状(concave)キャパシタや、シリンダ型(cylinder)キャパシタにも適用することができる。
【０１４９】
また、本発明は、トランジスタのソース／ドレイン領域に接続されるキャパシタの他に、トランジスタのゲート電極のような導電膜に接続されるキャパシタの製造にも適用することができる。したがって、ビットライン上にキャパシタが形成されるCOB(Capacitor Over Bitline)構造や、キャパシタ上にビットラインが形成されるCUB(Capacitor Under Bitline)構造の半導体素子に適用することができる。
【０１５０】
尚、本発明は、上記実施の形態に限られるものではない。当業者は、本発明の趣旨から逸脱しない範囲内で多様に変更することが可能であるが、これらも本発明の技術的範囲に属する。
【０１５１】
【発明の効果】
本発明によれば、トポロジーの発生を抑え、これによって、キャパシタの下部電極の平坦性を確保し、キャパシタ特性を安定化させることができる。したがって、下部電極と誘電体膜の有効接触面積を増加させて、素子の電気特性を向上させることができる。また、キャパシタから出る電荷量の制御を容易にすることができ、それにより、素子の特性を均一にすることができる。
【０１５２】
また、本発明によれば、拡散バリヤ膜を均一に形成することができ、誘電体膜の結晶化のための熱処理での耐熱特性を高め、またプラグ及びバリヤ層の酸化を防止することができ、製造工程を安定化させることができるという優れた効果がある。
【図面の簡単な説明】
【図１Ａ】 従来の技術に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図１Ｂ】 従来の技術に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図２】 図１Ａに示した第３コンタクトホールを形成したときの素子の構造をより詳細に示す断面図である。
【図３】 本発明の第1実施例に係る半導体素子の構造を示す断面図である。
【図４Ａ】 本発明の第1実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図４Ｂ】 本発明の第1実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図４Ｃ】 本発明の第1実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図４Ｄ】 本発明の第1実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図４Ｅ】 本発明の第1実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図５】 本発明の第2実施例に係る半導体素子の構造を示す断面図である。
【図６Ａ】 本発明の第2実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図６Ｂ】 本発明の第2実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図６Ｃ】 本発明の第2実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図６Ｄ】 本発明の第2実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図６Ｅ】 本発明の第2実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図７Ａ】 本発明の第3実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図７Ｂ】 本発明の第3実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図７Ｃ】 本発明の第3実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図７Ｄ】 本発明の第3実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図７Ｅ】 本発明の第3実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図８Ａ】 本発明の第4実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図８Ｂ】 本発明の第4実施例に係る半導体素子の一製造過程における素子の構造を示す断面図である。
【図８Ｃ】 本発明の第4実施例に係る半導体素子の製造過程における素子の構造を示す断面図である。
【符号の説明】
31、51、71、81 半導体基板
32、52、72、82 層間絶縁膜
33、53 プラグ埋込層
33a、53a、73、83 ポリシリコンプラグ
34、54、74、84 接着層
35、55、75、85 チタニウムシリサイド
36a、56a、76a、86 チタニウムナイトライド
37、57、77、87 拡散バリヤ膜
38、58、78、88 下部電極
39、59、79、89 誘電体膜
40、60、80、90 上部電極
Claims (6)
- 基礎導電膜上面に層間絶縁膜を成長させる層間絶縁膜成長工程と、
前記層間絶縁膜をパターニングして、前記基礎導電膜の所定領域の表面を露出させる層間膜コンタクトホールを形成する層間膜コンタクトホール形成工程と、
前記層間膜コンタクトホール内に、前記基礎導電膜に接続されたプラグを形成するプラグ形成工程と、
前記プラグ及び前記層間絶縁膜の上面に接着層を成長させる接着層成長工程と、
前記接着層をパターニングして、前記プラグの上面を露出させる接着層コンタクトホールを形成する接着層コンタクトホール形成工程と、
前記接着層コンタクトホール内に、前記プラグに接続され、前記接着層の上面に合わせて平坦化されたバリヤ層を形成するバリヤ層形成工程と、
前記バリヤ層及び前記接着層の上面に第1電極と、誘電体膜と、第2電極とを含んで構成されるキャパシタを形成するキャパシタ形成工程とを含み、
前記接着層コンタクトホールの幅が前記層間膜コンタクトホールの幅より大きく形成され、
前記層間絶縁膜の上部を窪ませた絶縁膜凹部が形成されることを特徴とする半導体素子の製造方法。 - 前記バリヤ層形成工程が、
前記接着層コンタクトホール内、及び前記接着層上面に導電性のバリヤ埋込層を成長させるバリヤ埋込層成長工程と、
前記接着層の表面が露出するまで、前記バリヤ埋込層を化学機械的研磨（CMP）法で平坦化して、前記バリヤ層を形成するバリヤ埋込層平坦化工程とを含むことを特徴とする請求項１記載の半導体素子の製造方法。 - 前記プラグ形成工程が、
前記層間膜コンタクトホール内、及び前記層間絶縁膜上面に導電性のプラグ埋込層を成長させるプラグ埋込層成長工程と、
前記プラグ埋込層をエッチバック法で平坦化するプラグ埋込層平坦化工程とを含むことを特徴とする請求項１記載の半導体素子の製造方法。 - 前記接着層成長工程を、
化学気相成長法（CVD法）、物理気相成長法（PVD法）、及び原子層成長法（ALD法）のうち、いずれかの成長法により行うことを特徴とする請求項１記載の半導体素子の製造方法。 - 前記接着層成長工程を、IrO2、IrSix(x=1〜2)、Al2O3、Ta2O5、TiOx(x=1〜2)、ZrOx(x=1〜2)、HfOx(x=1〜2)及びこれらを組み合わせたもののうち、いずれかの物質を成長させて行うことを特徴とする請求項１記載の半導体素子の製造方法。
- 前記バリヤ層形成工程が、TiN、TaN、TiSiN、TiAlN、RuTiN、RuTiO及びこれらを組み合わせたもののうち、いずれかの物質を成長させる処理を含むことを特徴とする請求項１記載の半導体素子の製造方法。
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