KR20030002896A - 캐패시터의 제조 방법 - Google Patents

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KR20030002896A
KR20030002896A KR1020010038726A KR20010038726A KR20030002896A KR 20030002896 A KR20030002896 A KR 20030002896A KR 1020010038726 A KR1020010038726 A KR 1020010038726A KR 20010038726 A KR20010038726 A KR 20010038726A KR 20030002896 A KR20030002896 A KR 20030002896A
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박종범
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Abstract

본 발명은 트랜지스터와 캐패시터를 접속시키기 위한 마스크 및 식각 공정이 세 번에 걸쳐 이루어짐에 따른 오정렬을 방지하고 공정을 단순화시키도록 한 캐패시터의 제조 방법을 제공하기 위한 것으로, 반도체기판상에 형성된 다수의 워드라인 사이에 폴리실리콘 플러그와 시드층의 적층막을 매립시키는 단계, 상기 시드층을 포함한 전면에 층간절연막, 식각배리어막, 캐패시터산화막을 순차적으로 증착하는 단계, 상기 캐패시터산화막상에 스토리지노드마스크를 형성하는 단계, 상기 스토리지노드마스크로 상기 캐패시터산화막, 식각배리어막, 층간절연막을 동시에 식각하여 상기 시드층에 정렬되는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀내의 노출된 상기 시드층상에 스토리지노드 콘택플러그와 하부전극을 한 번에 증착시키는 단계, 상기 식각배리어막을 식각마스크로 상기 캐패시터산화막을 선택적으로 제거하는 단계, 및 상기 캐패시터산화막 식각후 노출된 상기 하부전극상에 유전막, 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어진다.

Description

캐패시터의 제조 방법{METHOD OF FABRICATING CAPACITOR}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
반도체소자에서 캐패시터의 정전용량(Capacitance; C)은(ε: 유전율, A: 표면적, d: 유전체 두께)로 나타내는데, 하부전극의 표면적과 유전체의 유전율에 비례하는 값을 갖는다.
따라서 미세화되어 가는 반도체소자의 제조 공정에 있어 반도체소자가 적절히 동작하기 위한 일정량 이상의 정전용량을 확보하기 위하여 하부전극의 모양을 3차원 구조로 형성하여 하부전극의 표면적을 증가시키거나, 높은 유전율을 갖는 BST[(Ba,Sr)TiO3] 등과 같은 고유전체 물질을 사용하여 정전용량을 확보하는 방법이 연구되고 있다.
그러나, 3차원 형태의 하부전극을 형성하기에는 복잡한 공정이 요구되므로 제조 원가의 상승 및 공정 증가에 따른 수율 하락의 단점이 있으며, BST 고유전체의 사용은 산소 화학정량(Oxygen stoichiometry)을 엄격히 유지하기 어려워 누설전류 특성이 열화되는 문제가 있다.
또한, BST 캐패시터의 경우 전극으로 산화저항성이 큰 백금, 루테늄과 같은 귀금속(noble metal)을 사용해야 하는데, 이런 귀금속이 매우 안정하여 식각 공정이 어려울뿐만 아니라, 주로 스퍼터링에 의한 식각을 진행하므로 수직 프로파일을 얻기 어려운 문제점이 있다.
이를 해결하기 위해 산화막을 이용하여 캐패시터 패턴을 형성한 후 귀금속을 전기화학증착법(Electro Chemical Deposition; ECD)을 이용하여 증착한 후, 에치백하는 방법이 연구되었다.
도 1a 내지 도 1c는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 트랜지스터 제조 공정을 실시하는데, 먼저 반도체기판(11)상에 스페이서(13)를 구비한 워드라인(12)을 형성하고, 반도체기판(11)내에 소스/드레인(14)을 형성한다.
다음으로, 반도체기판(11)상에 콘택마스크를 형성한 후, 콘택마스크로 자기정렬식각하여 워드라인(12) 사이의 소스/드레인(14)이 노출되는 콘택홀을 형성한다. 그리고, 콘택홀을 포함한 전면에 폴리실리콘을 증착한 후, 에치백(Etchback) 또는 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 콘택홀에 매립되는 폴리실리콘플러그(15)를 형성한다.
계속해서, 폴리실리콘플러그(15)를 포함한 반도체기판(11)의 전면에 티타늄을 증착한 후, 급속열처리(RTP)하여 소스/드레인(14)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 폴리실리콘플러그(14)상에 티타늄실리사이드 (TiSi2)(16)를 형성한다. 이 때, 티타늄실리사이드(16)는 폴리실리콘플러그(15)와 후속 하부전극과의 접촉저항을 개선시킨다.
계속해서, 티타늄실리사이드(16)상에 티타늄나이트라이드(17), 시드층(18)을 순차적으로 증착한 후, 에치백 또는 화학적기계적연마를 통해 콘택홀을 완전히 매립시킨다.
이 때, 폴리실리콘플러그(15), 티타늄실리사이드(16), 티타늄나이트라이드 (17), 시드층(18)의 순서로 적층된 구조는 다수의 워드라인 사이에 모두 형성되며, 폴리실리콘플러그(15)는 하부전극을 콘택시키기 위한 콘택플러그와 비트라인을 콘택시키기 위한 콘택플러그이다.
다음으로, 전면에 제 1 층간절연막(19)을 증착 및 평탄화하고, 제 1 층간절연막(19)상에 비트라인 콘택마스크를 형성한 후, 비트라인 콘택마스크로 제 1 층간절연막(19)을 식각하여 폴리실리콘플러그(15)에 정렬되는 비트라인 콘택홀을 형성한다.
계속해서, 비트라인 콘택홀을 통해 플러그에 접속되는 비트라인(20)을 형성한다.
다음으로, 비트라인(20)을 포함한 전면에 제 2 층간절연막(21)을 증착 및 평탄화하고, 제 2 층간절연막(21)상에 식각배리어막(22)을 증착한 다음, 식각배리어막(22)상에 스토리지노드콘택 마스크를 형성한다. 그리고, 스토리지노드콘택마스크로 식각배리어막(22), 제 2 층간절연막(21)을 식각하여 폴리실리콘플러그(15)에 자기정렬되는 스토리지노드 콘택홀을 형성한다.
계속해서, 시드층(18)상에 전기화학적증착법으로 스토리지노드 콘택플러그(23)를 형성한 후, 전면에 캐패시터산화막(24)을 증착한 다음, 하부전극을 정의하기 위한 마스크로 캐패시터산화막(24)을 식각하여 스토리지노드 콘택플러그(23)를 노출시킨 다음, 스토리지노드 콘택플러그(23)상에 전기화학적증착법으로 하부전극(25)을 증착한다.
계속해서, 캐패시터산화막(24)을 습식딥아웃으로 제거하여 하부전극(25)만을 노출시킨 후, 노출된 하부전극(25)을 포함한 전면에 유전막(26), 상부전극(27)을 순차적으로 증착한다.
전술한 바와 같이, 종래기술은 폴리실리콘플러그와 스토리지노드콘택플러그로 이루어지는 적층 플러그를 이용하며, 전기화학적증착법으로 하부전극을 형성하여 통상적인 화학기상증착법의 단차피복성 한계를 극복하고 있다.
그러나, 상술한 종래기술에서는 소스/드레인과 캐패시터를 연결하기 위해서마스크 및 식각 공정이 2단계에 걸쳐 적용되고, 더욱이 하부전극을 형성하기 위한 캐패시터산화막의 마스크 및 식각 공정까지 추가되는 문제점이 있다.
즉, 소스/드레인에 접속되는 폴리실리콘 플러그를 형성하기 위한 콘택마스크 및 식각, 폴리실리콘플러그와 하부전극을 접속시키기 위한 스토리지노드콘택 마스크/식각을 실시한다.
이렇게 마스크/식각 공정이 총 3단계로 진행됨에 따라 정렬도 확보가 쉽지 않을뿐 아니라, 제조 공정이 어렵고 복잡해지며, 경제적인 측면에서도 제조 원가가 높아지는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 트랜지스터와 캐패시터를 접속시키기 위한 마스크 및 식각 공정이 세 번에 걸쳐 이루어짐에 따른 오정렬을 방지하고 공정을 단순화시키는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 워드라인
34 : 소스/드레인 35 : 폴리실리콘 플러그
36 : 티타늄실리사이드 37 : 티타늄나이트라이드
38 : 시드층 39 : 제 1 층간절연막
40 : 비트라인 41 : 제 2 층간절연막
42 : 식각배리어막 43 : 캐패시터 산화막
44a : 스토리지노드 콘택플러그 44b : 하부전극
45 : BST 46 : 상부전극
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판상에 다수의 워드라인을 형성하는 단계, 상기 워드라인 사이에 폴리실리콘 플러그와 시드층의 적층막을 매립시키는 단계, 상기 시드층을 포함한 전면에 층간절연막, 식각배리어막, 캐패시터산화막을 순차적으로 증착하는 단계, 상기 캐패시터산화막상에 스토리지노드마스크를 형성하는 단계, 상기 스토리지노드마스크로 상기 캐패시터산화막, 식각배리어막, 층간절연막을 동시에 식각하여 상기 시드층에 정렬되는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀내의 노출된 상기 시드층상에 스토리지노드 콘택플러그와 하부전극을 한 번에 증착시키는 단계, 상기 식각배리어막을 식각마스크로 상기 캐패시터산화막을 선택적으로 제거하는 단계, 및 상기 캐패시터산화막 식각후 노출된 상기 하부전극상에 유전막, 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(31)상에 트랜지스터 제조 공정을 실시하는데, 먼저 반도체기판(31)상에 스페이서(33)를 구비한 워드라인(32)을 형성하고, 반도체기판(31)내에 소스/드레인(34)을 형성한다.
다음으로, 반도체기판(31)상에 콘택마스크를 형성한 후, 콘택마스크로 자기정렬식각하여 워드라인(32) 사이의 소스/드레인(34)이 노출되는 콘택홀을 형성한다. 그리고, 콘택홀을 포함한 전면에 폴리실리콘을 증착한 후, 에치백 또는 화학적기계적연마(CMP) 공정으로 콘택홀에 매립되는 제 1 콘택플러그로서 폴리실리콘플러그(35)를 형성한다.
계속해서, 폴리실리콘플러그(35)를 포함한 반도체기판(31)의 전면에 티타늄을 100Å∼400Å의 두께로 증착한 후, 폴리실리콘플러그(35)와 오믹콘택이 되도록 600℃∼800℃에서 급속열처리(RTP)하여 티타늄실리사이드(TiSi2)(36)를 형성한다. 그리고, 미반응 티타늄을 습식식각으로 제거한다.
계속해서, 티타늄실리사이드(36)상에 티타늄나이트라이드(37)를 200Å∼700Å로 증착한 후, 연속해서 시드층(38)을 증착하고, 에치백 또는 화학적기계적연마를 통해 콘택홀을 완전히 매립시킨다. 여기서, 티타늄나이트라이드(37)는 폴리실리콘플러그(35)와 후속 제 2 콘택플러그인 스토리지노드 콘택플러그와의 반응을 방지하기 위한 확산방지막으로서, 내열성이 우수한 2원계 질화물이나 내산화성을 높이기 위하여 TiSiN 또는 TiAlN 중 어느 하나의 3원계 질화물을 이용한다. 그리고, 시드층(38)은 백금(Pt) 또는 루테늄(Ru)을 이용하며 50Å∼700Å의 두께로 증착된다.
이 때, 폴리실리콘플러그(35), 티타늄실리사이드(36), 티타늄나이트라이드 (37), 시드층(38)의 순서로 적층된 구조는 다수의 워드라인 사이에 모두 형성되며, 폴리실리콘플러그(35)는 하부전극을 콘택시키기 위한 스토리지노드 콘택플러그와 비트라인을 콘택시키기 위한 비트라인 콘택플러그이다.
다음으로, 전면에 제 1 층간절연막(39)을 증착 및 평탄화하고, 제 1 층간절연막(39)상에 비트라인 콘택마스크를 형성한 후, 비트라인 콘택마스크로 제 1 층간절연막(39)을 식각하여 폴리실리콘플러그(35)에 정렬되는 비트라인 콘택홀을 형성한다. 그리고, 비트라인 콘택홀을 통해 소스/드레인(34)에 접속되는 비트라인(40)을 형성한다.
다음으로, 비트라인(40)을 포함한 전면에 제 2 층간절연막(41), 식각배리어막(42), 캐패시터산화막(43)을 순차적으로 적층한 다음, 캐패시터산화막(43)상에 스토리지노드콘택 마스크를 형성한다.
여기서, 식각배리어막(42)은 캐패시터산화막(43)의 식각프로파일 향상 및 웨이퍼내 균일한 식각을 위해 Si3N4를 200Å∼1000Å의 두께로 증착하며, 캐패시터산화막(43)은 5000Å∼15000Å의 두께로 증착한다.
다음으로, 스토리지노드 콘택마스크로 캐패시터산화막(43), 식각배리어막(42), 제 2 층간절연막(41)을 동시에 식각하여 폴리실리콘플러그(35) 및 소스/드레인(34)에 자기정렬되는 스토리지노드 콘택홀(A)을 형성하는데, 이 때, 캐패시터산화막(43)도 동시에 식각하므로 하부전극이 형성될 영역(이하 '하부전극영역'이라 약칭함)(B)도 형성된다.
도 2b에 도시된 바와 같이, 하부전극영역(A) 형성후 노출된 시드층(38)상에 전기화학적증착법(ECD)으로 제 2 콘택플러그인 스토리지노드 콘택플러그(44a)와 하부전극(44b)을 한 번에 증착한다.
즉, 시드층(38)의 표면부터 식각배리어막(42)까지는 스토리지노드 콘택플러그(44a)이며, 식각배리어막(42)부터 캐패시터산화막(43)까지는 하부전극(44b)이다.
이 때, 스토리지노드 콘택플러그/하부전극(44a/44b)은 백금 또는 루테늄이며, 전기화학적증착시 전기도금 시간을 조절하여 캐패시터산화막(43)의 윗부분까지 도금되지 않도록 하므로써 에치백이나 화학적기계적연마 공정을 생략할 수 있다.
이와 같이, 스토리지노드 콘택플러그/하부전극(44a/44b)을 한 번에 형성하므로써 후속 BST증착 및 열처리시 산소가 침투할 수 있는 통로를 길게하고, 아울러 침투할 공간을 없애므로써 확산방지막인 티타늄나이트라이드(37)의 산화를 억제한다.
도 2c에 도시된 바와 같이, 캐패시터산화막(43)만을 습식딥아웃으로 제거한 후, 드러난 하부전극(44b)상에 유전막으로서 BST(45)를 단차피복성이 우수하며 파티클 발생이 적은 금속유기화학기상증착법(Metal Organic CVD)으로 350℃∼500℃에서 증착한다.
다음으로, BST(45)의 결정화를 위한 열처리를 2단계로 실시하는데, 1단계는 BST(45)의 결정화를 위해 600℃∼800℃의 고온에서 질소분위기로 실시하고, 2단계는 BST(45)내 부족한 산소를 공급하기 위해 350℃∼500℃의 저온에서 산소분위기로급속열처리(RTP)하거나, 또는 N2O 플라즈마처리한다.
다음으로, 결정화된 BST(45)상에 상부전극(46)으로서 화학기상증착법(CVD)으로 Pt, Ru, RuOx, Ir, IrOx중 어느 하나를 증착한 다음, 상부전극(46) 형성 과정에서 손상받은 BST(45)을 회복시켜 주기 위해 질소 또는 산소 분위기에서 후열처리를 실시한다.
이 때, 열처리 온도는 400℃∼600℃이며, 노열처리나 급속열처리를 이용한다.
본 발명은 Ta2O5또는 Al2O3을 유전막으로 이용하고, 상하부전극으로 금속을 이용하는 캐패시터에 적용가능하며, 아울러 BST[(BaxSr1-x)TiO3]와 같은 고유전체를 유전막으로 사용하는 모든 DRAM 및 PZT와 같은 강유전체를 유전막으로 사용하는 모든 강유전체 메모리(FeRAM)에 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 스토리지노드 영역을 오픈시키기 위한 캐패시터 산화막 식각시 건식 및 습식을 병행하므로써, 펜스 생성을 억제하여 백금의 증착률및 프로파일의 유리차를 감소시켜 정전용량의 편차를 감소시키고 소자의 신뢰성을 확보할 수 있는 효과가 있다.
또한, 캐패시터 산화막의 바닥부분에 습식식각을 통해 파지티브 프로파일을 형성시키므로써, 시드층상에 증착되는 하부전극을 네가티브 프로파일을 갖도록 하여 후속 유전막 및 상부전극의 증착이 용이한 효과가 있다.

Claims (10)

  1. 적층구조의 플러그를 구비하는 반도체 소자의 제조 방법에 있어서,
    반도체기판상에 다수의 워드라인을 형성하는 단계;
    상기 워드라인 사이에 폴리실리콘 플러그와 시드층의 적층막을 매립시키는 단계;
    상기 시드층을 포함한 전면에 층간절연막, 식각배리어막, 캐패시터산화막을 순차적으로 증착하는 단계;
    상기 캐패시터산화막상에 스토리지노드마스크를 형성하는 단계;
    상기 스토리지노드마스크로 상기 캐패시터산화막, 식각배리어막, 층간절연막을 동시에 식각하여 상기 시드층에 정렬되는 스토리지노드 콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀내의 노출된 상기 시드층상에 스토리지노드 콘택플러그와 하부전극을 한 번에 증착시키는 단계;
    상기 식각배리어막을 식각마스크로 상기 캐패시터산화막을 선택적으로 제거하는 단계; 및
    상기 캐패시터산화막 식각후 노출된 상기 하부전극상에 유전막, 상부전극을 순차적으로 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 스토리지노드 콘택플러그와 하부전극을 한 번에 증착시키는 단계는,
    전기화학적증착법으로 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 시드층은 백금 또는 루테늄 중 어느 하나를 이용하되, 50Å∼700Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 식각배리어막은 Si3N4를 이용하되, 200Å∼1000Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 캐패시터산화막은 5000Å∼15000Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 폴리실리콘플러그와 시드층의 적층막을 매립시키는 단계는,
    상기 폴리실리콘플러그와 시드층 사이에 티타늄실리사이드와 티타늄나이트라이드의 적층막을 형성하는 단계는 더 포함함을 특징으로 하는 캐패시터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 유전막을 형성하는 단계에서,
    상기 유전막은 Ta2O5또는 Al2O3중 어느 하나를 포함함을 특징으로 하는 캐패시터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 유전막을 형성하는 단계는,
    금속유기화학기상증착법으로 350℃∼500℃에서 BST를 증착하는 단계;
    상기 BST의 결정화를 위해 600℃∼800℃의 고온에서 질소분위기로 열처리하는 단계; 및
    상기 BST내 부족한 산소를 공급하기 위해 350℃∼500℃의 저온에서 산소분위기로 급속열처리하거나 또는 N2O 플라즈마처리하는 단계
    를 포함함을 특징으로 하는 캐패시터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 상부전극을 형성하는 단계는,
    화학기상증착법으로 이루어지되, 상기 상부전극은 Pt, Ru, RuOx, Ir 또는 IrOx중 어느 하나를 포함함을 특징으로 하는 캐패시터의 제조 방법.
  10. 제 1 항에 있어서,
    상기 상부전극을 형성한 후,
    상기 상부전극 형성 과정에서 손상받은 상기 유전막을 회복시켜 주기 위해 질소 또는 산소 분위기 중 어느 하나의 분위기에서 후열처리하는 단계를 더 포함함을 특징으로 하는 캐패시터의 제조 방법.
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