KR20000012944A - 디렘 장치 및 그의 제조 방법 - Google Patents

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김윤기
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Abstract

본 발명은 DRAM 장치 및 그의 제조 방법에 관한 것으로, 활성 영역과 비활성 영역이 정의된 반도체 기판상에 소오스/드레인 영역과 게이트 전극을 갖는 트렌지스터가 형성되고, 상기 트레지스터를 포함하여 상기 반도체 기판 전면상에 제 1 절연막이 형성된다. 상기 제 1 절연막을 뚫고 각각 상기 트렌지스터의 소오스/드레인 영역과 전기적으로 연결되는 커패시터 하부 전극용 패드가 형성되는 데, 상기 커패시터 하부 전극용 패드는 상기 트렌지스터의 게이트 및 비활성 영역을 덮도록 형성된다. 상기 커패시터 하부 전극용 패드를 포함하여 상기 제 1 절연막상에 제 2 절연막이 형성되고, 콘택 홀 형성 영역을 정의하는 마스크가 사용되어 상기 제 2 절연막이 부분적으로 식각되어, 상기 커패시터 하부 전극용 패드의 상부 표면 일부를 노출 시키는 베리드 콘택 홀이 형성된다. 상기 베리드 콘택 홀이 도전막으로 채워져 베리드 콘택이 형성되고, 소정의 높이를 갖는 상기 베리드 콘택의 상부 부위가 노출되도록 제 2 절연막의 상부 일부만이 식각된다. 상기 노출된 베리드 콘택을 포함하여 상기 제 2 절연막상에 제 2 도전막이 형성되고, 상기 베리드 콘택 양측의 제 2 절연막의 상부 표면이 노출될 때까지 상기 제 2 도전막이 이방성 식각되어 커패시터 하부 전극이 형성되는 데, 상기 커패시터 하부 전극은 상기 노출된 베리드 콘택과 이 베리드 콘택 양측벽에 상기 이방성 식각으로 형성된 스페이서로 구성된다. 이와 같은 DRAM 장치 및 그의 제조 방법에 의해서, 커패시터의 하부 전극의 형성에 의해 발생되는 셀 영역과 주변 영역의 단차를 방지할 수 있어 후속 공정이 용이하게 수행될 수 있고, 커패시터 하부 전극 형성을 위한 사진 식각 공정에 i-line 스텝퍼를 사용할 수 있어, 이 공정을 단순화할 수 있고, 또한 비용 절감의 효과를 얻을 수 있다.

Description

디렘 장치 및 그의 제조 방법(DRAM DEVICE AND METHOD OF FABRICATING THE SAME)
본 발명은 고집적 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 DRAM 장치 및 그의 제조 방법에있는 콘택 형성 방법에 관한 것이다.
DRAM 장치의 집적도가 증가 되면서, 상기 DRAM 장치를 구성하고 있는 커패시터가 차지할 수 있는 면적이 감소하게 되었다. 그러나, 상기 커패시터가 차지할수 있는 면적의 크기는 감소 되더라도, 커패시터의 정전 용량은 감소될 수 없기 때문에 작아지는 면적에서 커패시터의 적정 정전 용량이 확보될 수 있는 여러가지의 DRAM 장치의 제조 방법들이 고안 되었다. 그 중 가장 널리 사용되는 하나가 커패시터 하부 전극의 표면적이 X축, Y축으로 감소되는 양만큼, Z축으로 커패시터 하부 전극을 높혀, 감소된 표면적을 보상함으로써, 상기 커패시터의 커패시턴스를 확보하는 방법이다.
그러나 이 방법에 있어서, 상기 높아지는 커패시터 하부 전극은 주변 회로 영역과 셀 영역사이에 단차 크기를 증가시키게 되었다. 따라서 후속 공정을 진행하는 데 있어, 이 단차는 큰 장애가 되고 있다. 또한 종래의 커패시터 제조 방법을 살펴보면, 비트 라인용 패드와 커패시터 하부 전극간의 전기적 연결을 위해 베리드 콘택(burid contact : 이하 "BC" 라 칭함)이 형성되고, 상기 BC와 전기적으로 연결되는 커패시터 하부 전극이 형성된다. 이와 같은 종래 커패시터 제조 공정은, BC 형성을 위한 포토 공정 및 커패시터 하부 전극을 형성하기 위한 포토 공정이 필요하게 되는 데, 상기 커패시터 하부 전극의 형성을 위한 다마신 공정에서 커패시터의 패턴이 점점 미세화 됨에 따라 파장이 더 짧은 딥 UV광을 사용하게 된다.
본 발명은 커패시터의 하부 전극의 형성에 의해 발생되는 셀 영역과 주변 영역의 단차를 방지할 수 있어, 후속 공정이 용이하게 수행될 수 있고, 커패시터 하부 전극 형성을 위한 사진 식각 공정에 i-line 스텝퍼를 사용할 수 있어, 이 공정을 단순화할 수 있고, 또한 비용 절감의 효과를 얻을 수 있는 커패시터 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 DRAM 장치의 제조 방법을 순차적으로 나타내는 단면도;
도 2는 본 발명의 다른 실시예에 따른 DRAM 장치를 나타내는 단면도;
도 3a 내지 도 3b는 종래의 실시예에 따른 DRAM 장치의 레이 아웃을 순차적으로 나타내는 도면;
도 4a 내지 도 4b는 본 발명의 실시예에 따른 DRAM 장치의 레이아웃을 순차적으로 나타내는 도면; 그리고
도 5는 본발명의 다른 실시예에에 따른 DRAM 장치의 레이아웃을 나타내는 도면.
*도면의 주요 부분에 대한 부호 설명
100 : 반도체 기판 102 : 소자 격리 영역
104 : 게이트 108a, 108b : 패드
106, 110, 116 : 층간 절연막 112, 118 : 베리드 콘택(BC)
114 : 비트 라인
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, DRAM 장치의 제조 방법은, 활성 영역과 비활성 영역이 정의된 반도체 기판상에 소오스/드레인 영역과 게이트 전극을 갖는 트렌지스터를 형성하는 단계와; 상기 트레지스터를 포함하여 상기 반도체 기판 전면상에 제 1 절연막을 형성하는 단계와; 상기 제 1 절연막을 뚫고 각각 상기 트렌지스터의 소오스/드레인 영역과 전기적으로 연결되는 커패시터 하부 전극용 패드를 형성하되, 상기 커패시터 하부 전극용 패드는 상기 트렌지스터의 게이트 및 비활성 영역을 덮도록 형성되는 단계와; 상기 커패시터 하부 전극용 패드를 포함하여 상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와; 콘택 홀 형성 영역을 정의하는 마스크를 사용하여 상기 제 2 절연막을 부분적으로 식각하여, 상기 커패시터 하부 전극용 패드의 상부 표면 일부를 노출 시키는 베리드 콘택 홀을 형성하는 단계와; 상기 베리드 콘택 홀을 도전막으로 채워 베리드 콘택을 형성하는 단계와; 소정의 높이를 갖는 상기 베리드 콘택의 상부 부위가 노출되도록 제 2 절연막의 상부 일부만을 식각하는 단계와; 상기 노출된 베리드 콘택을 포함하여 상기 제 2 절연막상에 제 2 도전막을 형성하는 단계와; 상기 베리드 콘택 양측의 제 2 절연막의 상부 표면이 노출될 때까지 상기 제 2 도전막을 이방성 식각하여 커패시터 하부 전극을 형성하되, 상기 커패시터 하부 전극은 상기 노출된 베리드 콘택과 이 베리드 콘택 양측벽에 상기 이방성 식각으로 형성된 스페이서로 구성되는 단계를 포함한다.
상술한 바와같은 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, DRAM 장치는, 비활성 영역과 활성 영역이 정의된 반도체 기판상에 형성된 게이트와; 상기 게이트와 직교하고, 상기 게이트를 지나 상기 비활성 영역까지 신장되어 형성된 커패시터 하부 전극용 패드와; 상기 커패시터 하부 전극용 패드와 동일 모양으로, 최대 면적을 갖도록 상기 커패시터 하부 전극용 패드내에 각각 형성된 커패시터 하부 전극용 베리드 콘택을 포함한다.
상술한 바와같은 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, DRAM 장치는, 비활성 영역과 활성 영역이 정의된 반도체 기판상에 형성된 게이트와; 상기 게이트 사이에 형성된 비트 라인용 패드와; 상기 게이트와 직교하고, 상기 게이트를 지나 비활성 영역까지 신장되어 형성된 커패시터 하부 전극용 패드와; 상기 비트 라인용 패드와 오버렙되는 돌출부를 갖고, 상기 게이트와 직교하도록 신장되어 형성된 비트 라인과; 상기 커패시터 하부 전극용 패드내에 형성되어 있되, 서로 대각선 모양의 열을 이루도록 형성된 커패시터 하부 전극용 베리드 콘택을 포함한다.
도 1d를 참조하면, 본 발명의 실시예에 따른 신규한 DRAM 장치 및 그의 제조 방법은, 큰 상부 표면적을 확보하기 위해 트렌지스터의 게이트 전극 및 비활성 영역을 영역을 덮도록 커패시터 하부 전극용 패드가 형성되고, 상기 층간 절연막을 뚫고 상기 패드와 전기적으로 연결되는 커패시터 하부 전극용 베리드 콘택이 형성되고, 상기 베리드 콘택의 상부 영역이 노출되도록 상기 층간 절연막의 일부가 식각된다. 상기 노출된 베리드 콘택을 포함하여 상기 층간 절연막상에 비정질의 폴리실리콘막이 형성되고, 이방성 식각되어 상기 노출된 베리드 콘택의 양측벽에 스페이서가 형성된다. 상기 스페이서와 상기 베리드 콘택이 커패시터 하부 전극으로 작용한다. 이와 같은 DRAM 장치 및 그의 제조 방법 의해서, 커패시터 하부 전극용 패드가 큰 상부 표면적이 갖도록 형성되기 때문에, 상기 커패시터 하부 전극용 베리드 콘택이 또한 상당히 큰 면적을 갖고 형성될 수 있다. 따라서, 상기 베리드 콘택 저항을 감소 시킬 수도 있고, 또한 커패시터 하부 전극 형성시 오정렬에 대한 마진도 확보될 수 있다. 그리고 베리드 콘택이 일직선이 아닌 지그재그 모양의 열로 형성될 수 있어 후속 공정으로 형성되는 커패시터의 직경을 크게 할 수도 있다. 두 번째 효과로 커패시터 하부 전극의 형성을 위한 포토공정에서 i-line 광을 사용할 수 있어, 공정을 단순화할 수 있고, 비용 절감의 효과를 얻을 수 있을 뿐만 아니라 주변 회로 영역과 셀 어레이 영역의 단차를 방지할 수 있어, 후속 공정을 용이하게 할 수도 있다.
(실시예)
이하, 도 1a 내지 도 1d, 그리고 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 내지 도 1d는 본 발명에 따른 DRAM 장치의 제조 방법을 순차적으로 나타내는 도면이다.
먼저, 도 1a를 참조하면, 셀 어레이 영역과 주변 회로 영역이 정의된 반도체 기판(100)상에 활성 영역과 비활성 영역을 정의하는 소자 격리 영역(102)이 형성된다. 이어 상기 반도체 기판(100)에 트렌지스터가 형성 되는데, 상기 트렌지스터는 반도체 기판상에 형성된 게이트 전극(104)과 상기 게이트 전극(104) 양측의 반도체 기판(100)내에 형성된 소오스/드레인 영역(도면 미도시)을 포함한다. 상기 게이트 전극(104)은 반도체 기판(100)상에 게이트 산화막(도면 미도시)을 사이에 두고 폴리실리콘막과 텅스텐 실리사이드막이 차례로 적층되어 형성될 수 있다. 상기 게이트 전극(104)은 산화막 계열의 층간 절연막과 다른 식각 선택비를 갖는 절연막, 예컨대 SiN 캡핑 절연막 및 SiN 스페이서로 둘러싸이도록 형성된다.
이어, 상기 게이트 전극(104)을 포함하여 반도체 기판(100)상에 얇은 SiN막(도면 미도시)이 형성된다. 상기 얇은 SiN막상에 제 1 층간 절연막(106)이 형성된다. 패드 형성을 위한 상기 제 1 층간 절연막(106) 식각시, 상기 SiN막은 식각 정지층으로 작용한다. 상기 제 1 층간 절연막(106)은 BPSG막으로 형성될 수 있다. 이어 비트 라인용 패드와 커패시터 하부 전극용 패드를 정의하는 마스크 패턴을 마스크로 사용하여 상기 제 1 층간 절연막(106) 및 상기 얇은 SiN막을 식각하여 상기 소오스/드레인 영역의 상부 표면을 노출시키는 오프닝이 형성되는 데, 상기 커패시터 하부 전극용 패드를 형성하기 위한 오프닝은 상기 게이트 전극을 포함하여 상기 소자 격리 영역의 상부 표면까지 노출시키게 된다. 상기 마스크 패턴은 포토레지스트막을 잘 알려진 사진 식각 공정으로 식각하여 형성된 패턴을 의미하므로 이하 이에 대한 설명은 생략한다.
상기 마스크 패턴이 제거되고, 상기 오프닝들을 폴리실리콘막과 같은 도전막으로 채워 커패시터 하부 전극용 패드(108a)와 비트 라인용 패드(108b)가 형성된다. 상기 패드들(108a, 108b)이 형성되는 특징을 이해하는 데 도움이 되도록 다른 도면을 참조하여 상세히 설명한다.
도 3a는 종래의 실시예에 따른 커패시터의 레이 아웃을 나타내는 도면이다.
도 3a를 참조하면, 게이트(13)가 종방향으로 신장되어 형성되어 있고, 상기 게이트(13) 사이에 비트 라인용 패드(18b)와 커패시터 하부 전극용 패드(18a)가 형성되어 있다.
도 4a는 본 발명에 실시예에 따른 커패시터의 레이 아웃을 나타내는 도면이다.
도 4a를 참조하면, 게이트(104)가 종방향으로 신장되어 형성되어 있고, 비트 라인용 패드(108a)는 상기 게이트 라인(104) 사이에 형성되어 있다. 그러나 커패시터 하부 전극용 패드(108a)는 종래와는 달리 게이트 라인(104)과 직교하는 방향으로 신장하여 게이트(104)를 지나 소자 격리 영역에까지 형성되어 있다. 따라서 커패시터 하부 전극용 패드(108a)의 상부 표면적이 상당히 증가하게 된다.
다시 도 1a를 참조하면, 상기 패드들(108a, 108b)을 포함하여 상기 제 1 층간 절연막(106)상에 제 2 층간 절연막(110)이 형성된다. 상기 제 2 층간 절연막(110)은 PE-TEOS막으로 형성될 수 있다. 이어 상기 제 2 층간 절연막상에 비트 라인용 BC(112)를 형성하기 위한 마스크 패턴이 형성되고, 상기 마스크 패턴을 사용하여 상기 제 2 층간 절연막(110)을 부분적으로 식각하여 상기 비트 라인용 패드(108b)의 상부 표면을 노출시키는 비트 라인용 BC 홀이 형성되고, 상기 비트 라인용 BC 홀에 도전막이 채워져 비트 라인용 BC(112)가 형성된다. 상기 마스크 패턴이 제거되고, 상기 제 2 층간 절연막(110)상에 비트 라인용 BC(112)를 통해 상기 비트 라인용 패드와 전기적으로 연결되는 비트 라인(114)이 형성된다.
상기 비트 라인(114)을 포함하여 상기 제 2 층간 절연막(110)상에 제 3 층간 절연막(116)이 형성된다. 상기 제 3 층간 절연막(116)은 약 3500Å이상의 두께를 갖는 HDP막과 커패시터의 높이를 고려한 절연막으로 형성된다. 이 경우 상기 HDP막상에 SiN막과 같은 식각 정지층이 형성되어 후속 커패시터 하부전극 형성을 위한 제 3 층간 절연막(116)의 식각 공정이 불 필요한 식각없이 안정적으로 수행되게 할 수도 있다. BC 형성 영역을 정의하는 마스크 패턴을 사용하여, 상기 제 3 층간 절연막(116)과 제 2 층간 절연막(110)을 차례로 식각되어 커패시터 하부 전극용 BC 홀이 형성된다.
도 3b는 종래의 실시예에 따른 DRAM 장치의 레이 아웃을 나타내는 도면이다.
도 4b 및 도 5는 본 발명에 실시예에 따른 DRAM 장치의 레이 아웃을 나타내는 도면이다.
먼저, 도 4b 및 5를 참조하면, 본 발명에서는 앞서 언급한 것처럼 커패시터 하부 전극용 패드들(108a)은 트렌지스터의 게이트(104) 및 비활성 영역을 덮도록 넓게 형성되어 있기 때문에, 도 5에 도시된 것처럼 상기 하부 전극용 패드들(108a)이 넓은 면적을 갖고 형성된 만큼 상기 커패시터 하부 전극용 BC들(118)은 상기 패드들과 동일 모양, 즉 직사각형 모양으로 최대 면적을 갖도록 형성될 수도 있다. 이 경우 커패시터 하부 전극용 BC가 도 2에 잘 도시되어 있다. 도 4b 도시된 바와 같이, 후속으로 원통형의 커패시터 하부 전극이 형성될 경우, 상기 커패시터 하부 전극의 직경을 크게 하기 위해 상기 커패시터 하부 전극용 BC는 대각선 모양의 열로 형성될 수도 있다. 즉 지그재그의 모양으로 형성될 수도 있다. 또한, 도 4b를 참조하면, 종래의 커패시터 제조 방법에서 형성된 비트 라인(14)과는 달리, 본발명에서는 비트 라인(114)이 비트 라인용 패드(108b)와 연결되는 부분에서 돌출부(114')를 갖고 형성되기 때문에, 큰 디자인 마진을 확보할 수 있어, 상기 비트 라인(114)과 커패시터 하부 전극용 BC(118)와의 전기적 쇼트를 쉽게 방지할 수 있다.
다시 도 1a를 참조하면, 상기 커패시터 하부 전극용 BC 홀이 고농도로 도핑된 폴리실리콘막으로 채워져 커패시터 하부 전극용 BC(118)가 형성된다.
도 1b 및 도 1c를 참조하면, 상기 제 3 층간 절연막(116)의 식각 공정이 수행된다. 이 경우 DRAM 장치에서의 셀 어레이 영역은 노출시키고, 주변 회로 영역은 덮는 마스크 패턴이 형성된다. 상기 마스크 패턴을 사용하고, 커패시터의 정전 용량을 고려하여 제 3 층간 절연막(116)의 일부가 식각된다. 상기 제 3 층간 절연막(116)의 식각으로 인해, 상기 커패시터 하부 전극용 BC(118)의 상부 영역(118a)이 노출된다. 이 경우, 노출된 상부 영역의 BC는 약 10000Å의 높이를 갖도록 형성된다. 이어 상기 노출된 커패시터 하부 전극용 BC(118a)를 포함하여 상기 식각된 제 3 층간 절연막(116a)상에 저농도로 도핑되거나 도핑되지 않은 비정질의 폴리실리콘막(120)이 약 200Å 이상의 두께를 갖도록 형성된다. 이는 후속 공정으로 커패시터 하부 전극의 유효 표면적을 증가 시키기 위해 상기 커패시터 하부 전극상에 형성되는 HSG막이 고농도의 폴리실리콘막상에는 잘 형성되지 않기 때문이다.
도 1d를 참조하면, 상기 커패시터 하부 전극용 BC(120a) 양측에 있는 상기 식각된 제 3 층간 절연막(116a)의 상부 표면이 노출될 때까지, 상기 저농도 폴리실리콘막이 이방성 식각되어 상기 노출된 상기 커패시터 하부 전극용 BC(120a) 양측벽에 스페이서(120)가 형성된다. 이어 상기 스페이서 상에 HSG막이 형성되어 커패시터 하부 전극의 유효 표면적을 증가 시키고, 잘 알려진 공정으로 커패시터 유전막 및 커패시터 상부 전극이 차례로 형성되어 커패시터가 형성된다. 이와 같은 방법으로 커패시터를 형성할 경우, 상기 제 3 절연막 식각시 사용되는 마스크 패턴, 즉 주변회로 영역은 덮고, 상기 커패시터가 형성된는 셀 어레이 영역만을 노출시키는 마스크 패턴을 형성하기 위해서는 고가의 딥 UV(deep ultra violet) 장치를 사용하지 않고, i-line 스텝퍼(stepper)를 사용할 수 있어 공정을 단순화 시킬수 있고, 제조 비용을 절감할 수도 있다.
본 발명은 첫 번째 효과로 커패시터 하부 전극용 패드가 큰 상부 표면적이 갖도록 형성되기 때문에, 상기 커패시터 하부 전극용 베리드 콘택이 또한 상당히 큰면적을 갖고 형성될 수 있다. 따라서, 상기 베리드 콘택 저항을 감소 시킬 수도 있고, 또한 커패시터 하부 전극 형성시 오정렬에 대한 마진도 확보될 수 있다. 그리고 베리드 콘택이 일직선이 아닌 지그재그 모양의 열로 형성할 수 있어 후속 공정으로 형성되는 커패시터의 직경을 크게 할 수도 있다. 두 번째 효과로 커패시터 하부 전극의 형성을 위한 포토공정에서 i-line 광을 사용할 수 있어, 공정을 단순화할 수 있고, 비용 절감의 효과를 얻을 수 있을 뿐만 아니라 주변 회로 영역과 셀 어레이 영역의 단차를 방지할 수 있어, 후속 공정을 용이하게 할 수도 있다.

Claims (8)

  1. 활성 영역과 비활성 영역이 정의된 반도체 기판상에 소오스/드레인 영역과 게이트 전극을 갖는 트렌지스터를 형성하는 단계와;
    상기 트레지스터를 포함하여 상기 반도체 기판 전면상에 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막을 뚫고 각각 상기 트렌지스터의 소오스/드레인 영역과 전기적으로 연결되는 커패시터 하부 전극용 패드를 형성하되, 상기 커패시터 하부 전극용 패드는 상기 트렌지스터의 게이트 및 비활성 영역을 덮도록 형성되는 단계와;
    상기 커패시터 하부 전극용 패드를 포함하여 상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와;
    콘택 홀 형성 영역을 정의하는 마스크를 사용하여 상기 제 2 절연막을 부분적으로 식각하여, 상기 커패시터 하부 전극용 패드의 상부 표면 일부를 노출 시키는 베리드 콘택 홀을 형성하는 단계와;
    상기 베리드 콘택 홀을 도전막으로 채워 베리드 콘택을 형성하는 단계와;
    소정의 높이를 갖는 상기 베리드 콘택의 상부 부위가 노출되도록 제 2 절연막의 상부 일부만을 식각하는 단계와;
    상기 노출된 베리드 콘택을 포함하여 상기 제 2 절연막상에 제 2 도전막을 형성하는 단계와;
    상기 베리드 콘택 양측의 제 2 절연막의 상부 표면이 노출될 때까지 상기 제 2 도전막을 이방성 식각하여 커패시터 하부 전극을 형성하되, 상기 커패시터 하부 전극은 상기 노출된 베리드 콘택과 이 베리드 콘택 양측벽에 상기 이방성 식각으로 형성된 스페이서로 구성되는 단계를 포함하는 DRAM 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 도전막은 상기 1 도전막보다 상대적으로 낮은 불순물 농도로 도핑되어 표면상에 HSG막이 형성될 수 있는 비정질의 폴리실리콘막으로 형성되는 DRAM 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 노출된 콘택 플러그는 약 10000Å 정도의 높이를 갖는 DRAM 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 도전막은 약 200Å 이상의 두께를 갖도록 형성되는 DRAM 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 이방성 식각 공정은 에치백 공정으로 수행되는 DRAM 장치의 제조 방법.
  6. 비활성 영역과 활성 영역이 정의된 반도체 기판상에 형성된 게이트와;
    상기 게이트와 직교하고, 상기 게이트를 지나 상기 비활성 영역까지 신장되어 형성된 커패시터 하부 전극용 패드와;
    상기 커패시터 하부 전극용 패드와 동일 모양으로, 최대 면적을 갖도록 상기 커패시터 하부 전극용 패드내에 각각 형성된 커패시터 하부 전극용 베리드 콘택을 포함하는 DRAM 장치.
  7. 제 5 항에 있어서,
    상기 하부 전극용 패드는 직사각형 모양으로 형성되어 있는 DRAM 장치.
  8. 비활성 영역과 활성 영역이 정의된 반도체 기판상에 형성된 게이트와;
    상기 게이트 사이에 형성된 비트 라인용 패드와;
    상기 게이트와 직교하고, 상기 게이트를 지나 비활성 영역까지 신장되어 형성된 커패시터 하부 전극용 패드와;
    상기 비트 라인용 패드와 오버렙되는 돌출부를 갖고, 상기 게이트와 직교하도록 신장되어 형성된 비트 라인과;
    상기 커패시터 하부 전극용 패드내에 형성되어 있되, 서로 대각선 모양의 열을 이루도록 형성된 커패시터 하부 전극용 베리드 콘택을 포함하는 DRAM 장치.
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* Cited by examiner, † Cited by third party
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KR100637688B1 (ko) * 2000-08-17 2006-10-24 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR100824136B1 (ko) * 2001-06-28 2008-04-21 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조 방법

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