JP3651130B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造方法に関し、とくにいわゆるDRAM(Dynamic Random Access Memory)など、スイッチング用のMOSFETとメモリ・キャパシタとからなるセル構造を有する半導体記憶装置およびその製造方法に関する。
【0002】
【従来の技術】
近年、いわゆるDRAMなど、スイッチング用のMOSFETとメモリ・キャパシタとからなるセル構造を有する半導体記憶装置では、その高集積化に伴いメモリセルの縮小化が図られ、メモリ・キャパシタの占有面積も縮小化しており、少ない専有面積で所望の蓄積容量を確保することの重要性が増加している。
【0003】
メモリ・キャパシタの形成方法としては、プレーナ型、スタック型およびトレンチ型がある。この内、蓄積容量の増大のためには表面積が広くなるように立体構造を持つ、スタック型あるいはトレンチ型が有利である。トレンチ型は基板に対して深さ方向にキャパシタを形成したもので、基板を掘ることによる弊害を検討する必要がある。一方スタック型はCOB(capacitor over bitline)とCUB(capacitor under bitline )という2タイプに分類でき、中でもCOBのスタック型の場合、ビット線よりも後にキャパシタを形成するため、セル領域上に微細加工で決まる最大のキャパシタを形成することができる。
【0004】
上記のようなCOBのスタック型にはフィン型や円筒(シリンドリカル)型などの構造を複雑化することで表面積を増やし、蓄電容量を増加させるタイプのものが開発されている。また、同じく表面積を増やす目的でキャパシタ電極表面を粗面化する方法もある。
【0005】
上記のCOBのスタック型キャパシタを有するDRAMは、例えば図24に示すようなレイアウトを有する。このDRAMは、ビット線とワード線とが直交して配線され、活性領域が斜めに形成され、ビット線とワード線の交差する間隙にキャパシタのコンタクトがとられている構造である。
【0006】
図24のA−A’線に沿った断面図を図25(a)に、B−B’線に沿った断面図を図25(b)に示す。なお、図25においては説明を簡単にするため、キャパシタは、シリンドリカルセルではなく、プレート状の電極としている。このレイアウトでは、キャパシタCapと基板の拡散層AEを接続するコンタクトCCは、図25(a)に示すように、第1層間絶縁膜25上に配線されている一対のビット線BLの間隙を貫通すると共に、図25(b)に示すように、一対のワード線WL間の間隙を貫通している。
【0007】
【発明が解決しようとする課題】
しかしながら、コンタクト孔をレジストパターニングする際に、下層のビット線BL又はワード線WLに対し、合わせずれをおこす場合が考えられる。ワード線WLと平行方向、つまり図25(a)において左右方向、又はビット線BLと平行方向、つまり図25(b)において、左右方向に合わせずれをおこすと、それぞれビット線BLとコンタクトCCとの距離da 、da ' 、またはワード線WLとコンタクトCCとの距離db 、db ' が変動し、絶縁耐圧が低下して、ワード線又はビット線とショートするおそれがあり、信頼性が劣化する。また、合わせ余裕が必要であることから、セルの微細化を阻害する。
【0008】
また、セルの微細化が進むにつれて、キャパシタのストレージ電極の専有できる面積も小さくなる。しかし、キャパシタンスはセンシングのマージンを確保するためには減少させることはできない。よって、ストレージ電極の表面積を効果的に増加させる工夫が必要である。
【0009】
本発明は、上記事情に鑑みなされたもので、ビット線やワード線の間隙にコンタクトを形成する構造のトランジスタにおいて、コンタクトと、ビット線およびワード線との絶縁が確保できる半導体記憶装置、及びこれに加えてキャパシタ電極の表面積を効果的に増加させることができる製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明は、上記目的を達成するため、選択トランジスタを構成するワード線が、絶縁膜を介して全面に絶縁性第1エッチング停止膜で被覆されており、前記第1エッチング停止膜上に第1層間絶縁膜を介して選択トランジスタのビット線が配線され、前記ビット線が、絶縁膜を介して全面に絶縁性第2エッチング停止膜で被覆されており、前記第2エッチング停止膜上にメモリ・キャパシタが形成され、前記キャパシタのストレージ電極と選択トランジスタの拡散層とを接続するコンタクトが、一対の隣接するビット線間の間隙及び一対の隣接するワード線間の間隙に形成されており、前記第1エッチング停止膜は、前記キャパシタのストレージ電極のコンタクト部分および前記ビット線と前記選択トランジスタの拡散層とを接続するビットコンタクト部分だけ除かれ、前記キャパシタのストレージ電極のコンタクト側の前記ワード線の側面の部分をサイドウォール状の絶縁膜として被覆し、前記第2エッチング停止膜は前記キャパシタのストレージ電極のコンタクト部分だけ除かれており、前記キャパシタのストレージ電極のコンタクトを構成する導電層が前記キャパシタのストレージ電極の一部を構成している半導体記憶装置を提供する。
【0011】
本発明の半導体記憶装置は、ビット線の上にキャパシタを有するスタック構造で、一対のビット線間の間隙及び一対のワード線間の間隙にキャパシタと選択トランジスタの拡散層とを接続するコンタクトが通っている構造を有する。そして、本発明においては、これらの一対のビット線及びワード線の対向する側壁をエッチング停止膜で覆っているから、コンタクトを形成するコンタクト孔を開口するエッチングの際に、ビット線及びワード線の側壁がエッチング停止膜で保護され、コンタクトとこれらのビット線、ワード線との絶縁が確保され、ショートのおそれはなくなり、装置の信頼性が大きく向上する。また、コンタクトがワード線、ビット線に対して自己整合的に形成できるため、微細化に貢献できる。
【0012】
また、本発明は、上記目的を達成するため、選択トランジスタのゲート電極を構成する互いに隣接する一対のワード線を絶縁膜を介して全面に絶縁性第1エッチング停止膜で被覆する工程と、前記ワード線を第1層間絶縁膜で埋める工程と、前記第1層間絶縁膜上にビット線を配線する工程と、前記ビット線を絶縁膜を介して全面に絶縁性第2エッチング停止膜で被覆する工程と、前記第2エッチング停止膜の上層に第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜に予備コンタクトホールを開口する工程と、前記予備コンタクトホールにキャパシタの一部を構成する導電性膜を形成した後、異方性エッチングすることにより前記予備コンタクトホールの側壁に導電性サイドウオールを形成する工程と、前記導電性サイドウオールをマスクとして、前記ビット線相互の間において、前記第1層間絶縁膜と前記第1エッチング停止膜及び前記第2エッチング停止膜とを貫通して一対のワード線間の拡散層に達するコンタクトホールを開口し、かつ、前記第1エッチング停止膜を、前記キャパシタのストレージ電極のコンタクト側の前記ワード線の側面の部分を被覆するサイドウォール状の絶縁膜とする工程と、導電性膜を成膜して、前記コンタクトホールにコンタクトを形成すると共に、前記導電性サイドウオールと前記コンタクトとを接続してキャパシタの円筒を形成し、前記コンタクトと接続するキャパシタを形成する工程とを有する半導体記憶装置の製造方法を提供する。
【0013】
この場合、コンタクトホールを開口する工程において、第1エッチング停止膜で一旦エッチングを停止し、その後、第1エッチング停止膜を除去するエッチングを行ってコンタクトホールを形成することが好ましい。
また、キャパシタの円筒形成後、絶縁膜を堆積する工程と、前記円筒キャパシタの外側の円筒を形成するために、前記絶縁膜と導電性膜とを同じ形状にパターニングして円柱状体を形成する工程と、前記円柱状体を被覆する導電性膜を形成する工程と、前記導電性膜をエッチバックして導電性サイドウオールを形成することによりキャパシタの外側の円筒を形成する工程とを有することが好ましい。
【0014】
かかる半導体記憶装置の製造方法は、ワード線の側壁とビット線の側壁にエッチング停止膜を形成する工程を有するから、コンタクトとこれらのビット線、ワード線との絶縁が確保され、信頼性が大きく向上した半導体記憶装置を確実に製造することができる。
【0015】
また、コンタクトホール形成時に、予備コンタクトホールを開口し、その内壁に導電性サイドウオールを形成し、その導電性サイドウオールをマスクとしてコンタクト孔を開口するので、コンタクトホールの直径をマスクの寸法より縮小でき、微細化を促進することができる。また、このコンタクトホール形成の際に、導電性サイドウオールが形成されていた絶縁層が消失して導電性サイドウオールが独立して立設するので、これを利用してコンタクトを埋め込むと同時にこの導線性サイドウオールを被覆して、円筒型キャパシタを構成することができ、合理的にキャパシタ面積を大きくすることができる。更に、この円筒型を二重円筒型の内筒としてその外側に更に少なくとも1個の円筒を形成して更に表面積を大きくすることも容易である。
【0016】
このように、本発明の半導体記憶装置の製造方法によれば、キャパシタ表面積を十分に確保でき、微細化しても必要なキャパシタンスを得ることができる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態について具体的に説明する。
本発明の半導体記憶装置は、例えば図24に示したレイアウトをとることができる。同図のA−A’線に沿った断面図を図1(a)に、B−B’線に沿った断面図を図1(b)にそれぞれ一形態として示す。
【0018】
この半導体記憶装置の構成は、図24に示したレイアウトに対応させて説明すると、基板10面に選択トランジスタSTのゲート電極を構成するワード線WLが配線され、ワード線WLの上には、第1層間絶縁膜を介してワード線と直交するビット線BLが配線されている。また、ビット線BLの上には二重円筒型のキャパシタCapが設けられ、このキャパシタCapのストレージ電極は、コンタクトCCを介して選択トランジスタSTの拡散層AEと接続され、ビット線BLの上にキャパシタCapを有するスタック構造である。
【0019】
図1に示した断面構造をより詳細に説明する。例えばP型シリコン基板10に酸化シリコンからなるトレンチ型素子分離絶縁膜21が埋め込まれている。基板面にはポリシリコンとシリサイドの積層体から構成される図面上一対のワード線が配線され、活性領域では、図示しないゲート絶縁膜が基板との間に介在している。基板10中にイオン注入により形成されたソース・ドレイン拡散層11とワード線31により、選択トランジスタが形成されている。ワード線31は膜厚およそ20〜400nmの酸化シリコンからなるオフセット絶縁膜22とサイドウォール絶縁膜23により被覆されている。また、膜厚およそ5〜200nmの例えば窒化シリコン膜で構成される絶縁性第1エッチング停止膜24により基板全面が被覆され、コンタクト側のサイドウオール絶縁膜の側面も第1エッチング停止膜24aで被覆されている。
【0020】
ワード線31の上層には膜厚100〜800nmのBPSGあるいはPSGからなる第1層間絶縁膜25を介してワード線31と垂直方向にポリシリコンとシリサイドの積層体で構成されるビット線32が配線されている。ビット線は、基板全面を覆う膜厚5〜300nmの酸化シリコンからなる絶縁膜と膜厚5〜300nmの例えば窒化シリコンからなるエッチング停止膜27により被覆されている。ビット線の上方には二重円筒型のキャパシタが形成されている。このキャパシタは、二重円筒型のストレージ電極と、その表面を覆う例えばONO膜で構成される誘電体膜、誘電体膜を覆うプレート電極から構成されている。ストレージ電極は、図1(a)に示すように、ビット線間の間隙、及び図1(b)に示すように、一対のワード線間の間隙を貫通しているコンタクトにより、基板の拡散層と接続されている。ストレージ電極37は4層のポリシリコン層を堆積・エッチングを繰り返して形成されたものであり、第1ストレージ電極層33a、第1ストレージ電極サイドウォール33b、第2ストレージ電極サイドウォール34a、第3ストレージ電極層35、第4ストレージ電極サイドウォール36aからなる。ストレージ電極37表面には膜厚1〜10nmのONO膜からなるキャパシタ膜38が形成されており、ストレージ電極37はこの膜を介してプレート電極39と接し、全体でキャパシタを形成する。
【0021】
この半導体記憶装置の構造は、ワード線を被覆する絶縁膜22、23を介してエッチング停止膜がワード線を含む基板全面を覆って形成され、コンタクト部分だけ第1エッチング停止膜が除かれている。また、ビット線にも、ビット線を覆う絶縁膜26を介して第2エッチング停止膜が基板全面を覆って形成されており、コンタクト部分だけ第2エッチング停止膜が除かれている。コンタクトCCとワード線の間には、絶縁膜23と絶縁性エッチング停止膜24aが介在する。そのため、コンタクト孔の位置ずれが生じても、コンタクト孔がワード線やビット線の側壁を覆うエッチング停止膜にかかり、エッチング停止膜をエッチングする際に、エッチング停止膜のサイドウオールが形成され、エッチング停止膜に被覆された絶縁膜22、23、26がワード線やビット線の側壁から無くなることはないので、絶縁性が確保され、コンタクトとワード線とがショートすることはない。従って、コンタクトホールは、エッチング停止膜の存在により、自己整合的に形成されるので、コンタクトホールの合わせずれが生じてもコンタクトホールがワード線、ビット線への接近が妨げられ、ショートや信頼性の劣化を防止できる。
【0022】
キャパシタは、二重円筒型であり、専有面積が小さく、表面積が大きくできる構造となっている。本実施形態では、コンタクトが、キャパシタのストレージ電極の一部を構成し、コンタクトを構成する導電層が、キャパシタのストレージ電極の一部として用いられている。これは、コンタクトを形成するためのコンタクトホールが、導電性サイドウオールをマスクとしてエッチングされ、そのコンタクトホールを埋め込み、導電性サイドウオールを二重円筒型の内筒として用いているからである。
【0023】
次に、図1〜図11を用いて、本発明に係る半導体記憶装置の製造方法について説明する。まず、図2に至る工程までを説明する。例えばP型シリコン基板10上にレジストパターニングし、RIE(反応性イオンエッチング)などの異方性エッチングにより深さ20〜400nmの溝を形成し、CVDにより酸化シリコンを埋め込む。エッチバックまたはCMP(Chemical Mechanical Polishing )により平坦化し、トレンチ素子分離絶縁膜21を形成する。素子分離絶縁膜としてはLOCOSを用いることもできる。犠牲酸化等によるウエルの形成や素子分離絶縁膜領域下にチャネルストップのためのイオン注入を行った後、図示しないゲート酸化膜を膜厚3〜20nmで形成する。次に、膜厚がそれぞれ30〜300nmの不純物含有ポリシリコン層、30〜300nmのタングステンシリサイド層、30〜300nmの酸化シリコン層をCVDによりそれぞれこの順に堆積し、ワード線の形状にレジストパターニングし、酸化シリコン層を反応性イオンエッチング等の異方性エッチング(RIE)し、続けてポリシリコン層をRIEなどの異方性エッチング後、レジストを剥離することにより、オフセット酸化膜付きのポリサイドからなるワード線(ゲート電極)31を形成する。ワード線31としてはポリシリコン層などの導電体を用いてもよい。n型不純物のイオン注入によりソース・ドレイン拡散層11を形成し、酸化シリコンを20〜400nm堆積し、異方性エッチングによりサイドウォール絶縁膜23を形成する。さらに絶縁性エッチング停止膜として、例えば窒化シリコン層を5〜200nmの厚さでCVDして絶縁性第1エッチング停止膜24とする。エッチング停止膜としては、窒化シリコン膜以外に例えば酸化チタンなどの金属酸化物などでも良く、層間絶縁膜とエッチング比が異なるものを選択することができる。PSGまたはBPSGをCVDして100〜800nmの第1層間絶縁膜25を堆積し、リフロー、エッチバックまたはCMPにより平坦化する。続いて、膜厚がそれぞれ30〜300nmの不純物含有ポリシリコン層、30〜300nmのタングステンシリサイド層をCVDにより堆積し、ワード線31と垂直方向に走るビット線の形状にレジストパターニングし、異方性エッチングによりビット線32とする。ビット線32としてはこのようなポリサイドではなくタングステン層などの導電体を用いてもよい。続いてビット線被覆絶縁膜26として酸化シリコンを5〜300nm、絶縁性第2エッチング停止膜27として例えば窒化シリコンを5〜300nmCVDする。その上層に不純物含有ポリシリコンからなる第1ストレージ電極層33を5〜300nmの厚さでCVDする。次に酸化シリコンを100〜800nmCVDしてリフロー、エッチバックまたはCMPにより平坦化し、第2層間絶縁膜28とする。次に、予備コンタクトホール開口のためのレジストR1形成により図2までの構造が完成する。
【0024】
次に図3に示すようにレジストR1をマスクにして異方性エッチングを施し、第1ストレージ電極層まで予備コンタクトホールを開口し、レジスト除去後に膜厚10〜300nmの第2ストレージ電極層34をCVDにより堆積する。
次に図4に示すように異方性エッチングにより予備コンタクトホール内のストレージ電極層をサイドウォール状に成形し、第1導電性サイドウォール33b、第2導電性サイドウォール34aとする。エッチングの進行度によりサイドウォールは1段になってもよい。
【0025】
次に図5に示すように予備コンタクトホール内に形成した導電性サイドウォールをマスクにして窒化シリコンとのエッチングの選択比を大きくした条件で異方性エッチングを施し、絶縁性第1エッチング停止膜24まで開口する。このとき、第2層間絶縁膜28も除去され、導電性サイドウオール34aが独立して立設する状態となる。
【0026】
このように、導電性サイドウオールをマスクとしてコンタクトホールをエッチングすることにより、予備コンタクトホールの直径を規定するマスクの寸法よりコンタクトホールの直径を縮小できるので、最小設計ルールより直径の小さなコンタクトホールが形成できることになり、微細化を促進することができる。
【0027】
また、上記エッチング工程で、キャパシタの円筒の形状を規定する外郭を自動的に形成することができ、次のコンタクトホールを埋める工程でキャパシタの円筒を形成することが可能となる。
次に図6に示すように窒化シリコン膜を選択的にエッチングする条件で異方性エッチングを行い、コンタクトホール内の窒化シリコン膜を除去し、拡散層が露出したところで添加物含有ポリシリコンからなる第3ストレージ電極層35を10〜400nmの厚さでCVDする。これにより、内側の円筒電極が形成される。
【0028】
次に図7に示すように酸化シリコンからなる円筒電極形成用絶縁膜29を200〜1000nmの厚さでCVDし、キャパシタのパターンにレジストR2をパターニングする。
次に図8に示すようにレジストR2をマスクにして異方性エッチングを行い、円筒電極形成用絶縁膜29を外側の円筒電極形成のための型となるように異方性エッチングし、レジストR2を除去する。
【0029】
次に図9に示すように円筒電極形成用絶縁膜29を被覆するようにポリシリコンからなる第4ストレージ電極層36を20〜200nmの厚さでCVDにより堆積する。
次に図10に示すように異方性エッチングを行い、第4ストレージ電極サイドウォール36aに形成して外側の円筒電極とし、ストレージ電極37が完成する。このストレージ電極37は、ワード線、ビット線どちらとも酸化シリコン絶縁膜、窒化シリコン絶縁膜により絶縁が保たれている。
【0030】
次に図11に示すように円筒電極形成用絶縁膜29を異方性エッチングにより除去する。
最後に図1に示すようにストレージ電極37の表面にONO膜などの窒化シリコン等の誘電体からなる1〜10nmの厚さのキャパシタ膜38をCVDにより堆積し、さらに添加物含有ポリシリコン等の導電体をストレージ電極の凹部に埋め込むようにCVDし、さらにプレート電極30を堆積させてキャパシタが完成する。
【0031】
本発明のストレージ電極はその構造上、自己整合的にコンタクトをとることができるため、コンタクト開口のためのレジストR1がある程度ずれてしまっても問題なくコンタクトをとることができる。その様子を図12〜図21に示す。
ビット線に垂直な面に対してずれてしまった場合について図12〜図16に示した。図12は図2(a)に、図13は図3(a)に、図14は図4(a)に、図15は図5(a)に、図16は図6(a)に対応している。図12に示すように、予備コンタクトホール開口のためのレジストがずれてしまった場合、図13に示すように、レジストのずれの分、予備コンタクトホールもずれて開口される。第2ストレージ電極層34の堆積後、絶縁性第2エッチング停止膜27までエッチングすると、図14に示すように、第1導電性サイドウォールは形成されず、第2導電性サイドウォール34aのみが形成され、一方のビット線側壁部の絶縁性第2エッチング停止膜27が露出する。この後、図15に示すように導電性サイドウォール34aをマスクにして窒化シリコンとのエッチングの選択比を大きくした条件で異方性エッチングを施し、絶縁性第1エッチング停止膜24まで開口する。このとき、ビット線側壁の絶縁性第2エッチング停止膜27の一部がエッチングされるが、垂直方向に厚いためサイドウォール状の絶縁膜27aとなり、側壁から消失することはない。この内側にさらにエッチング比の異なるビット線被覆絶縁膜26があるために、ビット線32は露出しない。従って、図16に示すように、コンタクト底部のエッチング停止膜の除去の後に、コンタクトホール内に第3ストレージ電極層を積層させてもビット線側壁部におけるストレージ電極とビット線の絶縁は保たれたままとなる。
【0032】
ワード線に垂直な面に対してずれてしまった場合について図17〜図21に示した。図17は図2(b)に、図18は図3(b)に、図19は図4(b)に、図20は図5(b)に、図21は図6(b)に対応している。図17に示すように、予備コンタクトホール開口のためのレジストがずれてしまった場合、図18に示すように、レジストのずれの分、予備コンタクトホールもずれて開口される。第2ストレージ電極層34の堆積後、絶縁性第2エッチング停止膜27までエッチングすると、図19に示すように、第2導電性サイドウォール34aのみ形成される。この後、図20に示すように導電性サイドウォール34aをマスクにして窒化シリコンとのエッチングの選択比を大きくした条件で異方性エッチングを施し、絶縁性第1エッチング停止膜24まで開口する。このとき、一方のワード線の絶縁性第1エッチング停止膜24の上部と側壁部が露出する。次に図20に示すように窒化シリコン膜を選択的にエッチングする条件で異方性エッチングを行うと、拡散層が露出する一方で、絶縁性第1エッチング停止膜24のうちワード線の上部の部分は除去され、側面の部分は垂直方向に厚みがあるためサイドウォール状の絶縁膜24aとなる。しかしながら、絶縁性第1エッチング停止膜24の内側のオフセット絶縁膜22とサイドウォール絶縁膜23が除去されずに残っているため、ワード線31は露出しない。従って、コンタクトホール内に第3ストレージ電極層を積層させてもストレージ電極とワード線の絶縁は保たれたままとなる。
【0033】
上記にように、図12〜21のコンタクトレジストがずれてしまった場合には円筒電極を構成する導電性サイドウォール電極はサイドウォール状にならない場合もあり、いうまでもなくサイドウォール状である必要はない。
本発明は言うまでもなく上記の形態に限定されるものではない。例えば、本発明の半導体記憶装置に係る製造方法として、図7に示す円筒電極形成用絶縁膜29は図7中にあるように平坦である必要はなく、図22に示すように内側の円筒電極のために生じる凹凸に沿った膜とすることができる。この場合、キャパシタパターンのレジストR2は必要なく、このまま異方性エッチングを施すことで図23に示す態様となり、これは図8に対応した形となっている。また、本態様で用いている添加物含有ポリシリコンは予めポリシリコンに添加物を含有させてからCVDしても、ポリシリコンのままでCVDしたのちにイオン注入等により添加物を導入してもよい。また、ワード線、ビット線はそれぞれ導電体の2層構成になっているが、もちろん1層でも3層以上の多層でもよい。ソース・ドレイン拡散層はLDD(lightly doped drain) 構造でもよい。また、本態様はDRAMについて説明したが、この他にFRAMやVRAM等のスイッチング用MOSFETとメモリ・キャパシタとで1メモリセルを構成する半導体記憶装置について適用できる。その他、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。
【0034】
【発明の効果】
本発明の半導体記憶装置および製造方法は、自己整合的にキャパシタコンタクトを開口するのでコンタクトの開口マージンを縮小でき、メモリセルを縮小することができる。さらに、2重円筒電極を構成するサイドウォール状の電極をマスクにキャパシタコンタクトを開口するのでコンタクトホールレジストパターニングよりも微細なコンタクトを開口できるので、微細化を促進し、さらにメモリセルを縮小することができる。また、上記のようにメモリセルを縮小した場合にも2重円筒型キャパシタ電極によりキャパシタ容量を必要量確保することができる。
【図面の簡単な説明】
【図1】図1は本発明の実施形態の半導体記憶装置の断面図である。また、製造方法の製造工程を示しており、ストレージ電極表面にキャパシタ膜を形成し、プレート電極を形成する工程までを示す。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【図2】図2は本発明の実施形態の製造工程を示す断面図であり、予備コンタクトホール形成のためのレジスト形成工程までを示す。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【図3】図3は図2の続きの工程を示す断面図であり、第2層間絶縁膜に開口した予備コンタクトホールに第2ストレージ電極層を堆積させる工程までを示す。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【図4】図4は図3の続きの工程を示す断面図であり、エッチングによる予備コンタクトホール内での導電性サイドウォール形成工程までを示す。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【図5】図5は図4の続きの工程を示す断面図であり、第2層間絶縁膜の除去および絶縁性第1エッチング停止膜までのコンタクトホール開口工程までを示す。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【図6】図6は図5の続きの工程を示す断面図であり、第3ストレージ電極層の堆積工程までを示す。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【図7】図7は図6の続きの工程を示す断面図であり、2重円筒キャパシタ形成のためのレジスト形成工程までを示す。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【図8】図8は図7の続きの工程を示す断面図であり、円筒電極形成用絶縁膜が外側の円筒電極の型となるように異方性エッチングする工程およびレジストの除去工程までを示す。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【図9】図9は図8の続きの工程を示す断面図であり、第4ストレージ電極層の堆積工程までを示す。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【図10】図10は図9の続きの工程を示す断面図であり、外側の円筒電極の形成のためのエッチング工程までを示す。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【図11】図11は図10の続きの工程を示す断面図であり、ストレージ電極表面を露出させるためのエッチング工程までを示す。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【図12】図12は本発明の実施形態の製造工程を示すビット線に垂直な面における断面図であり、予備コンタクトホール形成のためのレジスト形成工程までを示す。
【図13】図13は図12の続きの工程を示す断面図であり、第2層間絶縁膜に開口した予備コンタクトホールに第2ストレージ電極層を堆積させる工程までを示す。
【図14】図14は図13の続きの工程を示す断面図であり、エッチングによる予備コンタクトホール内での導電性サイドウォール形成工程までを示す。
【図15】図15は図14の続きの工程を示す断面図であり、第2層間絶縁膜の除去および絶縁性第1エッチング停止膜までのコンタクトホール開口工程までを示す。
【図16】図16は図15の続きの工程を示す断面図であり、第3ストレージ電極層の堆積工程までを示す。
【図17】図17は本発明の実施形態の製造工程を示すビット線に垂直な面における断面図であり、予備コンタクトホール形成のためのレジスト形成工程までを示す。
【図18】図18は図17の続きの工程を示す断面図であり、第2層間絶縁膜に開口した予備コンタクトホールに第2ストレージ電極層を堆積させる工程までを示す。
【図19】図19は図18の続きの工程を示す断面図であり、エッチングによる予備コンタクトホール内での導電性サイドウォール形成工程までを示す。
【図20】図20は図19の続きの工程を示す断面図であり、第2層間絶縁膜の除去および絶縁性第1エッチング停止膜までのコンタクトホール開口工程までを示す。
【図21】図21は図20の続きの工程を示す断面図であり、第3ストレージ電極層の堆積工程までを示す。
【図22】図22は本発明の実施形態の製造工程を示す断面図であり、内側の円筒電極を被覆して円筒電極形成用絶縁膜を形成する工程までを示す。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【図23】図23は図22の続きの工程を示す断面図であり、円筒電極形成用絶縁膜が外側の円筒電極の型となるようにエッチングする工程までを示す。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【図24】図24は本発明および従来の半導体記憶装置のレイアウトを示す平面図である。
【図25】図25は従来の半導体記憶装置の一実施例の断面図である。(a)はビット線に垂直な面、(b)はワード線に垂直な面での断面図である。
【符号の説明】
10…基板、11…ソース・ドレイン拡散層、21…素子分離絶縁膜、22…オフセット絶縁膜、23…サイドウォール絶縁膜、24、24a…絶縁性第1エッチング停止膜、25…第1層間絶縁膜、26…ビット線被覆絶縁膜、27…絶縁性第2エッチング停止膜、28…第2層間絶縁膜、29…円筒電極形成用絶縁膜、30…平坦化膜、31…ワード線(ゲート電極)、32…ビット線、33、33a…第1ストレージ電極層、33b…第1導電性サイドウォール、34…第2ストレージ電極層、34a…第2導電性サイドウォール、35…第3ストレージ電極層、36…第4ストレージ電極層、36a…第4ストレージ電極サイドウォール、37…ストレージ電極、38…キャパシタ膜、39…プレート電極、CH…コンタクトホール、CC…キャパシタコンタクト、WL…ワード線、BL…ビット線、AE…拡散層、ST…選択トランジスタ、Cap…キャパシタ、da 、da ' …ビット線とキャパシタコンタクトとの距離、db 、db ' …ワード線とキャパシタコンタクトとの距離
Claims (5)
- 選択トランジスタを構成するワード線が、絶縁膜を介して全面に絶縁性第1エッチング停止膜で被覆されており、
前記第1エッチング停止膜上に第1層間絶縁膜を介して選択トランジスタのビット線が配線され、
前記ビット線が、絶縁膜を介して全面に絶縁性第2エッチング停止膜で被覆されており、
前記第2エッチング停止膜上にメモリ・キャパシタが形成され、
前期キャパシタのストレージ電極と選択トランジスタの拡散層とを接続するコンタクトが、一対の隣接するビット線間の間隙及び一対の隣接するワード線間の間隙に形成されており、
前記第1エッチング停止膜は、前記キャパシタのストレージ電極のコンタクト部分および前記ビット線と前記選択トランジスタの拡散層とを接続するビットコンタクト部分だけ除かれ、前記キャパシタのストレージ電極のコンタクト側の前記ワード線の側面の部分をサイドウォール状の絶縁膜として被覆し、
前記第2エッチング停止膜は前記キャパシタのストレージ電極のコンタクト部分だけ除かれており、
前記キャパシタのストレージ電極のコンタクトを構成する導電層が前記キャパシタのストレージ電極の一部を構成している
半導体記憶装置。 - 前記キャパシタが、2重円筒型の構造を有する
請求項1記載の半導体記憶装置。 - 選択トランジスタのゲート電極を構成する互いに隣接する一対のワード線を絶縁膜を介して全面に絶縁性第1エッチング停止膜で被覆する工程と、
前記ワード線を第1層間絶縁膜で埋める工程と、
前記第1層間絶縁膜上にビット線を配線する工程と、
前記ビット線を絶縁膜を介して全面に絶縁性第2エッチング停止膜で被覆する工程と、
前記第2エッチング停止膜の上層に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜に予備コンタクトホールを開口する工程と、
前記予備コンタクトホールにキャパシタの一部を構成する導電性膜を形成した後、異方性エッチングすることにより前記予備コンタクトホールの側壁に導電性サイドウオールを形成する工程と、
前記導電性サイドウオールをマスクとして、前記ビット線相互の間において、前記第1層間絶縁膜と前記第1エッチング停止膜及び前記第2エッチング停止膜とを貫通して一対のワード線間の拡散層に達するコンタクトホールを開口し、かつ、前記第1エッチング停止膜を、前記キャパシタのストレージ電極のコンタクト側の前記ワード線の側面の部分を被覆するサイドウォール状の絶縁膜とする工程と、
導電性膜を成膜して、前記コンタクトホールにコンタクトを形成すると共に、前記導電性サイドウオールと前記コンタクトとを接続してキャパシタの円筒を形成し、前記コンタクトと接続するキャパシタを形成する工程と
を有する半導体記憶装置の製造方法。 - コンタクトホールを開口する工程において、第1エッチング停止膜で一旦エッチングを停止し、その後、第1エッチング停止膜を除去するエッチングを行ってコンタクトホールを形成する
請求項3記載の半導体装置の製造方法。 - キャパシタの円筒形成後、絶縁膜を堆積する工程と、
前記円筒キャパシタの外側の円筒を形成するために、前記絶縁膜と導電性膜とを同じ形状にパターニングして円柱状体を形成する工程と、
前記円柱状体を被覆する導電性膜を形成する工程と、
前記導電性膜をエッチバックして導電性サイドウオールを形成することによりキャパシタの外側の円筒を形成する工程と
を有する請求項3記載の半導体記憶装置の製造方法。
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