KR20000014552A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

다수의 메모리 셀이 규칙적으로 배열된 셀 어레이와 상기 메모리 셀이 형성되지 않는 주변 회로부를 포함하며, 상기 셀 어레이 및 주변 회로부의 n형 모스 트랜지스터의 소오스/드레인 영역 상에 콘택홀의 얼라인 마진을 증가시키기 위한 패드 전극층이 형성되는 반도체 장치 및 그 제조 방법이 개시되어 있다. 주변 회로부에도 패드 전극층을 형성함으로써, 셀 어레이와 주변 회로부 간의 간격을 줄여 집적도를 증가시킬 수 있다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 메모리 셀 어레이와 주변 회로부 간의 간격을 줄여 집적도를 증가시킬 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
고집적 메모리 소자의 디자인 룰은 1 메가비트(Mbit)-급 다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 시대의 약 1μm 수준에서 기가비트(Gbit)-급 DRAM에서는 약 0.15μm 수준으로 작아지고 있다. 이에 따라, 실리콘 기판에 대한 전기적인 접촉부인 콘택홀의 치수도 점차 축소되고 있으며, 수직 방향으로는 3차원 캐패시터 구조 등을 사용함에 따라 종횡비(Aspect Ratio)도 점점 높아지는 경향을 보이고 있다. 이러한 콘택홀 직경의 축소 및 높은 종횡비는 후속의 사진식각 공정에 큰 부담이 되고 있다. 디자인 룰은 공정 한계를 나타내는 인자가 되는데 딥-서브마이크론(deep submicron) 디자인 룰에서의 정렬 공차(align tolerance)는 소자의 치명적인 오류(fail)를 결정하는 주된 요인이 되고 있다.
특히, DRAM에서의 기술 변화는 한정된 단위 면적에서 캐패시턴스를 증대시키기 위해 모든 노력이 집중되어 왔고, 그에 따라 초기의 평면 셀 캐패시터 구조에서 스택형 또는 트렌치형 캐패시터 구조로 변화되어 왔다. 한편, 스택형 캐패시터 구조에서도 실린더(clyinder)형 캐패시터 또는 핀(fin)형 캐패시터 등과 같이 유효 캐패시터 면적을 증대시킬 수 있는 구조로 기술 변화가 이루어져 오고 있다.
이러한 기술 변화를 공정 순서의 관점에서 살펴보면, 비트라인 형성 이전에 캐패시터가 형성되는 CUB(Capacitor Under Bit-line) 구조에서 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bit-line) 구조로 변경되었다. 상기 COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 공정의 마진에 관계없이 캐패시터를 형성하는 것이 가능하기 때문에 제한된 면적에서 셀의 캐패시턴스를 증대시키는데 우수한 장점을 갖는다. 반면에, COB 구조는 게이트 전극과 비트라인 및 층간 절연막이 적층되어 있어 스토리지 노드와 트랜지스터의 소오스 영역을 전기적으로 접속시키기 위한 매몰 콘택홀(buried contact hole)의 종횡비가 크기 때문에 상기 콘택이 오픈되지 않는 문제가 발생한다. 이에 따라, 트랜지스터의 드레인 영역과 비트라인을 전기적으로 접속하기 위한 비트라인 콘택홀과 상기 매몰 콘택홀을 용이하게 형성하기 위하여, 액티브 영역, 즉 트랜지스터의 드레인 및 소오스 영역의 상부에 랜딩 패드(landing pad) 역할을 하는 전극층을 형성하여 상기한 콘택홀들의 종횡비를 감소시키는 방법이 널리 사용되고 있다. 상기 패드 전극층은 통상적으로 불순물이 도핑된 폴리실리콘으로 형성하고 있다.
도 1은 종래 방법에 의한 DRAM 장치의 단면도이다.
도 1을 참조하면, 필드 산화막(12)에 의해 활성 영역 및 소자분리 영역이 구분되어진 반도체 기판(10)의 상부에 게이트 산화막(14)을 개재하여 트랜지스터의 게이트 전극(16)을 형성한다. 다음에, 상기 게이트 전극(16)을 이온주입 마스크로 이용하여 상기 기판(10)의 표면에 불순물을 이온주입함으로써, 상기 게이트 전극(16)에 의해 서로 이격되는 소오스/드레인 영역(도시하지 않음)을 형성한다.
이어서, 상기 결과물의 상부에 절연막(18)을 증착한 후, 사진 공정으로 셀 어레이 영역을 오픈시키고 노출된 절연막을 이방성 건식 식각하여 게이트 전극(16)의 측벽에 절연막 스페이서(18a)를 형성한다. 따라서, 셀 어레이 영역에서는 소오스/드레인 영역의 표면을 노출시키는 콘택홀이 상기 게이트 전극(16)에 셀프-얼라인(self-align)되어 형성된다.
다음에, 상기 반도체 기판(10)의 전면에 도전 물질, 예컨대 불순물이 도핑된 폴리실리콘을 증착하고 이를 사진식각 공정으로 패터닝함으로써, 셀 어레이 영역에 상기 콘택홀을 통해 소오스/드레인 영역에 접촉되는 패드 전극층(20)을 형성한다. 이때, 주변 회로부에는 상기 패드 전극층(20)이 형성되지 않는다.
상술한 종래 방법에 의하면, 셀 어레이 영역에만 패드 전극층을 형성하므로 상기 셀 어레이 영역과 인접한 주변 회로부 간에 상당한 거리를 확보하여야 한다. 또한, 셀 어레이 영역에만 절연막 스페이서를 형성하므로, 셀 어레이 영역과 인접한 주변 회로부를 구분하는 필드 산화막에 스페이서 식각으로 인한 계단형 턱이 발생한다. 또한, 주변 회로부에서도 비트라인 콘택홀이나 금속 콘택홀의 얼라인 마진이 거의 없기 때문에 집적도가 증가함에 따라 상기 콘택홀들을 형성하기가 어려워지고 있다.
따라서, 본 발명의 일 목적은 메모리 셀 어레이 영역와 주변 회로부 간의 간격을 줄여 집적도를 증가시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 메모리 셀 어레이 영역와 주변 회로부 간의 간격을 줄여 집적도를 증가시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 반도체 장치의 단면도.
도 2는 본 발명에 의한 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 필드 산화막
104 : 게이트 산화막 106 : 게이트 전극
108 : 절연막 스페이서 110 : 패드 전극층
상기 일 목적을 달성하기 위하여 본 발명은, 다수의 메모리 셀이 규칙적으로 배열된 셀 어레이와, 상기 메모리 셀이 형성되지 않는 주변 회로부를 포함하는 반도체 장치에 있어서, 상기 셀 어레이 및 주변 회로부의 n형 모스(metal oxide semiconductor; MOS) 트랜지스터의 소오스/드레인 영역 상에 콘택홀의 얼라인 마진을 증가시키기 위한 패드 전극층이 형성된 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 상기 주변 회로부에 형성되는 패드 전극층은 소오스 또는 드레인 영역의 어느 한 쪽에만 형성된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 다수의 메모리 셀이 규칙적으로 배열된 셀 어레이와, 상기 메모리 셀이 형성되지 않는 주변 회로부를 포함하는 반도체 장치의 제조 방법에 있어서, 반도체 기판의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 서로 이격되어 형성된 소오스 및 드레인 영역으로 이루어진 트랜지스터를 형성하는 단계; 상기 결과물의 상부에 절연막을 증착하고 상기 절연막을 이방성 식각하여, 상기 셀 어레이 및 주변 회로부의 n형 모스 트랜지스터의 소오스/드레인 영역을 노출시키는 단계; 및 상기 결과물의 상부에 도전층을 증착하고 상기 도전층을 패터닝하여 상기 노출된 소오스/드레인 영역의 상부에 패드 전극층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 절연막을 이방성 식각하여 셀 어레이 및 주변 회로부의 n형 모스 트랜지스터의 소오스/드레인 영역을 노출시키는 단계에서, 상기 주변 회로부에서는 n형 모스 트랜지스터의 소오스 또는 드레인 영역의 어느 한 쪽만을 노출시킨다.
상술한 바와 같이 본 발명에 의하면, 셀 어레이에 형성되는 패드 전극층을 상기 셀 어레이에 인접한 주변 회로부를 구성하는 n형 모스 트랜지스터의 소오스/드레인 영역 상에도 형성한다. 따라서, 셀 어레이와 주변 회로부 간의 간격을 줄여서 집적도를 증가시킬 수 있다. 또한, 주변 회로부에 형성되는 콘택홀들(비트라인 콘택홀, 금속 콘택홀 등)의 얼라인 마진을 증가시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명에 의한 DRAM 장치의 단면도이다.
도 2를 참조하면, 필드 산화막들(102)에 의해 정의된 반도체 기판(100)의 활성 영역 상에 트랜지스터들이 형성되어 있다. 상기 트랜지스터들은 기판(100)의 상부에 게이트 산화막(104)을 개재하여 형성된 게이트 전극(106)과 상기 게이트 전극(106)에 이격되어 기판(100)의 표면에 형성된 소오스/드레인 영역(도시하지 않음)으로 구성되어 있다. 바람직하게는, 상기 게이트 전극(106)은 도핑된 폴리실리콘층과 금속 실리사이드층으로 구성된 폴리사이드층으로 형성된다. 통상적으로, 셀 어레이는 n형 모스 트랜지스터로 구성된다.
각 게이트 전극(106)의 양 측벽에는 절연막 스페이서(108)가 형성되어 있다. 상기 절연막 스페이서(108)에 의해 노출되어진 소오스/드레인 영역의 상부에는 그 위에 형성되는 콘택홀들(도시하지 않음)의 얼라인 마진을 증가시키기 위한 패드 전극층들(110)이 형성되어 있다. 상기 패드 전극층(110)은 셀 어레이의 소오스/드레인 영역 상에 형성될 뿐만 아니라, 주변 회로부를 구성하는 n형 모스 트랜지스터의 소오스/드레인 영역 상에도 형성된다. 또한, 상기 패드 전극층(110)은 주변 회로부의 n형 모스 트랜지스터의 소오스 또는 드레인 영역의 어느 한 쪽에만 형성될 수도 있다.
이하, 상술한 구조를 갖는 DRAM 장치의 제조 방법을 도 2를 참조하여 상세히 설명하고자 한다.
먼저, 반도체 기판(100)을 준비한 후, 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 또는 개량된 LOCOS 공정에 의해 상기 기판(100)의 상부에 필드 산화막들(102)을 형성함으로써 상기 기판(100)을 활성 영역과 소자분리 영역으로 구분한다. 이어서, 건식 산화 또는 습식 산화 공정을 실시하여 상기 활성 영역의 상부에 게이트 산화막(104)을 형성한 후, 그 위에 도전층을 증착하고 이를 사진식각 공정으로 패터닝함으로써 게이트 전극(106)을 형성한다. 바람직하게는, 상기 게이트 전극(106)은 폴리사이드로 형성한다. 다음에, 상기 게이트 전극(106)을 이온주입 마스크로 사용하여 상기 활성 영역의 표면에 N형 또는 P형 불순물을 이온주입함으로써 소오스/드레인 영역(도시하지 않음)을 형성한다.
상기 결과물의 상부에 절연막을 증착한 후, 사진 공정으로 셀 어레이 영역과 주변 회로부의 n형 모스 트랜지스터가 형성된 영역을 오픈시키고 노출된 절연막을 이방성 식각하여 게이트 전극(106)의 측벽에 절연막 스페이서(108)를 형성한다. 상기한 식각 공정에 의해 셀 어레이 및 주변 회로부의 n형 모스 트랜지스터의 소오스/드레인 영역이 노출된다.
다음에, 상기 결과물의 상부에 도전층으로, 예컨대 불순물이 도핑된 폴리실리콘층을 3000Å 이상의 두께로 증착한 후 이를 사진식각 공정으로 패터닝함으로써, 셀 어레이 및 주변 회로부의 n형 모스 트랜지스터의 소오스/드레인 영역에 접촉되는 패드 전극층(110)을 형성한다.
상술한 바와 같이 본 발명에 의하면, 셀 어레이에 형성되는 패드 전극층을 상기 셀 어레이에 인접한 주변 회로부를 구성하는 n형 모스 트랜지스터의 소오스/드레인 영역 상에도 형성한다. 따라서, 셀 어레이와 주변 회로부 간의 간격을 줄여서 집적도를 증가시킬 수 있다. 또한, 주변 회로부에 형성되는 콘택홀들(비트라인 콘택홀, 금속 콘택홀 등)의 얼라인 마진을 증가시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

  1. 다수의 메모리 셀이 규칙적으로 배열된 셀 어레이와, 상기 메모리 셀이 형성되지 않는 주변 회로부를 포함하는 반도체 장치에 있어서,
    상기 셀 어레이 및 주변 회로부의 n형 모스 트랜지스터의 소오스/드레인 영역 상에 콘택홀의 얼라인 마진을 증가시키기 위한 패드 전극층이 형성된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 주변 회로부에 형성되는 패드 전극층은 소오스 또는 드레인 영역의 어느 한 쪽에만 형성된 것을 특징으로 하는 반도체 장치.
  3. 다수의 메모리 셀이 규칙적으로 배열된 셀 어레이와, 상기 메모리 셀이 형성되지 않는 주변 회로부를 포함하는 반도체 장치의 제조 방법에 있어서,
    반도체 기판의 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극에 의해 서로 이격되어 형성된 소오스 및 드레인 영역으로 이루어진 트랜지스터를 형성하는 단계;
    상기 결과물의 상부에 절연막을 증착하고 상기 절연막을 이방성 식각하여, 상기 셀 어레이 및 주변 회로부의 n형 모스 트랜지스터의 소오스/드레인 영역을 노출시키는 단계; 및
    상기 결과물의 상부에 도전층을 증착하고 상기 도전층을 패터닝하여 상기 노출된 소오스/드레인 영역의 상부에 패드 전극층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 절연막을 이방성 식각하여 셀 어레이 및 주변 회로부의 n형 모스 트랜지스터의 소오스/드레인 영역을 노출시키는 단계에서, 상기 주변 회로부에서는 n형 모스 트랜지스터의 소오스 또는 드레인 영역의 어느 한 쪽만을 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
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