KR950002033B1 - 반도체 메모리 장치 및 그 제조방법 - Google Patents

Abstract

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Description

반도체 메모리 장치 및 그 제조방법

제1도는 종래의 트렌치 셀과 AST셀을 비교한 레이아웃도.

제2a도 내지 제2d도는 종래의 기술에 의한 반도체 메모리 장치의 제조공정을 도시한 공정순서도.

제3도는 본 발명에 따른 반도체 메모리 장치의 단면도.

제4a도 내지 제4f도는 본 발명에 따른 반도체 메모리 장치의 제조공정을 도시한 일실시예의 공정순서도.

본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 트렌치형이나 스택-트렌치 병합형 캐패시터를 구비한 반도체 메모리 장치 및 그 제조방법에 관한 것이다.

반도체 메모리 장치는 DRAM(Dynamic Random Access Memory)의 개발이래, 3년에 4배의 비율로 집적도가 향상되어 왔다. 현재는 4Mb DRAM이 생산과정에 있으며, 16Mb DRAM은 양산체제에 들어갔고 64Mb 및 256Mb DRAM은 개발을 위한 연구들이 활발히 진행중이다. 특히, 64Mb 이상의 DRAM을 실현하기 위해서는 약 1.5㎛²의 메모리 셀 영역에 충분한 축적용량을 확보할 수 있는 구조의 개발이 필요하다. 이를 위해 기존의 4Mb 및 16Mb DRAM에서 사용되고 있는 트렌치형 캐패시터를 구비하는 메모리 셀을 미세화하는 방법이 연구중인데, 이러한 연구에서 해결해야 할 가장 큰 문제는 미세화에 따른 메모리 셀간의 누설전류의 억제이다. 이 누설전류는 크게 2가지 경로가 있는데, 하나는 인접 트렌치간의 누설전류이고, 또 하나는 축적전극과 인접 소자영역간의 누설전류이다. 일본의 도시바에서는 1991년 7월에 월간 Semiconductor World에 이러한 누설전류를 방지할 수 있고, 64Mb DRAM에 적용가능한 새로운 메모리 셀인 AST(Asymmetrical Stacked Trench Capacitor)셀에 대한 논문을 발표하였는데, 현재 대부분의 트렌치형 및 스택-트렌치 병합형 캐패시터에 그 구조가 사용되고 있으며, 대략적인 설명은 다음과 같다.

먼저 제1도를 참조하면, 종래의 트렌치 셀과 AST셀을 비교한 레이아웃도로서, 종래의 트렌치 셀의 트렌치 마스크패턴(P1)이 소자영역에 대해 대칭적으로 배치되어 있는 것에 비해, AST셀의 트렌치 마스크패턴(P1')은 소자영역에 대해 비대칭으로 배치되어 있고, 스토리지전극과 소오스영역과의 연결부분(15)이 완전히 활성영역(100)내로 들어가 있으며, 또한 AST셀에서는 각 캐패시터의 트렌치 내벽에 형성된 산화막(10)에 의해 기판과 절연, 분리되어 있기 때문에 종래의 트렌치 셀에서의 트렌치와 활성영역간의 거리(A) 및 트렌치와 트렌치간의 거리(B)가 A'(0.3㎛), B'(0.3㎛)로 줄어도 인접 트렌치간의 누설전류 및 축전전극과 인접 소자영역간의 누설전류를 방지할 수 있다.

제2a도 내지 제2d도는 AST셀의 제조공정의 일부분을 도시한 공정순서도이다.

먼저 제2a도를 참조하면, 반도체 기판(100)상에 활성영역과 비활성영역을 분리하기 위한 필드산화막(105)을 형성하고, 이어서 상기 반도체 기판 전면에 소정의 두께로 산화막(3)을 형성한후 상기 산화막 전면에 질화막(SiN)(5)을 형성하여 트렌치용 마스크로 패터닝하고, 상기 마스크를 이용하여 상기 반도체 기판(100)의 소정의 부분에 트렌치(6)를 형성한다.

제2b도를 참조하면, 트렌치 내벽에 누설전류 방지막으로서, 500Å 정도의 두께로 산화막(7)을 형성한 후, 상기 결과물 전면에 사진감광막(9)으로 식각 마스크패턴을 형성한다. 이어서 상기 마스크를 이용하여 상기 트렌치 내벽의 산화막(7)을 사진식각공정으로 일부분 제거함으로써 소오스와의 연결부분(10)을 형성한다.

제2c도를 참조하면, 상기 사진감광막과 질화막을 제거하고, 상기 결과물 전면에 스토리지전극을 형성하기 위한 제1도전층으로서, 예를 들면 다결정 실리콘을 도포하여 제1도전층(11)을 형성한 후, 불순물로서 예를 들면 비소(As)를 상기 제1도전층(11)내에 주입한다. 이어서 상기 결과물 전면을 에치백(etch back)하여 트렌치 내부에만 상기 제1도전층(11)을 남겨 놓는다.

제2d도를 참조하면, 상기 제1도전층(11)과 상기 필드산화막(105)상에 유전물질을 도포하여 유전체막(13)을 형성하고, 이어서 상기 결과물 전면에 플레이트 전극을 형성하기 위한 제2도전층으로서, 예를 들면 불순물이 도핑된 다결정 실리콘을 도포하여 제2도전층(15)을 형성하고 상기 제2도전층을 패터닝하여 캐패시터를 완성한다.

상기 공정을 거쳐 제조된 AST셀은 셀 면적이 1.53㎛², 디자인 룰이 0.4㎛일때, 인접 트렌치간 거리를 비대칭 배치 효과에 의해 리소그라피 한계 이하인 약 0.3㎛로 형성되어 통상의 트렌치 셀보다 그 면적을 무려 40%나 감소시킬 수 있을 뿐만 아니라 누설전류 억제효과도 뛰어나다.

그러나 AST셀은 캐패시터의 스토리지전극과 트랜지스터의 소오스영역간을 연결시키기 위한 공정이 반도체 기판상에 트렌치를 형성하고, 상기 트렌치 내벽에 누설전류 방지를 위한 산화막을 형성한 후, 사진식각 공정을 추가하여 상기 산화막을 국부적으로 식각함으로써 이루어지기 때문에 상기 산화막의 국부적 식각을 위한 사진공정에서 발생할 수 있는 문제인, 미스얼라인(misalign)에 의해서 상기 연결부분이 형성되지 않거나, 상기 누설전류를 방지하기 위한 산화막이 심하게 식각됨에 의해서 발생되는 트렌치간의 펀치드루우(puntch-through)등을 해결할 수 없다.

따라서 본 발명의 목적은 상기 문제를 해결하기 위해 트랜지스터의 소오스영역과 캐패시터의 스토리지전극을 전기적으로 연결하는 도전층을 구비한 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 반도체 메모리 장치를 효율적으로 제조할 수 있는 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 반도체 기판상에 소오스, 드레인 및 게이트전극을 구비하는 한개의 트랜지스터와, 한개의 트렌치형 또는 스택-트렌치 병합형 캐패시터로 이루어진 메모리 셀을 복수개 구비하는 반도체 메모리 장치에 있어서, 그 일부분은 상기 트랜지스터의 소오스영역과 연결되며, 다른부분은 상기 캐패시터의 스토리지전극과 연결되어 상기 트랜지스터의 소오스영역과 상기 캐패시터의 스토리지전극을 전기적으로 연결시키는 도전층을 구비하여 이루어지는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 방법은, 반도체 기판상에 소오스, 드레인 및 게이트전극을 구비하는 한개의 트랜지스터와, 한개의 트렌치형 또는 스택-트렌치 병합형 캐패시터로 이루어진 메모리 셀을 복수개 구비하는 반도체 메모리 장치에 있어서, 상기 트랜지스터를 절연시키기 위해 제1절연막을 형성하는 공정과, 상기 트랜지스터의 소오스영역을 노출시키는 공정과, 상기 소오스영역을 노출시키는 공정후 결과물 전면에 제1도전층, 제2절연막을 차례로 형성하는 공정과, 상기 소오스영역 상부의 제2절연막위에 소정의 제1마스크패턴을 적용하여 상기 제2절연막 및 제1도전층을 식각함으로써 상기 소오스영역을 재노출시키는 공정과, 상기 제1마스크패턴을 적용하여 상기 노출된 소오스영역을 통한 반도체 기판을 식각함으로써 트렌치를 형성하는 공정과, 상기 트렌치 형성후 제1마스크패턴 및 제2절연막을 제거하는 공정과, 상기 제1마스크패턴 및 제2절연막의 제거공정후, 결과물 전면에 제3절연막을 형성하는 공정과, 상기 제3절연막 형성후, 결과물 전면에 대하여 에치백하는 공정과, 상기 에치백 공정후, 결과물 전면에 제2도전층을 형성하여 캐패시터의 제1전극으로 사용되는 스토리지전극을 형성하는 공정을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조로하여 본 발명을 상세하게 설명하고자 한다.

제3도는 본 발명에 의한 반도체 메모리 장치의 완성된 단면도이고, 제4a도 내지 제4f도는 본 발명에 따른 반도체 메모리 장치의 제조공정을 도시한 일실시예의 공정순서도이다.

제3도를 참조하면, 반도체 기판(100)상에 활성영역과 비활성영역을 분리하기 위한 필드산화막(105)과, 소오스(3), 드레인(5) 및 게이트전극(7)을 구비하는 트랜지스터와 상기 트랜지스터의 드레인영역(5)상에 형성된 비트라인(11)과, 상기 게이트전극(7)과 비트라인(11)을 절연하기 위한 절연막(9, 13)과, 이 절연막(9, 13)과 스토리지전극(23)과의 사이에 형성되며 그 일부분은 상기 트랜지스터의 소오스영역(3)과 연결되고, 다른 부분은 상기 캐패시터의 스토리지전극(23)과 연결되어 상기 트랜지스터의 소오스영역(3)과 상기 캐패시터의 스토리지전극(23)을 전기적으로 연결시키는 도전층(15)이 구비되어 있다.

제4a도를 참조하면, 반도체 기판(100)상에 활성영역과 비활성영역을 분리하기 위한 필드산화막(105)을 형성하고, 상기 활성영역에 게이트전극(7)을 형성한 후, 상기 게이트전극(7) 양측의 반도체 기판(100)에 불순물을 주입하여 소오스(3) 및 드레인(5)영역을 형성하고, 상기 게이트전극(7)을 절연하기 위한 제1절연막(9)을 형성한다. 이어서 상기 제1절연막(9)을 식각하여 상기 트랜지스터의 소오스영역(3)의 일부분을 노출함으로써 제1콘택홀을 형성하고, 상기 드레인영역(5)상에 도전물질을 도포하여 제1도전층을 형성한 후 상기 제1도전층을 이방성 식각하여 비트라인(11)을 형성한다. 상기 비트라인(11)은 절연막(13)을 형성하여 절연시킨다음 Capacitor가 형성될 부분을 오픈시킨다.

제4b도를 참조하면, 상기 공정을 거쳐 제조된 결과물 전면에 도전물질로서, 예를 들면 불순물이 도핑된 다결정 실리콘을 도포하여 약 500Å~10000Å 정도 두께의 제2도전층(15)을 형성한 후, 상기 제2도전층(15)상에 트렌치 마스크용 예를 들면 HTO(High Temperature Oxide)를 도포하여 제3절연막(17)을 형성한다. 이어서 상기 제3절연막(17)상에 포토레지스트(19)를 덮고, 상기 포토레지스트(19)를 패터닝한다. 여기서 상기 제2도전층(15)의 일부는 상기 소오스영역(3)의 일부와 접촉하도록 형성한다.

제4c도를 참조하면, 상기 마스크패턴을 적용하여 상기 제3절연막(17)을 식각하고 상기 포토레지스트를 제거한 후 상기 제3절연막(7)을 마스크로하여 다시 제2도전층(15)과 상기 소오스영역(3)을 통하여 반도체 기판(100)내에 트렌치(20)를 형성하고 제3절연막을 제거한다.

제4d도를 참조하면 상기 트렌치(20)가 형성된 결과물 전면에 인접 트렌치간의 누설전류를 방지하기 위한 제4절연막(21)으로서 예를 들면 HTO막 또는 열산화막을 300Å~10000Å 정도의 두께로 형성한다.

제4e도를 참조하면, 상기 제4절연막(21)이 형성된 결과물 전면을 에치백(etch back)하여 상기 제2도전층(15)의 일부를 노출시키고 제거되지 않은 제4절연막(21)은 트렌치 내부에 남아 있도록 한다.

제4f도를 참조하면, 상기 공정을 거쳐 형성된 결과물 전면에 도전물질로서, 예를 들면 불순물이 도핑된 다결정 실리콘을 도포하여 스토리지전극을 형성하기위한 제3도전층을 형성한다. 여기서 상기 제3도전층은 상기 제2도전층(15)의 노출된 부분과 상기 제2절연막(9, 13)의 노출된 부분에 접촉하게 된다. 이어서 상기 제3도전층(23)과 제2도전층(15)을 패터닝하고 상기 공정을 거친 결과물 전면에 유전 물질을 도포하여 유전체막(25)을 형성하고 상기 유전체막(25)상에 도전물질을 도포하여 플레이트 전극을 형성하기 위한 제4도전층을 형성한다.

상기 공정을 거쳐 제조된 본 발명에 따른 반도체 메모리 장치는 트렌치형 또는 스택-트렌치 병합형 캐패시터의 스토리지전극과 트랜지스터의 소오스영역을 연결하기 위해 종래에 사용했던 사진식각공정 대신 상기 소오스영역과 그 일부가 접촉되며 또한, 상기 스토리지전극과도 그 일부가 접촉되는 도전층을 매개체로 하여 상기 소오스영역과 상기 스토리지전극을 연결함으로서 공정상에서 상기 사진식각공정을 단축시킬 수 있고 결과적으로는, 상기 사진식각공정에서 발생할수 있는 문제, 즉 상술한 바와 같은 미스얼라인에 의해 스토리지전극과 소오스영역과의 연결 부위가 형성되지 않거나 트렌치 내부의 누설전류 방지막이 국부적으로 과다 식각되어 발생하는 인접 트렌치간의 펀치드루우 발생을 억제할 수 있다.

첨가하여, 상기 공정에 의해 제조된 반도체 메모리 장치의 메모리 셀을 STOS(Stacked-Trench On Stack capacitor)셀이라 명명한다. 본 발명에 따른 반도체 메모리 장치는 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 STOS셀 이외에도 확장하여 적용할 수 있음은 물론이다.

Claims (8)

1. 반도체 기판상에 소오스, 드레인 및 게이트 전극을 구비하는 한개의 트랜지스터와 한개의 트렌치형 또는 스택-트렌치 병합형 캐패시터로 이루어진 메모리 셀을 복수개 구비하는 반도체 메모리 장치에 있어서, 그 일부분은 상기 트랜지스터의 소오스영역과 연결되어 상기 캐패시터의 스토리지전극과 상기 트랜지스터의 소오스영역을 전기적으로 연결시키는 도전층을 구비하여 이루어짐을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 도전층은 상기 트랜지스터를 절연시키기 위한 절연막과 상기 캐패시터의 스토리지전극과의 사이에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 상기 도전층은 약 500Å~1000Å정도의 두께로 형성된 불순물이 도핑된 다결정 실리콘임을 특징으로 하는 반도체 메모리 장치.
4. 반도체 기판상에 소오스, 드레인 및 게이트 전극을 구비하는 한개의 트랜지스터와, 한개의 트렌치형 또는 스택-트렌치 병합형 캐패시터로 이루어진 메모리 셀을 복수개 구비하는 반도체 메모리 장치에 있어서, 상기 트랜지스터를 절연시키기 위해 제1절연막을 형성하는 공정 : 상기 트랜지스터의 소오스영역을 노출시키는 공정 : 상기 소오스영역을 노출시키는 공정후 결과물 전면에 제1도전층, 제2절연막을 차례로 형성하는 공정 : 상기 소오스영역 상부의 제2절연막위에 소정의 제1마스크패턴을 적용하여 상기 제2절연막 및 제1도전층을 식각함으로써 상기 소오스영역을 재노출시키는 공정 : 상기 제1마스크패턴을 적용하여 상기 노출된 소오스영역을 통한 반도체 기판을 식각함으로써 트렌치를 형성하는 공정 : 상기 트렌치 형성후 제1마스크패턴 및 제2절연막을 제거하는 공정과, 상기 제1마스크패턴 및 제2절연막의 제거공정후, 결과물 전면에 제3절연막을 형성하는 공정 : 상기 제3절연막 형성후, 결과물 전면에 대하여 에치백하는 공정 : 및 상기 에치백 공정후, 결과물 전면에 제2도전층을 형성하여 캐패시터의 제1전극으로 사용되는 스토리지전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
5. 제4항에 있어서, 상기 제2도전층은 불순물이 도핑된 다결정 실리콘임을 특징으로 하는 반도체 메모리 장치의 제조방법.
6. 제5항에 있어서, 상기 제1도전층의 두께는 500Å~10000Å인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
7. 제4항 혹은 제5항의 어느 한 항에 있어서, 상기 제3절연막은 HTO막 혹은 열산화막인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
8. 제7항에 있어서, 상기 제3절연막의 두께는 300Å~10000Å인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.