KR970000718B1

KR970000718B1 - 반도체 기억장치 및 그 제조방법

Info

Publication number: KR970000718B1
Application number: KR1019920005058A
Authority: KR
Inventors: 가오루 모도나미; 기기 오꾸무라
Original assignee: 미쓰비시 뎅끼 가부시끼가이샤; 시기 모리야
Priority date: 1991-04-01
Filing date: 1992-03-27
Publication date: 1997-01-18
Also published as: DE4210855A1; ITMI920773A0; US5393688A; JP2689031B2; DE4210855C2; KR920020728A; ITMI920773A1; IT1259021B; JPH04304670A; US5280444A

Abstract

내용 없음.

Description

반도체 기억장치 및 그 제조방법

제1도는 본 발명의 제1실시예에 의한 DRAM의 메모리셀의 단면구조도.

제2도는 제1도에 도시한 메모리셀 평면 구조도.

제3도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제1공정도.

제4도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제2공정도.

제5도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제3공정도.

제6도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제4공정도.

제7도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제5공정도.

제8도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제6공정도.

제9도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제7공정도.

제10도는 제1도에 도시한 메모리셀의 제조공정을 나타댄 제8공정도.

제11도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제9공정도.

제12도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제10공정도.

제13도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제11공정도.

제14도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제12공정도.

제15도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제13공정도.

제16도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제14공정도.

제17도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제15공정도.

제18도는 제1도에 도시한 메모리셀의 제조공정을 나타낸 제16공정도.

제19도는 제1도에 도시한 메모리셀의 제조공정을 나타내 제17공정도.

제20도는 본 발명의 제2실시예에 의한 DRAM의 메모리셀의 단면구조도.

제21도는 제20도에 도시한 메모리셀의 제조공정을 나타낸 제1공정도.

제22도는 제20도에 도시한 메모리셀의 제조공정을 나타낸 제2공정도.

제23도는 제20도에 도시한 메모리셀의 제조공정을 나타낸 제3공정도.

제24도는 제20도에 도시한 메모리셀의 제조공정을 나타낸 제4공정도.

제25도는 제20도에 도시한 메모리셀의 제조공정을 나타낸 제5공정도.

제26도는 본 발명의 제3실시예에 의한 DRAM의 메모리셀의 단면 구조도.

제27도는 제26도에 도시한 메모리셀의 제조공정을 나타낸 제1공정도.

제28도는 제26도에 도시한 메모리셀의 제조공정을 나타낸 제2공정도.

제29도는 제26도에 도시한 메모리셀의 제조공정을 나타낸 제3공정도.

제30도는 제26도에 도시한 메모리셀의 제조공정을 나타낸 제4공정도.

제31도는 제26도에 도시한 메모리셀의 제조공정을 나타낸 제5공정도.

제32도는 제26도에 도시한 메모리셀의 제조공정을 나타낸 제6공정도.

제33도는 일반적인 DRAM의 구성을 나타낸 블록도.

제34도는 일반적인 DRAM의 메모리셀의 등가 회로도.

제35도는 종래의 일예를 도시한 DRAM의 스택타입 캐패시터를 구비한 메모리셀의 단면 구조도.

제36도는 종래의 다른 예를 도시한 DRAM의 메모리셀의 단면 구조도.

제37도는 제36도에 도시한 메모리셀의 제조공정을 나타낸 제1공정도.

제38도는 제36도에 도시한 메모리셀의 제조공정을 나타낸 제2공정도.

제39도는 제36도에 도시한 메모리셀의 제조공정을 나타낸 제3공정도.

제40도는 제36도에 도시한 메모리셀의 제조공정을 나타낸 제4공정도.

제41도는 제36도에 도시한 메모리셀의 제조공정을 나타낸 제5공정도.

제42도는 제36도에 도시한 메모리셀의 제조공정을 나타낸 제6공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 3 : 트랜스퍼 게이트 트랜지스터

4 : 게이트전극(워드선) 6 : 소스/드레인 영역

10 : 캐패시터 11 : 하부전극

11a : 하부전극의 제1부분 11b : 하부전극의 제2부분

11c : 하부전극(11)의 내주단차면 11d : 하부전극(11)의 외주단차면

12 : 유전체층 13 : 상부전극

본 발명은 반도체 기억장치에 관한 것으로, 특히 다이나믹 랜덤 액세스 메모리(DRAM)의 미세화 수반되는 캐패시터 용량을 개선할 수 있는 캐패시터 구조 및 그 제조방법에 관한 것이다.

반도체 기억장치중, 기억정보의 랜덤한 입출력이 가능한 것에 DRAM(Dynamic Random Access Memory)이 있다.

일반적으로 DRAM은 다수의 기억정보를 축적하는 기억영역인 메모리 어레이와 외부와의 입출력에 필요한 주변회로로 구성되어 있다.

제33도는, 일반적인 DRAM의 구성을 도시한 블록도이다.

본 도면에 있어서, DRAM(50)은 기억정보의 데이터 신호를 축적하기 위한 메모리셀 어레이(51)와, 단위기억회로를 구성하는 메모리셀을 선택하기 위한 어드레스 신호를 회로로 부터 받기 위한 로우 앤드 컬럼 어드레스버퍼(52)와, 그 어드레스 신호르 해독하여 메모리셀을 지정하기 위한 로우 디코더(53) 및 컬럼 디코더(54)와, 지정된 메모리셀에 축적된 신호를 증폭하여 읽어내는 센스 리프레시 앰프(55)와, 데이터 입출력을 위한 데이터인 버퍼(56) 및 데이터아웃 버퍼(57) 및 클록신호를 발생하는 클록 제너레이터(58)를 포함하고 있다.

반도체칩 상에서 큰 면적을 차지하는 메모리셀 어레이(51)는 단위 기억정보를 축적하기 위한 메모리셀이 매트릭스상으로 복수개 배열되어 형성되어 있다.

제34도는 메모리셀 어레이(51)를 구성하는 매모리셀의 4비트분의 등가회로도를 나타내고 있다.

도시된 메모리셀은 1개의 MOS(Metal Oxide Semiconductor) 트랜지스터와, 이것에 접속된 1개의 캐패시터로 구성되는 이른바 1트랜지스터 1캐패시터형의 메모리셀을 나타내고 있다.

이러한 타입의 메모리셀은 구조가 간단하므로 메모리셀 어레이의 집적도를 향상시키는 것이 용이하여 대용량의 DRAM에 널리 이용되고 있다.

또, DRAM의 메모리셀은 캐패시터의 구조에 의해서 몇개의 타입으로 나눌 수 있다.

제35도는 정형적인 스택 타임(stacked-type) 캐패시터를 가지는 메모리셀의 단면 구조도이며, 이를테면 일본국특공소 60-27845호 공보등에 개시되어 있다.

제35도를 참조하면, 메모리셀은 하나의 트랜스퍼 게이트 트랜지스터와 하나의 스택타입 캐패시터(이하, 스택타입 캐패시터라 한다)를 구비한다.

트랜스터 게이트 트랜지스터는 실리콘기판(1) 표면에 형성된 1쌍의 소스/드레인 영역(6,6)와 실리콘기판(1) 표면상에 절연층을 개재하여 형성된 게이트전극(워드선) (4)을 구비한다.

스택타입 캐패시터는 게이트전극(4)의 상부로 부터 필드분리막(2)의 상부까지 연재하고, 더욱이 그의 일부가 소스/드레인 영역(6,6)의 일측에 접속된 하부전극(스트레이지 노드)(11)과, 하부전극(11)의 표면 상에 형성된 유전체층(12)과, 그 표면상에 형성된 상부전극(셀 프레이트) (13)으로 구성된다.

또, 캐패시터의 상부에는 층간절연층(20)을 개재하여 비트선(15)이 형성되고, 비트선(15)은 비트선 콘택트(16)를 통해서 트랜스퍼 게이트 트랜지스터의 타측의 소스/드레인영역(6)에 접속되어 있다.

이 스택타입 캐패시터의 특징점은 캐패시터의 주요부를 게이트전극이나 필드분리막의 상부까지 연재시킴으로서 캐패시터의 전극간의 대향면적을 증대시켜 소망하는 캐패시터 용량을 확보하고 있는 것이다.

일반적으로, 캐패시터의 용량은 전극간의 대향면적에 비례하고, 유전체층의 두께에 반비례한다.

따라서, 캐패시터의 용량의 증대라는 관점에서, 캐패시터의 전극간 대향면적을 증대시키는 것이 바람직하다.

한편, DRAM의 고집적화에 수반하며 메모리셀의 크기는 대폭 축소되고 있다.

따라서, 캐패시터 형성영역도 이와같이 평면적인 점유면적이 감소되는 경향이 있다.

그러나, 기억장치로서의 DRAM의 안정동작 또는 신뢰성의 관점에서 1비트의 메모리셀에 비축할 수 있는 전하량을 감소시킬 수는 없는 것이다.

이와같은 상반되는 제약조건을 충족시키기 위해서는 캐패시터의 평면적인 점유면적을 감소시키고, 또한, 전극간의 대향면적을 증대시킬 수 있는 캐패시터 구조의 개선이 여러가지로 제안되고 있다.

제36도는 「Symposium on VLSI Tech, p56(1989)」에 기재된 이른바 원통형의 스택타입 캐패시터를 구비한 메모리셀의 단면 구조도이다.

제36도를 참조하면, 트랜스퍼 게티트 트랜지스터는 그 주위를 절연층(22)이 둘러싼 게이트전극(워드선)(4c)을 구비한다.

더욱이, 소스/드레인 영역은 표시가 생략되어 있다.

또, 워드선(46)은 그 주위가 절연층(22)에 의해서 감싸여지고, 동시에 실리콘기판(1) 표면상에 실드 게이트 절연막(41)을 통해서 형성된 실드(Sealed) 전극(40)의 표면상에 형성되어 있다.

캐패시터의 하부전극(11)은 게이트전극(4c) 및 워드선(4d)의 표면을 감싼 절연층(22)의 표면상에 형성된 베이스 부분(11a)과, 베이스 부분(11a) 표면에서 연직상방으로 거의 원통상으로 뻗은 원통부분(11b)으로 구성된다.

또, 다시, 하부전극(11)의 표면에는 유전체층 및 상부 전극이 순차 적층된다(도시하지 않음).

원통형 스택타입 캐패시터는 전계 축적영역으로서 베이스부분(11a)뿐만 아니라 원통 부분(11b)을 이용하는 것이 가능하며, 특히 이 원통 부분(11b)에 의해서 캐패시터의 평면 점유면적을 증대하는 일 없이 캐패시터 용량을 증대하는 것이 가능하다.

또, 절연층(22)의 표면상에는 부분적으로 질화막(42)이 남는다.

다음에, 제36도에 도시한 메모리셀의 제조공정에 대해서 제36도 내지 제42도를 사용하여 설명한다.

우선, 제37도를 참조하면, 실리콘기판(1) 표면에 실드게이트 절연막(41), 실드 전극(40), 워드선(4c,4d),절연층(22) 및 질화막(42)을 소정의 형상으로 형성한다.

다음에, 제38도를 참조하면, 실리콘기판(1) 표면상에 다결정 실리콘층을 퇴적하고, 소정의 형상으로 패터닝한다.

이에 의해 캐패시터의 하부전극(11)의 베이스 부분(11a)이 형성된다.

이어서, 제39도를 참조하면, 전면에 절연층(43)을 두껍게 형성한다.

그리고, 에칭에 의해서 절연층(43)중에 하부전극에 베이스 전극(11a)에 달하는 개구부(44)를 형성한다.

이어서, 이 개구부(44)의 내부표면 및 절연층(43)의 표면상에 다결정 실리콘층(110b)을 퇴적한다.

다음, 제40도를 참조하면, 이방성 에칭에 의해 다결정 실리콘층(110b)을 선택적으로 에칭하여 제거한다.

이것에 의하여, 캐패시터의 하부전극(1)의 베이스 부분(11a)의 표면으로 부터 연직상방으로 연장되는 원통부분(11b)이 형성되어 하부전극(11)이 완성된다.

이어서, 제41도에 도시한 바와 같이, 하부전극(11)의 표면상에 순차적으로 유전체층(12) 및 상부전극(13)을 형성한다.

또, 제42도에 도시한 바와 같이, 실리콘기판(1) 표면상의 전체를 층간절연층(20)으로 감싼 후, 소정의 위치에 콘택트홀을 형성하여, 콘택트홀의 내부에 비트선 콘택트부(10)를 형성한다.

이어서, 층간절연층(30) 표면상에 비트선 콘택트부(16)와 접속되는 비트선(15)이 형성된다(도시하지 않음).

그런데, 종래의 원통형 스택타입 캐패시터는 하부전극(11)의 베이스부분(11a)과 원통부분(11b)은 서로 다른 제조공정에 의해서 형성되고 있다.

이 때문에, 복수의 막형성 공정이나 마스크 패터닝 공정을 필요로 하며, 제조 공정이 복잡했다.

또, 하부전극(11)의 베이스 부분(11a) 및 원통 부분(11b)은 공히 CVD법 등을 사용한 제막공정에 의해 전극의 최종적인 표면형상이 규정되고 있다.

따라서, 하부전극(11)을 박막구조로 형성하려고 하면, 단차가 많은 절연층 표면상이나 좁은 개구부의 내부에 하부전극재료인 다결정 실리콘층을 균일하게 형성하는 것이 곤란한 경우가 있어, 박막의 피복성의 관점에서 막질의 신뢰성이 저하하는 경우가 생긴다.

또한, 하부전극(11)의 베이스 부분(11a)과 원통 부분(11b)과는 접속부분이 형성되어, 이 접속부분에서는 하부전극(11)의 표면상에 형성되는 유전체층의 절연 신뢰성이 열화하는 문제점이 생겼다.

따라서, 본 발명은 상기와 같은 문제점을 해소하기 위한 것으로, 제조가 용이하고, 더욱이 막질이 우수한 하부전극을 가지며, 소망하는 캐패시터 용량을 구비한 캐패시터를 가지는 반도체 기억장치의 구조 및 그 제조방법을 제공하는 것을 목적으로 하고 있다.

본 발명의 제1태양에 따른 반도체 기억장치는, 제1도전형의 불순물영역이 형성된 제2도전형의 반도체기판과, 반도체기판의 주 표면상에 형성되어, 불순물영역에 도달하는 개구부를 가지는 절연층을 구비한다.

절연층의 표면상에는 캐패시터가 형성되어 있다.

캐패시터는 하부전극층과, 하부전극층의 표면상에 형성된 유전체층과, 유전체층의 표면상에 형성된 상부 전극층을 구비한다.

그리고, 캐패시터의 하부전극은 절연층의 표면을 따라 형성되고, 개구부를 통해서 불순물 영역에 접속된 제1부분과, 반도체기판의 주 표면에 대하여 수직단면이 축대칭 형상을 가지고 있는 공간의 측면을 둘러싸도록 제1부분의 표면에서 일체적으로 상방으로 돌출하여 형성되며 그의 내주면에 단차를 가지는 凹부를 구비하는 제2부분을 가지고 있다.

예컨대, 상기 제2부분은 반도체기판의 주 표면에 대하여 평행한 방향의 막두께가 단계적으로 변화하도록 형성되어 있다.

본 발명의 제2태양에 따른 반도체 기억장치는 더욱이, 캐패시터의 하부전극층의 제2부분의 내부면의 모서리부분이 곡면의 형상을 가지는 凹부가 형성된다.

본 발명의 제3태양에 따른 반도체 기억장치는 반도체기판의 주 표면에 형성된 불순물영역에 접속된 스택 캐패시터를 구비하고, 그 제조방법은 이하의 공정을 구비한다.

먼저, 불순물영역이 형성된 반도체기판의 주 표면상에 불순물영역에 도달하는 개구부를 가지는 제1절연층을 형성한다.

다음에, 제1절연층의 표면상 및 개구부의 내부에 제1도전층을 형성한다.

이어서, 제1도전층의 하나의 스택 캐패시터의 하부전극으로될 영역의 주위에 제1절연층에 도달하는 개구영역을 형성한다.

그리고, 개구영역의 내부에 절연층을 형성한다.

이어서, 제2절연층의 상부가 제1도전층의 표면으로부터 돌출하도록 제1도전층을 에칭한다.

다음, 제1도전층의 표면에서 돌출한 제2절연층의 측벽에 제1측벽절연층을 형성한다.

그리고, 제1측벽절연층을 마스크로 하여 제1도전층을 에칭하여, 제1도전층의 내부에 제1凹부를 형성한다.

다음 상기 제1측벽절연층과 제2도전층의 제1凹부의 측벽에 제2측벽절연층을 형성한다.

이어서, 상기 제2측벽절연층을 마스크로 이용하여 노출된 제1凹부의 표면을 소정의 깊이로 에칭한다.

다음, 상기 제2절연층, 제1 및 제2측벽절연층을 제거하여 제1도전층으로서 하부전극을 완성한다.

이어서, 제1도전층의 표면 상에 유전체층을 형성하고, 유전체층의 표면 상에 제2도전층을 형성한다.

본 발명의 제4태양에 따른 반도체 기억장치의 제조방법은, 이하의 공정을 구비한다.

먼저, 불순물영역이 형성된 반도체기판의 주 표면 상에 불순물영역에 달하는 개구부를 가지는 제1절연층을 형성한다.

이어서, 제1도전층의 하나의 스택 캐패시터의 하부전극으로될 영역의 주위에 제1절연층에 달하는 개구영역을 형성한다.

또, 개구영역에 둘러싸인 제1도전층의 표면상에 선택적으로 제1에칭용 마스크층을 형성한다.

이어서, 상기 제1에칭용 마스크층을 마스크로 하여 제1도전층을 에칭하여, 상기 제1도전층 내부면에 凹부를 형성한다.

다음, 상기 제1에칭용 마스크 및 제1도전체의 凹부의 측벽에 제2에칭용 마스크층을 형성한다.

이어서, 상기 제2에칭용 마스크를 이용하여 노출된 제1도전층을 등방성 식각하여 내측 모서리가 곡면 형상을 가지는 凹부를 형성한다.

이어서, 제1도전층의 표면상에 유전체층을 형성하고, 유전체층의 표면상에 제2도전체층을 형성한다.

본 발명의 제1태양 및 제2태양에 따른 반도체 기억장치의 캐패시터는, 하부전극의 제1부분 및 제2부분이 일체형으로 형성되어 있다.

이 때문에, 제1부분과 제2부분 사이에 접속부분이 형성되어 있던 종래의 캐패시터에서 발생하는 것과 같은 막질의 신뢰성 열화의 문제를 해소할 수 있다.

또, 기판표면의 연직상방으로 돌출한 제2부분에 단차명상을 형성함으로써 캐패시터의 용량부분의 면적이 확대되어, 캐패시터 용량을 증대할 수 있다.

본 발명의 제3태양 및 제4태양에 따른 반도체 기억장치의 제조방법에 있어서는, 제1도전층의 표면상에 형성되는 마스크층은 리소그라피(Lithography)를 사용한 마스크 패턴 또는 이방성에칭에 의해서 자기정합적(self-alignment)으로 형성된 측벽절연층을 사용한 절연층의 패턴의 어느것을 사용하는 것도 가능하다.

후자의 경우에는, 제1도전층의 내부에 凹부를 형성하는 공정은 모두 자기 정합적으로 행할 수 있다.

즉, 본 발명의 제3태양에 따른 반도체 기억장치의 제조방법에서는, 캐패시터의 하부전극이 되는 제1도전층을 두껍게 형성한 후, 측벽절연층을 마스크로 하여, 제1도전층의 내부에 자기정합적으로 단차를 가지는 凹부를 형성함으로써 제2부분을 형성하고 있다.

이와같은 공정을 사용함으로써 에칭법에 의해서 캐패시터의 하부전극의 최종적인 형상을 규정할 수 있다.

또 이 에칭공정을 반복하여 행하는 것이 가능하다.

그 결과, 하부전극을 구성하는 제1도전층의 내면 또는 외면에 복수의 단차부분을 형성하는 것이 가능하다.

이하, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 제1실시예에 의한 메모리셀 어레이의 단면 구조도이다.

제2도는 메모리셀 어레이의 평면구조로서, 제1도는 제2도 중의 절단선 ll-ll에 따른 방향으로 부터의 단면구조도를 나타내고 있다.

먼저, 주로 제2도를 참조하면, 실리콘기판(1)의 표면에는 행방향으로 평행으로 연장된 복수의 게이트전극(워드선)(4)과, 열방향으로 서로 평행하게 연장된 복수의 비트선(15)과, 워드선(4)과 비트선(15)과의 교차부근방에 배치된 복수의 메모리셀이 형성되어 있다.

제1도 및 제2도를 참조하면, 메모리셀은 하나의 트랜스퍼 게이트 트랜지스터(3)와 하나의 캐패시터(10)로 구성된다.

서로 인접한 이들의 소자의 사이는 필드분리막(2)에 의해서 절연되고 격리된다.

트랜스퍼 게이트 트랜스퍼(3)는 실리콘기판(1) 표면에 형성된 한쌍의 소스/드레인 영역(6,6)과 그 사이에 위치한 실리콘기판(1) 표면상에 게이트 절연막(5)을 개재하여 형성된 게이트전극(워드선)(4)을 구비한다.

게이트전극(4)의 주위에는 상부절연층(22a)과 측벽절연층(22b)으로된 절연층(22)에 의해서 감싸여져 있다.

다음에, 비트선(15)은 트랜스퍼 게이트 트랜지스터(3)의 일측의 소스/드레인 영역(6)과 비트선 콘택트(16)를 통해서 접속되어 있다.

비트선(15)은 캐패시터(10)의 상단부보다 낮은 위치에 형성되어 있고, 그 주위는 상부절연층(20a), 측벽 절연층(20b)으로 되어 있는 절연층(20)으로 감싸여져 있다.

캐패시터(10)는 하부전극(스토레이지 노드) (11)과 유전체층(12) 및 상부전극(셀플레이트) (13)으로 구성되어 있다.

하부전극(11)은 설명의 편의상 두 부분으로 나눌 수 있다.

하부전극(11)의 제1부분(11a)의 콘택트홀(14)을 통해서 비트선 콘택트와 반대측의 소스/드레인영역(6)에 접속된다.

더욱이, 워드선(4) 또는 비트선(15)의 상부에 절연층(22a,22b,20a,20b)을 개재(介在)하여 연장되어 있다.

또, 하부전극(11)의 제2부분(11b)은 제1부분(11a)의 표면상으로 부터 거의 연직상방을 향해서 입벽상(立璧狀)으로 돌출되어 있다.

제2부분(11b)의 중앙부에는 후에 설명하는 바와 같이, 에칭법을 이용해서, 형성된 단차를 가지는 凹부(201)가 헝성되어 있다.

바꾸어 말하면 제2부분(11b)은 이 凹부(201)의 측벽면(側璧面)을 감싸는 것 같이 구성되어 있다.

이 제2부분(11b)의 내주면은 단차면(11c)이 형성되어 있다.

이 하부전극(11)의 제1부분(11a)과 제2부분(11b)은 동일재료로 일체적으로 형성되어 있다.

따라서, 다른 제조공정에 의해서 별개로 형성되는 경우에 비해, 층의 이음매 위에 형성되는 절연층의 막질열화가 생기는 문제를 방지할 수 있다.

또 제2부분(11b)의 凹부(201)는 에칭법에 의해서 임의의 단차형상으로 형성할 수 있다.

그리고, 캐패시터의 용량영역으로서 이 제2부분(11b)의 외주면 및 내주면의 전표면을 이용할 수 있다.

그리고, 외주면의 형상은, 제2부분의 내주면 또는 제1부분의 표면상으로부터 독립하여 설정할 수가 있기 때문에 캐패시터의 용량설정이 용이하게 된다.

유전체층(12)은 산화막 또는 산화막과 질화막의 복합막 등이 이용된다.

또, 상부전극(13)은 다결정 실리콘 등으로 형성된다.

상부전극(13)의 표면상에는 층간절연층(23)이 형성되고, 다시 그 표면상에 배선층(24)이 배치되어 있다.

이하, 제1도에 도시한 메모리셀의 단면구조의 제조공정에 대해서 설명한다.

제3도 내지 제19도는 메모리셀의 제조공정을 순서대로 도시한 단면 구조도이다.

먼저, 제3도에 도시한 바와 같이, 실리콘기판(1)의 주 표면상의 소정영역에 소자를 분리하기 위한 필드산화막(2) 및 채널스톱영역(도시하지(않음)을 형성한다.

다음에, 제4도에 도시한 바와 같이, 실리콘기판(1)의 표면에 열산화막, CVD(Chemical Vapor Deposition)법에 의한 다결정 실리콘층 및 산화막등의 절연층을 형성하고, 포토리소그라피법 및 에칭법을 이용해서 워드선(4), 상부절연층(22a), 게이트 절연막(5)을 형성한다.

이어서, 전면에, CVD법을 사용하여 산화막을 퇴적한 후, 이방성에칭을 시행하여 측벽절연층(22b)을 형성한다. 그후, 절연층(22a,22b)에 감싸여진 워드선(4)을 마스크로 하여 실리콘기판(1) 표면에 n형 불순물을 이온주입 하여, 한쌍의 소스/드레인 영역(6,6)을 형성한다.

다음, 제5도를 참조하면, 실리콘기판(1) 표면상의 전면에 도전층, 예를들면 도우프드(doped) 폴리실리콘층, 금속층 또는 금속실리사이드층을 형성한다.

이어서, 그의 표면상에 산화막, 질화막 또는 산화막과 질화막의 적층막으로 된 절연층을 형성한다.

그리고, 포토리소그라피법 및 에칭법을 이용해서 절연층 및 도전층을 패터닝하여 비트선(15) 및 상부절연층(20a)을 형성한다.

다시, 전면에 산화막, 질화막 등의 절연층을 퇴적하여 이방성 에칭을 함으로써 비트선(15)의 측벽에 측벽절연층(20b)을 형성한다.

이어서, 제6도에 표시한 것 같이, 실리콘기판(1) 표면상의 전면에 CVD법을 이용해서 다결정 실리콘층(110)을 두껍게 퇴적한다.

다음, 제7도에 도시한 바와 같이, 포토리소그라피법 및 에칭법을 사용하여 다결정실리콘층(110)의 소정의 영역에 개구영역(30)을 형성한다.

이 개구영역(30)은 다결정 실리콘층(110)을 각각의 캐패시터의 하부전극(11)이될 독립된 영역(110a)으로 분할한다.

이어서, 제8도에 도시한 바와 같이, 다결정 실리콘층(110a)의 표면상 및 개구영역(30)의 내부에 CVD법을 이용하여 산화막 등의 절연층(11)을 형성한다.

그후, 제9도에 도시한 바와 같이, 절연층(111)을 에칭하여, 다결정 실리콘층(110a)의 표면을 노출시킨다.

이어서, 제10도에 도시한 바와 같이, 하부전극으로될 다결정 실리콘층(110a)을 소정의 두께까지 에칭제거한다.

에칭된 다결정 실리콘층(110a)의 표면위치는 최종적인 캐패새터의 하부전극(11)의 상단면 위치가 된다.

예를들면, 도면중에 표시된 높이(LA)는 0.5~1㎛ 정도로 형성된다.

또, 이 에칭공정에 있어서 절연층(111a)은 에칭의 선택성에 의해서 다결정 실리콘층(110a)의 표면으로부터 돌출한 상태로 잔류한다.

다음에, 제11도에 도시한 바와 같이, 절연층(111a) 및 다결정 실리콘층(110a)의 표면상에 CVD법을 사용하여 산화막 등의 절연막(112)을 퇴적한다.

이어서, 제12도에 도시한 바와 같이, 절연층(112)을 이방성 에칭하여, 절연층(111a)의 측벽에만 제1측벽 절연층(112a)을 형성한다.

다결정 실리콘층(110a)의 표면을 감싼 측벽 절연층(112a)의 길이(L1)는 절연층(112)의 퇴적시의 막의 두께와 거의 같다.

따라서, 절연층(112)의 퇴적시의 막두께를 조정함으로써 측벽 절연층(112a)의 길이(L1)를 조정할 수 있다.

그리고, 제13도에 도시한 바와 같이, 절연층(111a,112a)를 마스크로 하여 다결정 실리콘층(110a)을 에칭하여, 길이(L2)의 제1凹부(201a)를 형성한다.

에칭공정시에는 반응성 이방에칭등의 이방성에칭이 사용된다.

이어서, 제14도에 도시한 바와 같이, 전면에 CVD법을 사용하여 산화막등의 절연층(113)을 퇴적한다.

다음, 제15도에 도시한 바와같이, 절연층(113)을 이방성 에칭하여 다결정실리콘층(110a)의 제1凹부(201a)의 측벽에만 제2측벽 절연층(113a)을 형성한다.

측벽 절연층(113a)이 다결정 실리콘층(110a)의 표면을 감싼 길이(L3)는, 절연층(113)의 퇴적시의 막두께와 거의 같다.

그리고, 제16도에 도시한 바와 같이, 이 측벽 절연층(113a)을 마스크로 하여 다결정 실리콘층(110a)을 이방성 에칭한다.

이것으로 다시 깊이(L4)의 제2凹부(201b)가 형성된다.

이어서, 제17도에 도시한 바와 같이, 절연층(111a,112a,113a)을 에칭제거한다.

이상의 공정에 의해서 내주면에 단차를 가지는 凹부(201)가 있는 하부전극(11)이 형성된다.

다음, 제18도에 도시한 바와 같이, 하부전극(11)의 표면상에 산화막, 질화막 혹은 산화막과 질화막의 복합막 등으로 된 유전체층(12)을 형성한다.

이어서, 그 표면상애 다결정 실리콘으로된 상부전극(13)을 형성한다.

그리고, 제19도에 도시한 바와 같이, 상부전극(13)의 표면상을 층간절연층(23)으로 피복한다.

이어서, 다시 층간절연층(23)의 표면상에 포토리소그라피법 및 에칭법을 사용하여 배선층(24)을 형성한다.

이상의 공정에 의해서 제1도에 도시한 메모리셀을 완성한다.

상기와 같이, 제19도에 도시한 하부전극(11)의 용량영역의 각각의 길이(LA,L1,L2,L3,L4,LB)는 각각의 다른 제조공정에 의해서 규정되고 있다.

따라서, 캐패새터가 필요로 하는 용량에 따라 각각의 치수를 용이하게 선택하는 것이 가능하다.

다음, 본 발명의 제2실시예에 대하여 설명한다.

제20도는 본 발명의 제2실시예를 나타내는 메모리셀의 단면구조도이다.

제2실시예에 있어서 캐패새터의 하부전극(11)은, 입벽형상을 가지는 제2부분(11b)의 내주면의 모서리부분은 완만한 곡률을 가지는 곡면으로 형성되어 있다.

유전체층(12)은 내주면의 표면을 따라서 형성되어 있다.

하부전극(11)의 입벽부분(11b)의 내주면을 곡면으로 구성함으로써, 그의 표면상에 형성되는 얇은 유전체층(12)의 피복성이 개선된다.

즉, 이와 같은 곡면을 구성함으로써 각부에서 유전체층의 피복성이 열화하여 막의 두께가 불균일하게 되는 문제를 방지할 수가 있다.

다음, 제20도에 도시한 메모리셀의 제조공정에 대해서 설명한다.

제21도 내지 제25도는 제20도에 도시된 메모리셀의 주요한 제조공정을 나타낸 단면 구조도이다.

더욱이, 제1실시예에 있어서 제3도 내지 제13도에 도시한 공정은, 이 제2실시예에 있어서도 그대로 적용할 수가 있다.

이하에서는, 그것에 계속되는 공정에 대해서 설명한다.

먼저, 제21도에 도시한 바와 같이, 에칭용 마스크층으로서 형성된 절연층(111a,112a) 및 이들의 마스크층을 사용하여 형성된 凹부가 있는 다결정 실리콘층(110a)의 표면상에 산화막등의 절연층(113)을 CVD법을 사용하여 형성한다.

이어서, 제22도에 도시한 바와 같이, 절연층(113)을 이방성에칭하여, 제2측벽 절연층(113a)을 형성한다.

다음에, 제23도에 도시한 바와 같이, 절연층(111a,112a,113a)을 마스크로 하여 하부전극을 구성하는 다결정 실리콘층(110a)을 등방성 에칭에 의해서 에칭한다.

이 에칭에 의하여 절연층상에 적층되어 있지 않은 다결정 실리콘층의 영역 및 제2측벽 절연층(113a)의 하부에 위치되는 다결정 실리콘층의 일부가 제거된다.

이어서, 제24도에 도시한 바와 같이, 절연층(111a,112a,113a)을 에칭제거한다.

이것에 의해서 캐패새터의 하부전극(11)이 완성된다.

이어서, 제25도에 도시한 바와 같이, 하부전극(11)의 표면상에 유전체층(12) 및 상부전극(13)을 형성한다.

다음, 제26도에 도시한 바와 같이, 상부전극(13)의 표면상에는 층간절연층(23)을 형성한다.

이어서, 층간절연층(23)의 표면상에 소정 형상의 배선패턴(24)을 형성한다.

이상의 공정에 의해서 제20도에 나타낸 메모리셀이 완성된다.

이하, 본 발명의 제3실시예에 대해서 설명한다.

제26도는 제3실시예에 의한 메모리셀의 단면 구조도이다.

제3의 실시예의 특징점은, 캐패새터의 하부전극(11)은 입벽형상을 가지는 제2부분(11b)의 내주면과 외주면에 단차부분(11c,11d)이 형성되어 있는 것이다.

이들에게 하부전극(11)의 제2부분(11b)의 내, 외주 표면에 단차를 형성함으로써 캐패새터의 전극간 대향 면적을 증대시켜, 캐패새터 용량이 증가한다.

다음은 제26도에 나타낸 메모리셀의 주요한 제조공정에 대해서 설명한다.

제27도 내지 제32도는 그 주요한 제조공정을 나타낸 단면구조도이다.

더욱이, 제1실시예의 제3도 내지 제7도에 도시한 공정은, 본 실시예에 있어서도 그대로 적용 가능하다.

제7도에 도시한 공정에 이어서, 제27도에 도시한 바와 같이, 개구영역(30)에 둘러싸인 하부전극이 될 다결정 실리콘층(110a)의 표면이 복수의 부분으로 노출되도록 그의 표면상에 복수의 레지스트 패턴(31)을 형성한 후, 포토리소그라피법 및 에칭법을 사용하여 레지스터 패턴(31)을 형성한다.

다음에, 제28도에 도시한 바와 같이, 레지스터 패턴(31)을 마스크로 하여 이방성 에칭에 의해서 다결정 실리콘층(110a)을 소정의 깊이까지 에칭한다.

이것에 의해서 다결정 실리콘층(110a)의 표면에 凹, 凸부가 형성된다.

이어서, 제29도에 도시한 바와 같이, 전면에 CVD법을 사용하여 산화막등의 절연층(114)을 퇴적한다.

다음, 제30도에 도시한 바와 같이, 절연층(114)의 표면상에 리소그라피법을 이용하여 하부전극(11)에 제2凹부를 형성해야 할 영역에만 개구를 가지는 레지스터 패턴(32)을 형성한다.

그리고 이 레지스터 패턴(32)을 마스크로 하여 절연층(114) 및 다결정 실리콘층(110a)을 에칭한다.

그후, 제31도에 도시한 바와 같이, 레지스터 패턴(32) 및 절연층(114)을 제거한다.

이 공정에 의해서 캐패새터의 하부전극(11)이 완성된다.

캐패새터의 하부전극(11)의 그의 내주면 및 외주면에 단차면(11a,11b)이 형성된다.

이어서, 제32도에 도시한 바와 같이, 하부전극(11)의 표면상에 유전체층(12) 및 상부전극(13)을 형성한다.

다음, 층간절연층(23)으로 상부전극(13)의 표면상을 피복한 후, 배선층(24)를 형성한다.

이상의 공정에 의해서 제26도에 도시한 메모리셀이 완성된다.

상술한 바와 같이, 상기 제1 내지 제3실시예는 두껍게 형성된 다결정 실리콘층을 에칭법을 사용하여 다결정 실리콘층을 부분적으로 제거하는 것에 의해 자신의 내주면 또는 외주면에 단차를 가지는 일체형상의 하부전극(11) 이 형성된다.

그리고, 제1실시예 및 제2실시예에 있어서는 이방성에칭에 의해서 형성되는 측벽 절연층을 마스크로서 사용한 자기정합적 방법에 의해서 단차형상이 형성된다.

따라서, 복잡한 마스크공정을 생략함으로써 제조방법이 간략화된다.

더욱이, 상기 실시예에 있어서는 캐패새터(11)의 하부전극의 내주면에 형성되는 단차가 1단 또는 2단의 경우에 대해서 설명하였지만, 측벽 절연막의 마스크를 사용한 에칭 프로세스를 복수회 반복함으로써 더욱 많은 단차 부분을 형성할 수 있다.

또한, 캐패새터의 하부전극의 재료로서는 다결정 실리콘에 한정되는 것이 아니고, 예를 들면 금속층 등을 사용해도 상관없다.

더욱이, 유전체층으로서는 예컨데 강유전체 재료 등을 사용해도 상관없다.

이와같이, 본 발명에 의한 반도체 기억장치의 캐패새터는 절연층상에 돌출된 하부전극의 내부를 에칭하여 凹부를 형성함으로써, 일체로 성형된 하부전극을 구성하는 것에 의해 전극간의 대향면적이 증대된 캐패시터를 실현할 수 있다.

또한, 캐패시터의 하부전극을 구성하는 도전층을 에칭마스크를 사용한 에칭법에 의해서 일체적으로 형성하도록 했기 때문에, 간단한 제조공정에 의해서 용량이 증대된 캐패시터를 제조할 수가 있다.

또한, 에칭마스크를 이방성(異方性)에칭을 사용한 측벽 절연층을 사용했기 때문에, 자기정합적으로 캐패시터를 제조할 수 있다.

Claims

그의 내부에 형성된 제2도전형의 불순물영역을 포함하는 제1도전형의 반도체기판과, 상기 반도체기판의 주 표면상에 형성되며 상기 불순물영역에 달하는 개구부를 가지는 절연층과, 상기 절연층의 표면을 따라 상기 개구부를 통하여 불순물영역에 접속되도록 형성된 제1부분과 이 제1부분의 표면으로부터 상방으로 돌출하여 일체로 형성되고 반도체기판에 평행한 상부 평면을 가지며 그의 내주면에 단차를 가지는 제2부분을 포함하여 일체로 형성된 하부전극층과, 상기 하부전극층의 표면상에 형성된 유전체층과, 상기한 유전체층의 표면상에 형성된 상부전극층을 구비한 캐패새터를 포함하는 반도체 기억장치.
그의 내부에 형성된 제2도전형의 불순물영역을 포함하는 제1도전형의 반도체기판과, 상기 반도체기판의 주 표면상에 형성되고 상기 불순물영역에 달하는 개구부를 가지는 절연층과, 상기 절연층의 표면을 따라 상기 개구부를 통하여 상기 불순물영역에 접속되도록 형성된 제1부분과 이 제1부분의 표면으로부터 상방으로 돌출하여 일체로 형성되고 상기 반도체기판에 평행한 상부 평면을 가지는 제2부분을 포함하며, 상기 제2부분의 외부 및 내부 측벽면의 적어도 하나가 수직 및 수평의 인접한 부분에 의해 특정된 단차영역을 가지며, 상기 제2부분이 상기 반도체기판의 주 표면에 수직인 선을 따라 취한 단면이 축대칭 형상을 가지는 공간을 둘러싸도록 형성된 하부전극층과, 상기 하부전극층의 표면상에 형성된 유전체층과, 상기한 유전체층의 표면상에 형성된 상부전극층을 구비한 캐패새터를 포함하는 반도체 기억장치.
주 표면을 가지며 내부에 형성된 제2도전형의 불순물영역을 포함하는 제1도전형의 반도체기판과, 상기 반도체기판의 주 표면상에 형성되고 상기 불순물영역에 달하는 개구부를 가지는 절연층과, (a) 상기 절연층의 표면을 따라 상기한 개구부를 통하여 상기한 불순물영역에 접속되도록 형성된 제1부분과 상기 반도체기판의 주 표면에 수직인 선을 따라 취한 단면이 축대칭 형상을 가지는 공간의 측면을 둘러싸도록 상기 제1부분의 표면으로부터 상방으로 돌출되고 그의 내주면에 단차를 가지는 凹부를 가지는 제2부분을 포함하여 일체로 형성된 하부전극층과, (b) 상기한 하부전극층의 표면상에 형성된 유전체층과, (c) 상기한 유전체층의 표면상에 형성된 상부전극층을 구비한 캐패새터를 포함하는 반도체 기억장치.
그의 내부에 불순물영역이 형성된 반도체기판의 주 표면상에 형성된 불순물영역에 접속되며, (A) (a)상기한 불순물영역에 달하는 개구부를 가지는 상기 반도체기판의 주 표면상에 제1절연층을 형성하는 공정과, (b) 상기 반도체기판의 표면상과 개구부의 내부에 제1도전층을 형성하는 공정과, (c) 하나의 스택 캐패새터의 하부전극이 되는 상기 제1도전층의 영역 주위에 제1절연층에 달하도록 개구영역을 형성하는 공정과, (d) 상기 개구영역의 내부에 제2절연층을 형성하는 공정과, (e) 상기 제2절연층의 상부가 제1도전층의 표면으로부터 돌출되도록 상기 제1도전층을 에칭하는 공정과, (f) 상기 제1도전층의 표면으로부터 돌출된 제2절연층의 측벽에 제1측벽 절연층을 형성하는 공정과, (g) 상기 측벽 절연층을 마스크로 사용하여 상기 제1도전층을 에칭하여 제1도전층의 내부에 제1凹부를 형성하는 공정과, (h) 상기 제1측벽 절연층과 제1도전층의 제1凹부의 측벽에 제2측벽 절연층을 형성하는 공정과, (i) 상기 제2측벽 절연층을 마스크로 하여 노출된 제1凹부의 표면을 소정의 깊이로 에칭하는 공정과, (i) 상기 제2절연층과 제1과 제2측벽 절연층을 제거하는 공정으로 제조되어 그의 내주면에 단차를 가지는 凹부를 가지는 제1도전층과, (B) 상기 제1도전층의 표면상에 형성된 유전체층과, (C) 상기 유전체층의 표면상에 형성된 제2도전층을 포함하는 반도체 기억장치.
그의 내부에 불순물영역이 형성된 반도체기판의 주 표면상에 형성된 불순물영역에 접속되며, (A)(a)내부에 형성된 불순물영역을 포함하는 반도체기판의 주 표면상에 상기 불순물영역에 달하는 개구부를 가지는 제1절연층을 형성하는 공정과, (b) 상기 제1절연층의 표면과 상기 개구부의 내부에 제1도전층을 형성하는 공정과, (c) 하나의 스택 캐패시터의 하부전극이되는 상지 제1도전층의 영역 주위에 상기 제1절연층에 달하는 개구영역을 형성하는 공정과, (d) 상기 개구영역에 의해 둘러싸인 제1도전층의 표면상에 제1에칭용 마스크층을 선택적으로 형성하는 공정과, (C) 상기 제1에칭용 마스크층을 마스크로 하여 상기 제1도전층을 에칭하여 상기 제1도전층의 표면 내부에 제1凹부를 형성하는 공정과, (f) 상기 제1에칭용 마스크 및 제1도전체의 제1凹부의 측벽에 제2에칭용 마스크층을 형성하는 공정과, (g) 상기 제3에칭용 마스크를 마스크로 이용하여 노출된 제1도전층을 등방성 에칭하여 그의 내측 모서리가 곡면형상을 가지는 凹부를 형성하는 공정에 의해 제조된 제1도전층과, (B) 상기 제1도전층의 표면상에 형성된 유전체층과, (C) 상기 유전체층의 표면상에 형성된 제2도전층을 포함하는 반도체 기억장치.
그의 내부에 형성된 제2도전형의 불순물영역을 포함하는 제1도전형의 반도체기판과, 상기 반도체기판의 주 표면상에 형성되고 상기 불순물영역에 달하는 개구부를 가지는 절연층과, 상기 절연층의 표면을 따라 상기한 개구부를 통하여 상기한 불순물영역에 접속되도록 형성된 제1부분과, 상기 반도체기판의 주 표면에 수직인 선을 따라 취한 단면이 축대칭 형상을 가지는 공간의 측면을 둘러싸도록 상기 제1부분의 표면으로부터 상방으로 돌출하여 일체로 형성되며, 상기 반도체기판의 주 표면에 대하여 평행한 방향으로 그의 두께가 단계적으로 변화하는 단차를 가지는 제2부분을 포함하는 하부전극과, 상기 하부전극층의 표면상에 형성된 유전체층과, 상기 유전체층의 표면상에 형성된 상부전극층을 구비한 캐패새터를 포함하는 반도체 기억장치.
제6항에 있어서, 상기 단차는 적어도 하부전극층의 제2부분의 내주면에 형성되는 것을 특징으로 하는 반도체 기억장치.
제6항에 있어서, 상기 단차는 하부전극층의 제2부분의 내주면 및 외주면에 형성되는 것을 특징으로 하는 반도체 기억장치.
제6항에 있어서, 상기 하부전극층의 제2부분의 내주면과 상기 제1부분의 표면을 접속하는 영역이 곡면을 포함하는 것을 특징으로 하는 반도체 기억장치.
제6항에 있어서, 상기 제2부분에 의해 둘러싸여진 상기 하부전극층의 凹부의 하부내에서 노출된 상기 제1부분의 표면은 평탄하게 형성된 것을 특징으로 하는 반도체 기억장치.
주 표면과 그 주 표면상에 형성된 소자분리영역을 가지는 제1도전형의 반도체기판과, 상기 반도체기판의 주 표면상에서 소정의 방향으로 연장된 복수의 워드선과, 상기 워드선과 교차하는 방향으로 연장된 복수의 비트선과, 상기 워드선과 비트선의 교차부 부근에 상기 반도체기판의 주 표면상에 형성된 복수의 메모리셀을 포함하며, 상기 메모리셀의 각각은, 상기 반도체기판의 주 표면으로 부터 소정의 거리인 반도체기판의 주 표면상에 형성된 한쌍의 제2도전형의 불순물영역과 상기 불순물영역 사이의 주 표면상에 게이트 절연막을 개재하여 형성된 게이트전극을 구비한 액세스 트랜지스터와, 적어도 상기 액세스 트랜지스터의 게이트전극을 덮는 절연층의 표면을 따라 형성되고 상기 절연층 내부에 형성된 개구부를 통하여 상기 액세스 트랜지스터의 불순물영역중 하나에 접속된 제1부분과 상기 반도체기판의 주 표면에 수직인 선을 따라 취한 단면이 축대칭 형상을 가지는 공간의 측면을 둘러싸도록 상기 제1부분의 표면으로부터 상방으로 돌출하여 일체로 형성되며, 그의 내주면에 단차를 가지는 제2부분을 포함하는 하부 전극층과, 상기 하부전극층의 표면상에 형성된 유전체층과, 상기 유전체층의 표면상에 형성된 상부전극층을 포함하는 캐패새터를 구비하는 반도체 기억장치.
반도체기판의 주 표면상에 형성된 불순물영역에 접속된 스택 캐패시터를 구비한 반도체장치의 제조방법에 있어서, 내부에 형성된 불순물영역을 포함하는 반도체기판의 주 표면상에 상기 불순물영역에 달하는 개구부를 가지는 제1절연층을 형성하는 공정과, 상기 제1절연층의 표면상 및 개구부의 내부에 제1도전층을 형성하는 공정과, 하나의 스택 캐패새터의 하부전극이 될 상기 제1도전층의 영역 주위에 제1절연층에 달하는 개구영역을 형성하는 공정과, 상기 개구영역의 내부에 제2절연층을 형성하는 공정과, 상기한 제2절연층의 상부가 제1도전층의 표면으로 부터 돌출되도록 상기 제1도전층을 에칭하는 공정과, 상기 제1도전층의 표면으로 부터 돌출된 상기 제2절연층의 측면에 제1측벽 절연층을 형성하는 공정과, 상기 제1측벽 절연층을 마스크로 사용하여 상기 제1도전층을 에칭하여 상기 제1도전층의 내부에 제1凹부를 형성하는 공정과, 상기 제1도전층의 표면상에 제3절연층을 형성하는 공정과, 상기 제3절연층을 이방성 에칭하여 상기 제1도전층의 제1凹부의 내주면에 제2측벽 절연층을 형성하는 공정과, 상기 제2측벽 절연층을 마스크로 이용하여 상기 제1도전층을 에칭하여 상기 제1凹부의 저면으로 부터 더 깊게 파인 제2凹부를 형성하여 제1도전층의 내주면에 단차를 가지는 凹부를 형성하는 공정과, 상기 제2절연층과 제3절연층 및 상기 제1, 2측벽 절연층을 제거하는 공정과, 상기 제1도전층의 표면상에 유전체층을 형성하는 공정과, 상기 유전체층의 표면상에 제2도전층을 형성하는 공정을 포함하는 반도체 기억장치.
제12항에 있어서, 상기 제2절연층의 측면에 상기 제2측벽 절연층을 형성하는 상기 공정은 상기 제1도전층 및 제1절연층의 표면상에 제3절연층을 형성하는 공정과, 상기 제3절연층을 이방성 에칭하여 상기 제1도전층의 표면으로부터 돌출된 상기 제1절연층의 측면에 상기 제2측벽 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
제12항에 있어서, 상기 제1도전층의 내부에 제1凹부를 형성하는 상기한 공정 이후에, 상기 제1도전층의 표면상에 제3절연층을 형성하는 공정과, 상기 제3절연층상에 이방성 에칭을 수행하여 상기 제1도전층의 상기 제1凹부의 내주면에 제2측벽 절연층을 형성하는 공정과, 상기 제2측벽 절연층을 마스크로 사용하여 상기 제1도전층상에 이방성 에칭을 수행하여 상기 제1凹부의 저면으로부터 더 깊게 파인 제2凹부를 형성하는 공정을 더욱 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
반도체기판의 주 표면상에 형성된 불순물영역에 접속된 스택 캐패새터를 구비한 반도체 기억장치의 제조방법에 있어서, 내부에 형성된 불순물영역을 포함하는 반도체기판의 주 표면상에 상기 불순물영역과 직접적으로 접촉하는 개구부를 가지는 제1절연층을 형성하는 공정과, 상기 제1절연층의 표면상 및 개구부의 내부에 제1도전층을 형성하는 공정과, 하나의 스택 캐패새터의 하부전극이 될 상기 제1도전층의 영역주위에 상기한 제1절연층에 달하는 개구영역을 형성하는 공정과, 상기한 개구영역을 형성한 후, 상기 개구영역에 의해 둘러싸여진 상기한 제1도전층의 표면의 복수의 부분이 노출되도록 그의 표면상에 에칭용 마스크층을 선택적으로 형성하는 공정, 상기 에칭용 마스크층을 마스크로 사용하여 상기 제1도전층을 에칭 하여 상기 마스크에 의해 노출된 상기 제1도전층의 표면에 에칭하여 상기 제1도전층의 표면에 凹, 凸부를 형성하는 공정과, 상기 제1도전층의 凹부의 저면을 소정의 폭으로 노출시키는 에칭용 마스크를 형성한 후 상기 저면을 에칭하는 공정과, 상기 제1도전층의 표면상에 유전체층을 형성하는 공정과, 및 상기 유전체층의 표면상에 제2도전층을 형성하는 공정을 포함하는 반도체 기억장치의 제조방법.
제15항에 있어서, 상기 마스크층을 형성하는 공정은 제1도전층의 표면상에 레지스트를 도포하는 공정과, 상기 레지스트 포토리소그래피 공정을 수행하여 레지스트 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.