KR920020728A - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법 Download PDF

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기기 오꾸무라
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시기 모리야
미쓰비시뎅끼 가부시끼가이샤
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Abstract

내용 없음

Description

반도체 기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 제1의 실시예에 의한 DRAM의 메모리셀의 단면 구조도
제2도는 제1도에 표시한 메모리셀의 평면 구조도.
제3도는 제1도에 표시한 메모리의 제조공정을 나타낸 제1공정도.
제4도는 제1도에 표시한 메모리셀의 제조공정을 나타낸 제2공정도.

Claims (4)

  1. 제1도전형의 불순물영역이 형성된 제2도전형의 반도체 기판과, 전기 반도체기판의 주표면상에 형성되어, 전기 불순물 영역에 달하는 개구부가 있는 절연층과, 전기 절연층의 표면에 따라서 형성되어, 전기 개구부를 통해서 전기 불순물영역에 접속된 제1의 부분과, 진기 반도체기판의 주표면과 수직인 단면이 선대칭형상이 있는 공간의 측면을 둘러싸는 것 같이 전기 제1의 부분의 표면으로부터 일체적으로 상방에게 돌출하여 형성된 제2의 부분과를 포함한 캐패시터의 하부전극층과, 전기 하부전극층의 표면상에 형성된 유전체층과, 전기 유전체층의 표면상에 형성된 캐패시터의 상부극층과를 마련한, 반도체 기어장치.
  2. 제1항에 있어서, 전기 하부전극층의 전기 제2의 부분은, 전기 반도체 기판의 주표면에 대해서 평행한 방향의 막두께가 단계적으로 변화하고 있는 반도체 기억장치.
  3. 반도체기판의 주표면상에 형성된 불순물영역에 접속된 스랙트 캐패시터가 있는 반도체 기억장치의 제조방법이며, 불순물 영역이 형성된 반도체 기판의 주표면상에 전기 불순물영역에 달하는 개구부가 있는 제l절연층을 형성하는 공정과, 전기 제1도전층의 하나의 스택트 캐패시터 하부전극이 되어야 할 영역의 주위에 제1절연층에 달하는 개구영역을 형성하는 공정과, 제2절연층의 상부가 제1도전층의 표면으로부터 돌출하도록 전기 제1도전층을 에칭하는 공정과, 전기 제l도전층의 표면에서 돌출한 전기 제2절연층의 측벽에 측벽절연층을 형성하는 공정과, 측벽절연층을 마스크로서 전기 제1도전층을 에칭하여, 전기 제1도전층의 내부 凹부를 형성하는 공정과, 제2절연층 및 측벽절연층을 제거시킨 후, 전기 제1도전층의 표면상에 유전체층을 형성하는 공정과, 유전체층의 표면상에 제2도전층을 형성하는 공정과를 마련한, 반도체 기억장치의 제조방법.
  4. 반도체기판의 주표면에 형성된 불순물영역에 접속된 스택트 캐패시터가 있는 반도체 기억장치의 제조방법에 있어서, 불순물영역이 형성된 반도체기판의 주표면상에 전기 불순물영역에 달하는 개구부가 있는 제l절연층을 형성하는 공정과, 전기 제1절연층의 표면상 및 전기 개구부의 내부에 제1도전층을 형성하는 공정과, 전기 제1도전층의 하나의 스택트 캐패시터의 하부전극이 되는 영역의 주위에 전기 제1절연층에 달하는 개구영역을 형성하는 공정과, 전기 개구영역에 둘러싸여진 전기 제1도전층의 표면상에 선택적인 에칭용 마스크층을 형성하는 공정과, 전기 에칭용 마스크층 마스크로서 전기 제1도전층을 에칭하여 전기 제1도전층의 표면에 凹부를 형성하는 공정과, 전기 제1도전층의 표면상에 유전체층을 힝성하는 공정과, 전기 유전체층의 표면상에 제2도전층을 형성하는 공정과를 마련한 반도체 기억장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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