KR920022528A - 스택 캐패시터 셀을 자는 반도체 메모리 디바이스 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 제1실시예의 반도체 메모리 디바이스에 대한 상면도.
제3도는 제2도에 도시된 디바이스의 단면도.
제4(a)내지 제4(i)도는 제3도에 도시된 디바이스의 제조공정에 대해 단계별로 도시하는 단면도.
Claims (3)
- 스택 캐패시터 셀을 갖는 반도체 메모리 디바이스에 있어서, 반도체 기판(1), 상기 반도체 기판상에 형성되는 필드 산화막(2)과 게이트 산화막(3), 상기 드 산화막과 상기 게이트 산화막상에 각각 형성되는 게이트 전극(4), 상기 반도체 기판에 형성되며, 상기 게이트 전극(4)과 함께 MOS 트랜지스터를 형성하는 불순물 확산층(7), 상기 MOS 트랜지스터를 부분적으로 덮고 있으며 윈도우를 갖는 절연층(8), 저장 전극 접촉(9)을 갖고 있으며, 저장 전극의 일부로서 상기 윈도우의 주변을 감싸는 제1전기 전도막과 저장 전극의 다른 일부로서 적어도 내부 부위상의 상기 제1전기 전도막(10) 그리고 또한 상기 윈도우와 접촉하고 있는 제2전기 전도막(11)을 갖는 저장 전극, 상기 게이트 전극의 상부 표면상에 형성되는 절연막(5)과, 상기 게이트 전극(4)과 상기 절연막(5)의 각 측면부위상에 형성되는 산화막의 측벽(6), 여기서, 상기 저장 전극 접촉(9)은 상기 게이트 전극(4)과 자동으로 정렬되는 것을 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 게이트 전극(4)의 상부 표면상에 형성된 상기 절연막(5)은 0.1㎛와 0.5㎛사이의 두께 범위를 갖는 스택 캐패시터를 갖는 반도체 메모리 디바이스.
- 스텍 캐패시터 셀을 갖는 반도체 메모리 디바이스에 있어서, 반도체 기판(1), 상기 반도체 기판상에 형성되는 필드 화막(2)과 게이트 산화막(3), 상기 필드 산화막과 상기 게이트 산화막상에 각각 형성되는 게이트 전극(4), 상기 반도체 기판에 형성되며, 상기 게이트 전극(4)과 함께 MOS 트랜지스터를 형성하는 불순물 확산층(7), 상기 MOS 트랜지스터를 부분적으로 덮고 있으며 윈도우를 갖는 절연층(8), 저장 전극 접촉(9)을 갖고 있으며, 저장 전극의 일부로서 상기 윈도우의 주변을 감싸는 제1전기 전도막과 저장 전극의 따른 일부로서 적어도 내부부위상의 상기 제1전기 전도막(10) 그리고 또한 상기 윈도우와 접촉하고 있는 제2전기 전도막(11)을 갖는 저장 전극, 상기 저장 전극을 수신하는 상기 윈도우와, 상기 각 게이트 전극(4) 의 각 부위, 그리고 상기 윈도우 주변을 감싸며 상기 저장 전극의 부분을 형성하는 상기 제1전기 전도막(10)의 내부 주위와 접촉하고 있는 산화막의 측벽(6, 22), 여기서, 상기 저장 전극 접촉(9)은 상기 게이트 전극(4)과 자동으로 정렬되는 것을 포함하는 반도체 메모리 디바이스.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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