KR19990048904A - 반도체 장치의 커패시터 제조방법 - Google Patents

Abstract

메모리 셀 영역의 서로 다른 소오스 영역에 연결되어 형성되는 스토리지 전극과 유전체층 및 플레이트 전극을 하나의 세트로 구성되는 커패시터를 상하 적층 구조로 형성하여 커패시턴스가 증가된 반도체 장치의 커패시터 제조방법에 관하여 개시한다. 이는 메모리 셀의 공통 드레인과 게이트 및 게이트 양측의 소오스가 한정되도록 준비된 반도체 기판 상의 소정의 소오스 영역의 반도체 기판에 접촉하는 폴리 패드를 형성하고, 절연층에 의하여 상호 분리되는 스토리지 전극과 유전체층 및 플레이트 전극으로 구성된 커패시터를 소정의 패턴 형성 공정을 거치면서 형성한다. 이때, 폴리 패드 및 스토리지 전극은 도전성 물질로 형성하며, 특히 도핑된 폴리실리콘으로 형성하는 것이 바람직하다.

Description

반도체 장치의 커패시터 제조방법

본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로서, 상세하게는 공통 드레인과 두 개의 게이트 및 두 개의 소오스로 구성된 메모리 셀 영역의 서로 다른 소오스 영역에 연결되어 형성되는 스토리지 전극과 유전체층 및 플레이트 전극을 하나의 세트로 구성되는 커패시터를 상하 적층 구조로 형성하여 커패시턴스가 증가된 반도체 장치의 커패시터 제조방법에 관한 것이다.

반도체 장치의 메모리 소자는 그 집적도가 증가할수록 제한된 반도체 웨이퍼 면적 내에 다수개의 소형의 메모리 셀을 효율적으로 배치하며, 소형의 메모리 셀에 인가되는 동작 전압은 반도체 장치의 고집적화에 따른 스케일링으로 감소가 필연적이다. 한편, 반도체 장치의 고집적화는 그 기본을 구성하는 메모리 셀 내의 데이터를 저장하고 보존하는 셀 커패시터를 보다 작게 형성하여야 하며, 따라서 셀 커패시턴스는 커패시터 전극의 면적에 비례하는 관계로 인하여 점점 작아지게된다.

이러한, 두 가지 요인 즉 동작 전압의 감소와 커패시턴스의 감소는 메모리 셀의 데이터를 저장하는 능력의 감소로 귀결된다. 동작 전압의 감소는 필연적이므로 이에 대한 대안을 찾기에 어려움이 따르기 때문에 전술한 문제의 해결을 위한 접근은 일반적으로 셀 커패시턴스의 향상 방안에 집중되어있다.

이러한 연구의 기본적인 배경은 커패시터의 커패시턴스를 결정하는 요인과 관련하여 진행되고 있는 바, 이를 구체적으로 살펴보기로 한다. 커패시터의 전하량(Q)은 커패시터의 정전 용량(Capacitance; C)과 동작전압(V)의 곱으로 정해진다. 즉 Q = C × V 이다. 따라서, 동작 전압이 낮아지고 있는 상태에서 특정량 이상의 전하량을 얻기 위해서는 정전 용량을 크게 할 수밖에 없다. 커패시터의 유효 면적을 A, 진공 상태의 유전율을 ε₀, 유전체의 상대 유전율을 ε_r, 그리고 유전체의 두께를 d 라고 할 때, 정전 용량(C )은 Aε₀ε_r/ d 로 주어진다. 따라서, 커패시터의 정전 용량(C)은 커패시터의 유효 면적(A)이 클수록, 유전체의 유전율(ε_r) 이 클수록, 그리고 유전체의 두께(d)가 얇을수록 커진다.

다른 여러 요인에 대한 개선을 통하여 커패시턴스를 증가시킬 수도 있지만, 본 발명은 셀 커패시터의 구조, 특히 셀 커패시터의 면적을 증가시킴으로써 커패시턴스의 향상을 도모하기 위한 기술적 배경에 의하여 안출되었다.

이하에서 종래의 반도체 장치의 커패시터 제조방법에 관하여 첨부도면을 참조하여 설명하고 그 문제점을 살펴보기로 한다.

첨부도면 도 1은 종래의 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도이다.

도 1에 따르는 메모리 셀을 구성하는 커패시터의 제조방법은 다음과 같다. 소자분리막(11)에 의하여 활성영역과 비활성영역으로 구분된 반도체 기판(10) 상에 게이트 산화막과 게이트 전극으로 구성된 게이트 패턴(12a, 12b, 12c 및 12d)이 형성된 반도체 기판을 준비한다. 이어서, 상기 결과물 전면에 BPSG로 형성된 제1 절연막(13)과 HTO로 형성된 제2 절연막(14)을 적층한다. 메모리 셀 내의 소오스 영역을 노출하는 콘택홀을 형성한 후, 콘택홀을 매립하면서, 결과물 전면을 감싸는 도전층을 형성한 후, 이를 패터닝하여 스토리지 전극 패턴(15a, 15b)을 형성한다. 이후, 커패시터의 유전체층으로 활용하기 위한 절연막(16), 예컨대 질화막을 형성한 후, 이를 산화시킨다. 마지막으로 절연막(16) 상부에 플레이트 전극(17)을 형성한다. 이로써, 공통 드레인 구조를 갖는 두 개의 트랜지스터로 이루어진 메모리 셀의 각각의 소오스 영역과 접촉되어 데이터를 저장 보존하기 위하여 이용되는 커패시터를 제조하였다.

그런데, 전술한 종래의 커패시터는 메모리 셀 내의 각각의 소오스에 접촉되는 커패시터의 스토리지 전극이 동일 평면상에서 형성되기 때문에 메모리 셀 당 제한 공간의 제약에 의하여 커패시턴스의 향상에 한계가 있음을 알 수 있다.

본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 집적도의 증가에 따라 제한된 공간을 갖는 메모리 셀 내에 적층 구조의 커패시터를 형성하여 수평적 공간적 제한을 극복함으로써, 미세 소자의 커패시턴스를 향상시키는 데 있으며, 이러한 기술적 과제를 달성하기 위하여 메모리 셀 내의 각각의 소오스 영역에 접촉되는 커패시터의 스토리지 전극을 순차적인 적층 구조로 형성된 반도체 장치의 커패시터 제조방법을 제공함에 본 발명의 목적이 있다.

도 1은 종래의 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도이다.

도 2 내지 도 4는 본 발명에 따른 반도체 장치의 커패시터 제조방법의 일실시예를 설명하기 위한 단면도들이다.

전술한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 반도체 장치의 커패시터 제조방법은 다음과 같다.

(a)소자분리막에 의하여 활성영역과 비활성영역을 한정되며, 그 결과물의 소정영역 상에 게이트 산화막과 게이트 전극으로 구성된 각각의 게이트 패턴 사이의 반도체 기판이 공통 드레인 영역으로, 각각의 게이트 패턴 양측의 반도체 기판이 제1 및 제2 소오스 영역으로 한정되는 인접한 두 개의 게이트 패턴이 구비되고, 그 전면에 제1 절연막과 제2 절연막이 형성된 반도체 기판을 준비한다. (b)상기 제2 절연막과 제1 절연막의 소정영역을 제거하여 상기 제1 소오스 영역의 반도체 기판 상면을 노출시키는 제1 콘택홀을 형성한다. (c)상기 제1 콘택홀을 채우면서, 상기 결과물 전면을 도전물질로 감싼 후, 이를 패터닝하여 제1 스토리지 전극을 형성한다. (d)상기 결과물 전면에 제3 절연막 및 제1 플레이트 전극을 형성한다. (e)상기 플레이트 전극 및 그 하부의 제3 절연막, 제1 스토리지 전극, 제2 절연막 및 제1 절연막을 제거하여 상기 제2 소오스 영역의 반도체 기판 상면을 노출시키는 제2 콘택홀을 형성한다. (f)상기 제2 콘택홀 내벽에 제4 절연막을 형성한다. (g)상기 제4 절연막이 형성된 제2 콘택홀을 채우면서, 상기 결과물 전면을 도전물질로 감싼 후, 이를 패터닝하여 제2 스토리지 전극을 형성한다. (h)상기 결과물 전면에 제5 절연막 및 제2 플레이트 전극을 형성한다. 한편, 상기 (a) 단계에서 상기 제1 절연막을 형성하기 전에 제2 소오스 영역의 반도체 기판에 접촉하는 스토리지 전극 패드를 먼저 형성한 후에 이후의 단계를 진행할 수 있다. 이는 반도체 장치의 적층물이 많아짐에 따라 단차가 심하게 발생되어 상기 (e)단계의 제2 콘택홀 형성이 용이해진다.

이때, 전술한 본 발명에 따른 반도체 장치의 커패시터 제조방법은 다음에 의하여 바람직하게 실시될 수 있다. 상기 스토리지 전극 패드는 도핑된 폴리실리콘(Doped Polysilicon)으로, 상기 제1 절연막은 BPSG(Boro Phospho Silicate Glass)로, 상기 제2 절연막은 고온 산화물(HTO, High Temperature Oxide)로, 상기 제1 스토리지 전극은 도핑된 폴리실리콘(Doped Polysilicon)으로, 상기 제3 절연막은 질산화물(OxiNitride Oxide)로, 상기 제4 절연막은 실리콘 질화물(Silicon Nitride)로, 상기 제2 스토리지 전극은 도핑된 폴리실리콘으로 형성할 수 있다. 상기 제5 절연막은 질산화물(OxiNitride Oxide)로 각각 형성할 수 있다.

이하, 본 발명의 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 이하의 도면을 참조한 설명은 본 발명의 실시예들은 본 발명과 관련한 산업기술분야에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.

첨부도면 도 2 내지 도 4는 본 발명에 따른 반도체 장치의 커패시터 제조방법의 일실시예를 설명하기 위한 단면도들이다.

도 2에 따르면, 소자분리막(21)에 의하여 활성영역과 비활성영역을 한정되며, 그 결과물의 소정영역 상에 게이트 산화막과 게이트 전극으로 구성된 각각의 게이트 패턴(22a, 22b, 22c, 22d) 사이의 반도체 기판(20)이 공통 드레인 영역으로, 각각의 게이트 패턴 양측의 반도체 기판이 제1 및 제2 소오스 영역으로 한정되는 인접한 두 개의 게이트 패턴(22a, 22b)이 구비된 반도체 기판을 준비한다. 상기 제2 소오스 영역의 반도체 기판에 접촉하는 도전성 물질, 예컨대 도핑된 폴리실리콘으로 스토리지 전극 패드(23)를 형성한다. 이때, 공정 단순화의 목적과 단차로 인한 콘택홀 형성의 문제가 해결된다면 스토리지 전극 패드(23)가 필수적인 것은 아니다. 그러나, 현재의 공정 기술에 비추어 단차가 크게 발생되기 때문에 스토리지 전극 패드(23)의 형성은 거의 필수적이라 할 것이다. 이제, 상기 결과물 전면에 절연물, 예컨대 BPSG(Boro Phospho Silicate Glass)로 제1 절연막(24)을 형성하고, 그 상부에 절연물, 예컨대 고온 산화물(HTO, High Temperature Oxide)로 제2 절연막(25)을 형성한다.

도 3에 따르면, 상기 도 2의 결과물 상의 제2 절연막(25)과 제1 절연막(24)의 소정영역을 제거하여 상기 제1 소오스 영역의 반도체 기판 상면을 노출시키는 제1 콘택홀을 형성한다. 이후, 상기 제1 콘택홀을 채우면서, 상기 결과물 전면을 도전물질, 예컨대 도핑된 폴리실리콘으로 감싼 후, 이를 패터닝하여 제1 스토리지 전극(26)을 형성한다. 제1 스토리지 전극(26) 전면에 절연물, 예컨대 질산화물(OxiNitride Oxide)로 제3 절연막(27)을 형성하고, 계속하여 그 상부에 제1 플레이트 전극(28)을 형성한다.

도 4에 따르면, 상기 도 3의 결과물의 제1 플레이트 전극(28) 및 그 하부의 제3 절연막(27), 제1 스토리지 전극(26), 제2 절연막(25) 및 제1 절연막(24)을 제거하여 상기 스토리지 전극 패드(23)의 상면을 노출시키는 제2 콘택홀을 형성한다. 이어서, 상기 제2 콘택홀 내벽에 절연물, 예컨대 실리콘 질화물(Silicon Nitride)로 제4 절연막(29)을 형성한다. 이후, 스토리지 전극 패드(23)와 전기적으로 접촉되도록 제4 절연막(29)이 형성된 제2 콘택홀을 채우면서, 상기 결과물 전면을 도전물질, 예컨대 도핑된 폴리실리콘으로 감싼 후, 이를 패터닝하여 제2 스토리지 전극(31)을 형성한다. 마지막으로 상기 결과물 전면에 절연물, 예컨대 질산화물(OxiNitride Oxide)로 제5 절연막(31)을 형성하고, 이어서 제2 플레이트 전극(32)을 형성한다.

이로써, 제1 스토리지 전극(26), 유전체층인 제3 절연막(27) 및 제1 플레이트 전극(28)으로 이루어진 하나의 커패시터와 제2 스토리지 전극(30), 유전체층인 제5 절연막(31) 및 제2 플레이트 전극(32)으로 이루어진 다른 하나의 커패시터가 서로 동일 평면상에서 형성되지 아니하고, 상호 수직적인 적층 구조로 형성됨으로써, 양 커패시터의 전극 면적에 영향을 미치지 아니하고 주어진 수평 공간을 최대로 활용하여 커패시터의 커패시턴스를 최대로 확보할 수 있는 장점이 있다.

한편, 전술한 내용에서 스토리지 전극 패드는 반도체 기판 상에 다수의 물질층을 적층함으로써 큰 단차가 발생되어 제2 콘택홀을 형성하는 단계가 목적하는 대로 형성되지 않는 것을 우려하여 형성하는 것이다. 따라서, 반도체 집적도가 더욱 증가하여 수평적인 축소를 넘어 수직적인 협소가 괄목할만하게 이루어진다면, 스토리지 전극 패드 없이도 공정을 진행하여 본 발명이 이루고자 하는 목적을 충분히 달성할 수 있다. 이는 공정 단순화의 측면에서 바람직하다.

이상의 첨부 도면을 참조하여 설명한 본 발명의 실시예들은 최적의 실시예들이다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 상세하게 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용한 것이 아니다.

전술한 본 발명에 따른 반도체 장치의 커패시터 제조방법은 반도체 메모리 셀 내의 수평적 공간 제약의 한계를 극복하여 수직적으로 커패시터를 적층구조로 형성함으로써 하나의 셀에 할당된 면적을 초과하는 커패시터의 전극 면적을 확보함으로써 각각의 커패시턴스를 향상시킴과 아울러 반도체 장치의 고집적화에 기여할 수 있다.

Claims (17)

1. (a)소자분리막에 의하여 활성영역과 비활성영역을 한정되며, 그 결과물의 소정영역 상에 게이트 산화막과 게이트 전극으로 구성된 각각의 게이트 패턴 사이의 반도체 기판이 공통 드레인 영역으로, 각각의 게이트 패턴 양측의 반도체 기판이 제1 및 제2 소오스 영역으로 한정되는 인접한 두 개의 게이트 패턴이 구비되고, 그 전면에 제1 절연막과 제2 절연막이 형성된 반도체 기판을 준비하는 단계;

   (b)상기 제2 절연막과 제1 절연막의 소정영역을 제거하여 상기 제1 소오스 영역의 반도체 기판 상면을 노출시키는 제1 콘택홀을 형성하는 단계;

   (c)상기 제1 콘택홀을 채우면서, 상기 결과물 전면을 도전물질로 감싼 후, 이를 패터닝하여 제1 스토리지 전극을 형성하는 단계;

   (d)상기 결과물 전면에 제3 절연막 및 제1 플레이트 전극을 형성하는 단계;

   (e)상기 제1 플레이트 전극 및 그 하부의 제3 절연막, 제1 스토리지 전극, 제2 절연막 및 제1 절연막을 제거하여 상기 제2 소오스 영역의 반도체 기판 상면을 노출시키는 제2 콘택홀을 형성하는 단계;

   (f)상기 제2 콘택홀 내벽에 제4 절연막을 형성하는 단계;

   (g)상기 제4 절연막이 형성된 제2 콘택홀을 채우면서, 상기 결과물 전면을 도전물질로 감싼 후, 이를 패터닝하여 제2 스토리지 전극을 형성하는 단계; 및

   (h)상기 결과물 전면에 제5 절연막 및 제2 플레이트 전극을 형성하는 단계;를 포함하여 진행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
2. 제1항에 있어서,

   상기 제1 절연막은 BPSG(Boro Phospho Silicate Glass)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
3. 제1항에 있어서,

   상기 제2 절연막은 고온 산화물(HTO, High Temperature Oxide)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
4. 제1항에 있어서,

   상기 제1 스토리지 전극은 도핑된 폴리실리콘(Doped Polysilicon)으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
5. 제1항에 있어서,

   상기 제3 절연막은 질산화물(OxiNitride Oxide)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
6. 제1항에 있어서,

   상기 제4 절연막은 실리콘 질화물(Silicon Nitride)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
7. 제1항에 있어서,

   상기 제2 스토리지 전극은 도핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
8. 제1항에 있어서,

   상기 제5 절연막은 질산화물(OxiNitride Oxide)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
9. (a)소자분리막에 의하여 활성영역과 비활성영역을 한정되며, 그 결과물의 소정영역 상에 게이트 산화막과 게이트 전극으로 구성된 각각의 게이트 패턴 사이의 반도체 기판이 공통 드레인 영역으로, 각각의 게이트 패턴 양측의 반도체 기판이 제1 및 제2 소오스 영역으로 한정되는 인접한 두 개의 게이트 패턴이 구비된 반도체 기판을 준비하는 단계;

   (b)상기 제2 소오스 영역의 반도체 기판에 접촉하는 스토리지 전극 패드를 형성하는 단계;

   (c)상기 결과물 전면에 제1 절연막과 제2 절연막을 형성하는 단계;

   (d)상기 제2 절연막과 제1 절연막의 소정영역을 제거하여 상기 제1 소오스 영역의 반도체 기판 상면을 노출시키는 제1 콘택홀을 형성하는 단계;

   (e)상기 제1 콘택홀을 채우면서, 상기 결과물 전면을 도전물질로 감싼 후, 이를 패터닝하여 제1 스토리지 전극을 형성하는 단계;

   (f)상기 결과물 전면에 제3 절연막 및 제1 플레이트 전극을 형성하는 단계;

   (g)상기 제1 플레이트 전극 및 그 하부의 제3 절연막, 제1 스토리지 전극, 제2 절연막 및 제1 절연막을 제거하여 상기 스토리지 전극 패드의 상면을 노출시키는 제2 콘택홀을 형성하는 단계;

   (h)상기 제2 콘택홀 내벽에 제4 절연막을 형성하는 단계;

   (i)상기 스토리지 전극 패드와 전기적으로 접촉되도록 상기 제4 절연막이 형성된 제2 콘택홀을 채우면서, 상기 결과물 전면을 도전물질로 감싼 후, 이를 패터닝하여 제2 스토리지 전극을 형성하는 단계; 및

   (j)상기 결과물 전면에 제5 절연막 및 제2 플레이트 전극을 형성하는 단계;를 포함하여 진행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
10. 제9항에 있어서,

    상기 스토리지 전극 패드는 도핑된 폴리실리콘(Doped Polysilicon)으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
11. 제9항에 있어서,

    상기 제1 절연막은 BPSG(Boro Phospho Silicate Glass)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
12. 제9항에 있어서,

    상기 제2 절연막은 고온 산화물(HTO, High Temperature Oxide)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
13. 제9항에 있어서,

    상기 제1 스토리지 전극은 도핑된 폴리실리콘(Doped Polysilicon)으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
14. 제9항에 있어서,

    상기 제3 절연막은 질산화물(OxiNitride Oxide)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
15. 제9항에 있어서,

    상기 제4 절연막은 실리콘 질화물(Silicon Nitride)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
16. 제9항에 있어서,

    상기 제1 스토리지 전극은 도핑된 폴리실리콘(Doped Polysilicon)으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
17. 제9항에 있어서,

    상기 제5 절연막은 질산화물(OxiNitride Oxide)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.