KR100804596B1 - 반도체장치 - Google Patents

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류이치 오카무라
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 커패시터소자를 위한 높은 디자인 유동성을 나타내고, 간단한 방법으로 생산될 수 있는 반도체장치에 관한 것이다.
본 발명의 반도체장치는,반도체기판과; 상기 반도체기판 상에 제공된 절연내층(insulating interlayer)과; 상기 절연내층 속에 파묻힌 다중층상호접속 (multiple-layered interconnect)과; 상기 다중층상호접속 내의 최상층상호접속의 상부표면에 대향(opposite)되도록 제공되고, 상면에 실장된(mounted) 외부연결 (external coupling)을 위한 범프전극을 가지는 전극패드(an electrode pad) 및; 상기 최상층상호접속과 상기 전극패드 사이에 제공된 커패시턴스절연막; 을 포함하고, 여기서, 상기 최상층상호접속과, 커패시턴스절연막 및 상기 전극패드로 구성된 커패시터소자(capacitor element)를 포함한다.
커패시터소자, 플립칩패드(전극패드), 솔더볼, 절연막, 상호접속, 반도체기판

Description

반도체장치{SEMICONDUCTOR DEVICE}
도 1은 실시예에 의한 반도체장치의 구성을 보여주는 단면도,
도 2는 실시예에 의한 반도체장치의 구성을 보여주는 단면도,
도 3은 실시예에 의한 반도체장치의 구성을 보여주는 단면도,
도 4a 및 도 4b는 실시예에 의한 반도체장치의 구성을 보여주는 개략도,
도 5a 및 도 5b는 실시예에 의한 반도체장치의 구성을 보여주는 개략도,
도 6a 및 도 6b는 실시예에 의한 반도체장치의 구성을 보여주는 개략도,
도 7a 및 도 7b는 실시예에 의한 반도체장치의 구성을 보여주는 개략도,
도 8a 및 도 8b는 실시예에 의한 반도체장치의 구성을 보여주는 개략도,
도 9a 및 도 9b는 실시예에 의한 반도체장치의 구성을 보여주는 개략도,
도 10a 및 도 10b는 실시예에 의한 반도체장치의 구성을 보여주는 개략도,
도 11은 종래의 반도체장치의 구성을 보여주는 단면도,
도 12a 및 도 12b는 종래의 반도체장치의 구성을 보여주는 개략도,
도 13은 종래의 반도체장치의 구성을 보여주는 단면도,
도 14는 종래의 반도체장치의 구성을 보여주는 단면도,
도 15는 종래의 반도체장치의 구성을 보여주는 단면도,
도 16은 실시예에 따른 반도체장치의 구성을 보여주는 단면도이다.
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 플립칩패드(flip-chip pad)와 같은 전극패드와 커패시터소자(capacitor element)를 가진 반도체 장치에 관한 것이다.
최근의 반도체 장치 분야에서는 대용량, 고집적화가 발전되고 있으며, 신호패드(signal pad)와 전원패드(power supply pad)의 수는 증가하고 있다. 게다가, 장치의 동작율(operating rate)이 증가하는 상황하에서는, 반도체장치와 실장기판(mounting substrate) 또는 패키지기판 사이의 임피던스매칭과 같은, 장치의 전기적 특성에 있어서의 향상은 더욱 중요하다. 플립칩실장(flip-chip mounting)은 이와 같은 문제를 해결하기 위한 대책의 주류(mainstream of measures)가 되었다. 플립칩실장은 반도체장치의 전체표면에 대한 패드의 정렬이나, 더욱 구체적으로는 다중패드(multiple pads)의 정렬을 달성할 수 있는 패키징전략이다. 나아가, 플립칩실장은, 패키지화된 기판(the packaged substrate)이나 패키지기판(package substrate)에 대한 향상된 장치의 전기적특성을 제공한다.
도 11은 종래의 플립칩패드(이하, FCPAD로 칭함)의 구성을 보여주는 단면도이다. 도 11에서 나타낸 플립칩패드는 다음의 과정에 따라 형성된다.
우선, 반도체소자와 내부에 형성된 상호접속을 가지는 반도체기판(201)상에 층간필름(interlayerfilm, 203)과 최상층상호접속(uppermost layer interconnect,
205)이 형성되고, 반도체장치를 보호하기 위한 커버막(cover film,207)이 그 위에 형성된다. 그 다음, 플립칩패드(211)와 결합되는 커버막(207)의 최상층상호접속(205) 상의 한 부분만이 선택적으로 제거되어 커버막(207)을 관통해 연장된 패드비아(pad via,217)를 제공한다.
결과적으로, 플립칩패드(211)는 패드비아(217)을 형성하기 위한 영역과 그 근방에서 선택적으로 형성된다. 그 다음, 솔더볼(solder ball,213)이 플립칩패드(211) 위에서 선택적으로 형성된다. 마지막으로, 비록 도 11에는 나타내지 않았으나, 패키지된 기판(packaged substrate)이나 패키지기판(package substrate) 측에 있는 단자는 솔더볼(213)에 연결되어 플립칩패키지를 완성한다.
한편, 증가된 용량, 증가된 집적화 및 증가된 운전율(operating rate)은 반도체장치에서 진보하고 있고, 혼선 등과 같은 동력/신호에서의 잡음으로 인한 회로운전에서의 결함이 이전보다 더욱 심각한 이슈가 되었다. 이러한 이슈의 대응책은, 반도체장치 위에 커패시터소자를 형성하고, 전원(power supply) 등에 있어서 요구되는 다른 부분에 커패시턴스를 부가하는 것 등으로 인해 잡음(noise)을 방지하기 위한 방법이다. 더불어, 커패시터소자를 형성하기 위한 과정은 반도체기판을 사용하는 과정과 상호접속과정(interconnect process)을 사용하는 과정을 포함하며, 최근에는, 금속-절연체-금속(MIM)커패시턴스가 상호접속과정을 사용한 과정을 통해 자주 생산되고 있는데, 이는 상대적으로 높은 디자인 유동성(design flexibility)과 높은 밀도의 커패시턴스를 제공한다.
커패시터소자에 대한 전형적인 종래의 기술은, 일본공개특허 제10-313095 호(1998), 일본공개특허 제2002-353328호, 일본공개특허 제2004-266005호, 일본공개특허 제2001-313372호, 일본공개특허 제2002-57291호 및 일본공개특허 제8-186235호(1996)에 개시된 기술을 포함한다.
패드 아래에 커패시턴스를 형성하기 위한 기술은 일본공개특허 제10-313095호에 기재되어 있다. 도 12a와 도 12b는 일본공개특허 제10-313095호에 의해 개시된 장치의 구성을 보여주는 개략도이다.
도 12a와 도 12b의 구조에서, 용량성막(capacitive film)으로 작용하는 실리콘산화막(3)이 단결정 실리콘기판(1)에 형성된 웰(14) 상에 형성되고, 통상적으로 게이트전극으로 채용되는 제1다결정 실리콘 상호접속(4)이 그 위에 형성되어 커패시터소자를 형성한다. 또한, 콘택트홀(7), 제1(알루미늄)금속 상호접속(8) 및 제2(알류미늄)금속 상호접속(9)이 제1다결정 실리콘 상호접속(4) 위에 형성되고, 알루미늄본딩(16)이 그 위에 제공되어 패드 아래에 커패시터소자를 형성한다.
그러나, 도 12에서 보인 구성에서는, 상면에 형성된 커패시턴스를 갖는 부분 상에는 트랜지스터 또는 상호접속이 형성될 수 없다. 그러므로, 최근에는 상호접속과정을 거쳐 형성되는 MIM커패시턴스가 자주 채용된다.
도 13은 일본공개특허 제2002-353328호에 기재된 MIM커패시턴스의 구성을 보여주는 도면이다. 도 13에 나타난 구성은, 언더라잉상호접속층(underlying interconnect layer,2A)을 형성하기 위한 공정에 있어서, 다중층막(multi-layered film) 내에 형성된 언더라잉금속층(underlying metallic layer,2B)이 동시에 형성되고, 유전체층(3A)이 그 위에 형성되는 것을 포함한다. 또한, 그 위에 오버라잉금 속층(overlying metallic layer,4)이 형성되고, 언더라잉금속층(2B)과 오버라잉상호접속층(4) 사이에 커패시터소자를 형성하기 위하여 선택적으로 패턴화된다. 그 다음, 각각의 상호접속사이, 전극,상호접속라인(7A~7D 및 11) 및 상부상호접속층 (9A~9C) 사이에 연결부(couplings)를 제공하는 비아홀(via hole, 7a~7d 및 11a)들이 형성된다.
도 14는 일본공개특허 제2004-266005호에 기재된 MIM커패시턴스의 구성을 보여주는 도면이다. 도 14에 나타난 구성에서, 제1알루미늄상호접속(3)과 반사방지막 (anti-reflection firm,4)이 형성된 다음, 제2절연내층(5)이 형성된다. 그 다음, 제1알루미늄상호접속(3)의 표면을 노출시키기 위해 통상의 접촉플러그(82)가 개방되어 있으며, 커패시턴스의 상부전극(81)이 반사방지막(4)의 표면을 노출시키기 위해 개방되어 있다.
또한, 각 개구부들은 배리어금속(2)과 금속성 전극들로 채워져 있고, 상면에는 제2알루미늄상호접속(10)이 형성되어 있다. 이것은 접촉플러그(82)를 통해 제2알루미늄상호접속(10)과 제1알루미늄상호접속(3) 사이의 연결부(coupling)을 제공하며, 질화티타늄(TiN)층(41)과 반사방지막(4)의 실리콘옥시니트리드(SiON)층(41)으로 된 용량성막(a capacitive film)을 가지는 커패시터소자가 제1알루미늄상호접속(3)과 상부전극(81) 사이에 형성된다.
또한, 다마신(damascene)공정에 따른 구리배선공정을 채용함으로써 금속층 사이에 MIM커패시턴스을 형성하는 기술이 일본공개특허 제2001-313372호에 기재되어 있다. 이러한 기술은, 일본공개특허 제2004-266005호에 기재된 기술의 진보된 버전이라고 여겨진다. 일본공개특허 제2004-266005호에 기재된 기술은 단일 다마신공정을 통해 상부 및 하부 플레이트를 연결하는 접촉플러그를 형성하고 오버라잉플레이트를 형성하는, 분리된 공정을 포함하지만, 일본공개특허 제2001-313372호에 기재되어 있는 기술은 이중 다마신공정(a dual damascene process)을 통해 접촉플러그와 오버라잉플레이트를 동시에 형성하는 단일공정을 포함한다. 또한, 일본공개특허 제2004-266005호에 기재된 기술은, 오버라잉층의 상호접속에 연결된 상부플레이트를 포함하고 있지만, 일본공개특허 제2001-313372호에 기재되어 있는 기술은, 언더라잉상호접속에 결합된 상부플레이트를 포함한다.
커플링패드 상에 재라우팅(rerouting)을 형성하고, 그 사이에 커패시터소자를 형성하는 기술이 일본공개특허 제2002-57291호에 기재되어 있다.
메모리셀트랜지스터와 메모리커패시터를 다른 기판에 형성한 다음, 위 기판을 접착하여 디램(DRAM)을 형성하는 기술이 일본공개특허 제8-186235호에 기술되어 있다. DRAM과 같은 회로구조에서는, 메모리커패시터의 단자 중 하나가 메모리셀트랜지스터에 연결(couple)되고 다른 것은 그라운드(ground)에 연결된다.
그러나, 상기 나열한 관련기술문서에 기재된 각 기술에는 다음과 같은 개선의 여지가 있다.
우선, 일본공개특허 제10-313095호에 기재된 기술에서는 커패시턴스가 패드의 아래에 형성되기 때문에, 커패시턴스가 형성되어야 할 부분에서는 어떠한 트랜지스터나 상호접속도 형성될 수 없다. 게다가, 커패시턴스가 실리콘기판에 형성되고, 그로 인해 커패시티의 증가는 칩면적에 있어서의 증가를 초래한다. 또한, 증가 된 상호접속층의 수를 제공하는 최근의 경향과 함께, 기초공정에서 형성되는 커패시터소자와 그 위에 인접하여(immediately) 배치되는 패드를 직결합(a direct coupling)하는 것은, 상호접속을 디자인하기 위한 유동성면에서의 감소를 유발하기 때문에 현실적이지 못하다.
또한, 일본공개특허 제2002-353328호에 기재된 기술에서는, 상부전극으로 작용하는 상호접속층 사이에 또 다른 전극층이 형성되기 때문에 복잡한 구조와 생산조건이 요구되며, 공정수가 증가된다.
또한, 일본공개특허 제2002-353328호에 기재된 기술에서는, 커패시턴스의 하부전극을 위해 언더라잉상호접속이 채용된다. 게다가, 일본공개특허 제2004-266005호에 기재된 기술에서는, 커패시턴스의 상부전극을 위해 오버라잉상호접속과 접촉플러그가 채용되며, 하부전극을 위해 언더라잉상호접속이 채용된다. 이상의 구조들에 있어서는, 그 부분을 통해 상호접속이 연장될 수 없고, 디자인을 위한 유동성의 감소를 초래한다. 게다가, 커패시티의 증가는 상호접속의 영역을 차지하는 커패시턴스의 면적비율의 증가를 초래하고, 상호접속의 라우팅능력과 조절이 더욱 열화되어, 칩면적 및 상호접속의 수가 증가하게 된다.
일본공개특허 제2004-266005호에 기재된 기술에서는, 도 14에서 나타낸 바와 같이 접촉플러그와 동일평면상의 상부전극을 형성함으로써, 상호접속층 사이에 또다른 층을 형성하지 않고서도 MIM커패시턴스가 완성되기 때문에, 일본공개특허 제2002-353328호(도 13)의 구성과 비교해서 구조가 더욱 간단해질 수 있다. 그러나, 도 14에 나타낸 구성에서, 커패시턴스의 전극을 위해 상부 및 하부 상호접 속층이 채용되기 때문에, 상호접속의 디자인에 대한 한계가 증가할 뿐 아니라 커패시턴스의 증가가 칩사이즈의 증가 및/또는 상호접속의 수의 증가를 초래한다.
또한, 일본공개특허 제2001-313372호에 기재된 기술은, 상호접속 내에 플레이트층을 부가하거나 상호접속 자체를 채용함으로써 상부플레이트와 하부플레이트가 형성되기 때문에, 일본공개특허 제2004-266005호에서와 같은 유사한 문제점을 내포하고 있다. 게다가, 커플링패드로서 하부플레이트가 사용될 때, 커플링패드 상에 부가적인 오버라잉플레이트층이 형성되고 이로 인해 전기적 전도층을 형성하기 위한 부가적인 조작이 요구된다.
일본공개특허 제2002-57291호에 기재된 기술에서는, 커패시터소자가 절연내층 위에 퇴적된(deposited) 부동막(a passivating film) 상에 제공된 전극패드 위에 형성되고, 커패시터소자로 구성된 유전물질이 전극패드 위에 제공되며, 나아가, 또다른 전기적전도막이 그 위에 제공된다. 그러므로, 일본공개특허 제2002-57291호에 기재된 기술에서는, 커패시터소자를 구성하는 전기적전도막의 부가로 인해 복잡한 생산공정을 초래한다.
또한, 일본공개특허 제8-186235호에 기재된 기술에서는, 메모리커패시터부분과 트랜지스터부분이 별개로 제조되고, 이 부분들 사이는 서로 범프를 통해 본딩되기 때문에, 본딩을 위한 양 부분들의 정렬이 복잡한다. 게다가, 기판 사이의 오정렬(misalignment)을 야기할 우려가 있는데, 이것은 산출량을 감소시킨다.
상기한 문제점을 해결하기 위하여, 커패시턴스를 형성하기 위한 새로운 전 기적인 전도층을 별도로 가질 필요가 없이, 커패시턴스가 반도체장치의 필수구성 사이에 형성되는 반도체장치를 제공하는 것을 목적으로 한다.
또한, 생산공정이 간단하고, 장치의 디자인면에서 유동성이 큰 반도체장치를 제공할 뿐만 아니라 용이하게 커패시티의 증가를 촉진시킬 수 있고 전원공급의 안정적인 운영이 가능한 반도체장치를 제공하는 것을 목적으로 한다.
본 발명의 일태양에 따른 반도체장치는, 반도체기판과; 상기 반도체기판 상에 제공된 절연내층과; 상기 절연내층 속에 파묻힌 다중층상호접속(a multiple-layered interconnect)과; 상기 다중층상호접속의 최상층상호접속의 상부표면과 대향되도록 마련되고, 그 상면에 실장된 외부연결(an external coupling)을 위한 범프전극(a bump electrode)을 가진 전극패드; 및 상기 최상층상호접속과 상기 전극패드 사이에 제공된 커패시턴스절연막;을 포함하며, 여기서, 반도체장치는, 최상층상호접속과, 커패시턴스절연막 및 전극패드로 구성된 커패시터소자를 포함한다.
배경기술에 관한 설명 중 상기 도 11을 참조하여 설명한 종래의 플립칩패드(211)는, 플립칩연결(flip-chip coupling)을 위한 솔더볼(a solder ball)의 실장을 위해 채용된다. 그러므로, 플립칩패드(211)는 최상층상호접속(205)과 전기적으로 연결(coupled)되어야만 한다. 또한, 종래의 플립칩패드(211)는 필연적으로 커패시터소자로서의 기능을 가질 수 없게 된다.
반대로, 본 발명의 반도체장치에 있어서는, 최상층상호접속과 전극패드 사이에 커패시턴스가 형성된다. 이러한 구성을 가짐으로써, 커패시턴스를 형성하기 위 한 새로운 전기적인 전도층을 별도로 가질 필요가 없이, 커패시턴스가 반도체장치의 필수구성 사이에 형성될 수 있는 것이다. 따라서, 커패시터소자를 제공함으로써 발생하는 생산공정에서의 복잡화는 제거될 수 있다. 게다가, 커패시턴스가 상기 최상층상호접속 위의 여유부분(a space area)에 형성될 수 있기 때문에, 장치의 디자인면에서 어느 정도의 유동성을 담보하면서도 여유부분이 커패시터소자를 제공하기 위해 효과적으로 사용될 수 있으며, 또한, 용이하게 커패시티의 증가를 촉진시킬 수 있다. 또한, 커패시터소자의 하부전극으로서 기능을 하는 최상층상호접촉이 본 발명에서는 전원선(power supply line)으로 사용될 수 있기 때문에, 장치의 구성내에서 전원공급의 안정적인 운영이 가능해 진다.
여기서, 만일 패드가 상면에 실장되는 외부연결을 제공하기 위한 범프전극을 가지도록 구성된 경우라면, 커패시터소자를 구성하는 전극패드는 상면에 실장되는 범프전극을 포함할 수도 있고 그렇지 않을 수도 있다.
본 발명에 따른 장치는 상기한 바와 같이 최상층상호접속과 커패시턴스절연막 및 전극패드로 구성된 커패시터소자를 포함하기 때문에, 반도체장치의 생산공정을 복잡하게 하지 않으면서도 최상층상호접속 위의 영역이 커패시터소자를 제공하기 위해 효과적으로 사용될 수 있다.
이하, 본 발명은 도면을 참조하여 실시예에 따라 기술될 것이다. 본 발명이 속하는 기술분야에서의 당업자라면, 본 발명의 내용을 사용함으로써 변형실시가 가능할 것이며, 본 발명은 설명을 목적으로 한 실시예에 한정되지 아니함을 알 것이다.
이하에서는, 본 발명에 따른 바람직한 실시예가 첨부된 도면을 참조하여 더욱 상세히 기술될 것이다. 모든 도면에서 공통적으로 보이는 요소에는 동일한 번호가 사용되고, 그것에 대한 설명은 반복되지 않을 것이다.
(제1실시예)
도 1은 본 실시예에의 반도체장치의 구성을 보여주는 단면도이다.
도 1에 나타낸 반도체장치(100)는, 반도체기판(실리콘기판(101))과; 실리콘기판(101) 상에 제공되는 절연내층(내층막(103))과; 상기 내층막(103) 속에 파묻힌다중층상호접속과; 다중층상호접속 내의 최상층상호접속(105)의 상부표면과 대향(opposite)되게 제공되고, 상면에 실장되는 외부연결(external coupling)을 위한 범프전극(솔더볼(113))을 가지는 전극패드(플립칩패드(111)); 및 상기 최상층상호접속(105)과 플립칩패드(111) 사이에 제공된 커패시턴스절연막(커패시턴스막 (109));을 포함한다. 반도체장치(100)에서, 솔더볼(113)은 플립칩패드(111)에 결합된다.
반도체장치(100)는, 최상층상호접속(105)과, 용량성막(capacitive film,109) 및 플립칩패드(111)로 구성되어 있는 커패시터소자(110)를 포함하는데, 커패시턴스는 최상층상호접속(105)과 플립칩패드(111) 사이에 형성된다.
반도체장치(100)는 내층막(103)의 상부를 커버하는 제1절연막(커버막(107))을 포함하고, 최상층상호접속(105)의 상부표면과 접하는 부분의 커버막(107) 내에 있는 요면부(concave portion, 틈새영역(aperture region,115))를 가지고 있다.
커버막(107)의 두께는 틈새영역(115)를 형성하기 위한 부분에서 부분적으로 감소되어 있으며, 감소된 두께를 가지는 영역 안에 있는 커버막(107)은 용량성막(109)을 만든다. 최상층상호접속(105)과 플립칩패드(111) 사이에 형성된 용량성막(109)은 커버막(107)을 에칭함으로써 형성되고, 용량성막(109)은 최상층상호접속(105)과 플립칩패드(111) 사이에 커패시턴스를 형성하기 위한 영역 내에서 선택적으로 형성된다.
커버막(107)은, 예를 들어, 내층막(103)과는 다른 물질로 형성된다. 본 실시예에서, 내층막(103)은 실리콘을 함유한 절연막이고, 커버막(107)과 용량성막(109)은 폴리이미드막(polyimide film) 등과 같은 유기수지막이다. 커버막(107)은 부동막(a passivating film)으로서 기능을 하고, 감소된 두께를 가지는 그 영역은 용량성막(109)으로 역시 기능한다. 반도체장치(100)에서, 부동막과 용량성막(109)들은 통합적이고 연속적으로 형성된다.
플립칩패드(111)는 다른 기판상에 실리콘기판(101)의 플립접속(flip-connection)을 제공하는 전극패드의 구성을 가지고 있다. 플립칩패드(111)는 상기 커버막(107)이 제공되며, 커패시터소자(110)의 상부전극을 형성한다. 플립칩패드(111)는 상기 틈새영역(115)의 내측벽을 커버하기 위해 제공되는 것이고, 틈새영역(115)의 외부까지 연장되도록 제공된다. 게다가, 플립칩패드(111)의 상부에는 재라우팅층(rerouting layer)이 포함되어 있지 않다.
플립칩패드(111)은, 예를 들어, 니켈(Ni),구리(Cu),몰리브덴(Mo),티타늄(Ti),질화티타늄(TiN),티타늄텅스텐(TiW),텐탈륨(Ta),질화텐탈륨(TaN) 등과 같은 금속을 함유한 전기적전도막(electrically conducting film)으로 구성되거나, 이러한 막의 다중층막(multiple-layered film)으로 구성된다. 플립칩패드(111)의 원료는 최상층상호접속(105)의 원료와는 다를 수 있다. 이는 플립칩패드(111)의 솔더볼(113)과의 우수한 부착력을 나타내는 물질의 선택범위를 증가시킨다.
솔더볼(113)의 원료는, 예를 들어, 납과 주석의 합금, 은과 주석의 합금 등일 수 있다. 플립칩패드(111) 위에 실장되는 범프전극을 위해 솔더볼(113)을 채용하는 구성은 본 실시예와 다음 실시예에서 설명되지만, 범프전극의 원료는 땜납(solder)에 한정되지 않는다.
커패시터소자를 구성하는 최상층상호접속(105)은, 예를 들어, 전원상호접속(a power supply interconnect(VDD)) 또는 접지상호접속(a ground interconnect (GND))일 수 있다.
또한, 커패시터소자(110)를 구성하는 최상층상호접속(105)은 신호상호접속(a signal interconnect)일 수 있다.
도 1에 나타낸 반도체장치는 예를 들어, 다음의 공정을 거쳐 형성될 수 있다.
우선, 내층막(103)이, 상면에 형성된 소정의 반도체소자와 상호접속 및 회로를 가지는 실리콘기판(101) 위에 형성되고, 그 다음, 최상층상호접속(105)이 이러한 내층막 내에 형성된다. 최상층상호접속(105)은, 예를 들어, 알루미늄(Al),구리(Cu) 및 그들의 합금으로 구성된 층과 티타늄(Ti),질화티타늄(TiN),티타늄텅스텐(TiW),텐탈륨(Ta),질화텐탈륨(TaN) 등으로 구성된 층의 다중층막일 수 있다.
반도체소자를 보호하기 위한 커버막(107)은 최상층상호접속(105) 위에 형성된다. 이어서, 개구부(an opening portion)로서 작용하는 최상층상호접속(105) 위의 커패시턴스를 형성하기 위한 영역을 가지는 마스크(도시하지 않음)가 커버막(107)의 상부표면 위에 형성된다. 커버막(107)은 용량성막(109)으로 기능하는 얇은 영역이 형성되도록 개구부로부터 노출된 영역에서 감소된 두께를 포함하는데, 얇은 영역의 상부표면의 바닥면을 가지는 개구영역(opening region,115)이 형성된다.
그 다음, 개구영역(115) 위에 플립칩패드(111)가 형성된다. 이 경우, 플립칩패드(111)는, 개구영역(115)의 내측벽으로부터 개구영역(115)의 외부를 넘어서까지 연장되도록 형성된다. 그 다음, 패키지화된 기판(the packaged substrate)이나 패키지기판(package substrate)에 연결부(coupling)를 제공하기 위한 솔더볼(113)이 플립칩패드(111) 상에 형성된다.
도 1에 나타낸 반도체장치는 상기의 공정에 따라 얻어진다. 이러한 공정에서, 용량성막(capacitive film,109)은 커패시터소자(110)을 형성하기 위해 플립칩패드(111)와 최상층상호접속(105) 사이에 형성된다.
나아가, 본 실시예에서 용량성막(109)로서 작용하기 위해 커버막(107)의 두께가 부분적으로 감소되기 때문에, 상기 도 11의 종래 반도체장치의 커버막의 적절한 개구조건(opening condition)을 간단히 조절하는 것에 의해 본 실시예의 장치가 용이하게 얻어질 수 있는 것이다.
본 실시예에서, 실리콘기판(101) 위에 제공되는 플립칩패드(111)가 채용되 어, 커패시터소자(110)가 최소한의 공정수로 형성될 수 있다. 이 경우, 커패시터소자를 제공하기 위해 새로운 전기적전도층을 부가해야 할 필요가 없이, 단순히 커버막(107)을 에칭하는 조건을 변화시킴으로써 커패시턴스가 형성될 수 있다. 따라서, 생산공정의 단순화가 달성될 수 있다.
도 15는 상호접속층 사이에 전용커패시턴스전극(dedicated capacitance electrodes)을 가지는 반도체장치의 구성의 예시적인 수행을 보여주는 단면도이다. 도 15에서 보여지는 구조는 다음 절차에 따라 형성된다. 언더라잉상호접속들(underlying interconnects,311)이 반도체기판(310) 상에 형성된다. 그 다음, 내층막(312)이 그 상면에 형성된다. 또한, 커패시턴스언더라잉전극(313)과 용량성막(314)이 그 위에 형성되고 패턴화된다. 커패시턴스상부전극(315)이 그 위에 선택적으로 형성되며, 내층막(316)이 그것의 전체표면 위에 형성된다. 그 다음, 상부전극까지의 연결부를 제공하기 위한 접촉플러그(317)을 형성하기 위하여 필요한 부분이 개방되고, 오버라잉상호접속(overlying interconnect,318)이 그 위에 형성되며, 형성된 상호접속은 패턴화되고 내층막(319)이 그것의 전체표면 상에 형성된다.
도 15에서 보여진 예시적인 수행에서는 전극용으로 상호접속을 사용하지 않고 전용커패시턴스전극이 형성되기 때문에, 상호접속의 디자인에 대한 제한이 감소되고, 커패시턴스의 증가로 인한 칩사이즈의 증가 및 상호접속층 수의 증가가, 상기 일본공개특허 제2002-353328호와 2004-266005호에 비해 상대적으로 줄어든다. 그러나, 상부와 하부 커패시턴스전극 및 전용층들은 상호접속층 사이에 형성되기 때문에, 구조 및 생산조건이 복잡하고 요구되는 공정수가 역시 증가한다.
반대로, 본 실시예에 따르면, 상호접속층 사이에 전용 커패시턴스전극을 형성하기 위한 구성과 비교할 때, 장치의 구성 및 생산공정의 단순화가 달성될 수 있다.
나아가, 최상층상호접속에서의 여유면적이 본 실시예에서는 커패시턴스로서효과적으로 사용될 수 있기 때문에, 최상층상호접속을 포함한 모든 구성요소에 대한 디자인이 끝나고 난 후에 커패시티배열영역의 디자인이 제공될 수 있으며, 따라서, 커패시턴스를 배치하기 위한 위치와 관련하여 생기는 디자인상의 제한 등이 고려될 필요가 없고, 이는 상호접속 및/또는 다른 구성요소를 디자인함에 있어서, 유동성에 관한 아무런 장애를 만들지 않는다.
도 16은 도 1에서 보인 반도체장치(100)의 플립본딩(flip-bonding)을 제공하기 위한 플립칩패드를 더 포함하는 예시적인 수행(exemplary implementation)을 보여주는 도면이다. 도 16의 구성에 있어서, 최상층상호접속(105) 위의 일정부분에 플립칩패드(111)가 제공되고, 플립칩패드(131)는 다른 영역에 제공된다. 플립칩패드(131)는 최상층상호접속(105)에 전기적으로 연결되어 있다. 플립칩패드(131)는, 실리콘기판(101)이 다른 기판에 플립본딩될 때, 다른 기판에 제공된 전극을 최상층상호접속(105)에 전기적으로 연결할 수 있는 전극패드이다.
이 경우, 커패시터소자(110)를 구성하는 플립칩패드(111)와 플립칩패드(131)가 동일 공정에서 동시에 형성될 수 있기 때문에, 커패시터소자(110)를 제공함으로써 발생하는 생산공정의 복잡화가 줄어들 수 있다.
또한, 플립칩패드(111)는 통상, 동일한 간격을 가지는 격자형태(grid-like pattern)나 어레이패턴(array pattern)를 형성하도록 실리콘기판(101) 위에 배치되거나 또는 미리 정해진 배열규칙에 따라 배치된다. 플립칩패드(111)는 통상의 연결부(an ordinary coupling)를 제공하기 위한 플립칩패드(131)가 배치될 수 없는, 여유면적(a space area)에 배치되어 플립칩패드(131)의 배열을 위한 규칙을 변경할 필요가 없다. 그러므로, 플립칩패드(111)의 존재가 그것의 주위에서 통상의 연결부를 제공하기 위한 플립칩패드(131)의 배열에 악영향을 미치는 것은 아니다. 본 실시예에서는, 여유면적이, 높은 커패시티의 커패시터소자(100)를 제공하기 위해 효과적으로 사용되고, 생산공정의 단순화와 신뢰할 수 있는 디자인 유동성 및 커패시턴스면에서의 용이한 증가가 달성될 수 있다.
더욱이, 하나의 플립칩패드(131)와 하나의 플립칩패드(111)를 가지는 구성이 도 16에 나타나 있지만, 소정 개수의 패드가 실리콘기판(101) 상에 제공될 수 있다. 상면에 실장되는 플립칩패드(111)의 수는 허용범위 안에서 자유로이 결정될 수 있기 때문에, 커패시턴스값의 상승과 하락이 용이해 질 수 있다. 또한, 플립칩패드(111)는 확산공정에서 마지막 과정으로 제조되기 때문에, 디자인이 끝난 후 커패시티값의 변화 및/또는 정정이 필요할 때에는 커패시티값의 변화 및/또는 정정이 용이질 수 있다.
나아가, 커패시터소자를 구성하는 플립칩패드(111)의 2차원형상(two-dimensional geometry)이 패키징기판의 패드에 연결된 플립칩패드(131)의 2차원형상과 동일한 구성으로 도 16에 나타내었으나, 이러한 2차원형상은 나중에 논의될 제10실시예의 기재에서와 같이 다를 수 있는 것이다.
또한, 증가된 커패시턴스를 용이하게 제공하는 본 실시예에서의 커패시티소자는, 그러한 커패시턴스를 가지는 플립칩패드(111)을 제공함으로써. 디자인 유동성을 저해하지 않으면서 간단한 공정으로 형성될 수 있다. 또한, 커패시턴스값의 상승과 하락 또는 변경이 용이하다. 또한, 커패시티소자(110)를 구성하는 플립칩패드(111)는 신호입력패드(a signal input pad) 또는 전원패드(a power supply pad)로서 기능을 하도록 구성된다.
또한, 최상층상호접속(105)이 본 실시예에서는 전력선(a power line)으로 사용될 수 있기 때문에, 즉각적인 전원공급이 가능하고 안정적인 전기적 전압(electrical potential)이 담보될 수 있다. 따라서, 커패시터소자(100)을 채용하는 것에 의해, 노이즈로 인한 회로조작에서의 결함발생을 막을 수 있게 된다.
또한, 반도체장치(100)에서, 플립칩패드(111)은 틈새영역(115)의 내측벽을 커버하고, 틈새영역(115)의 외부에 있는 커버막(107)까지 연장되도록 구성된다. 그러므로, 솔더볼(113)은, 상기에서 열거된 문서들에 기재되어 있는 구성들과 비교하면, 솔더볼(113)이 플립칩패드에 결합될 때, 플립칩패드(111)를 형성하기 위한 영역 내에 더욱 확실히 실장될 수 있다. 따라서, 커버막(107)과 접촉하는 솔더볼(113)로 인하여, 솔더볼(113) 내의 금속확산으로 인한 오염 등이 더욱 효과적으로 방지될 수 있다.
게다가, 메모리 커패시터의 단자 중 하나는 반드시 접지되는 일본공개특허 제8-186235호에 기재된 기술과는 대조적으로, 본 실시예는 구리전극으로서 플립칩패드(111)를 사용하기 때문에, 플립칩패드(111)는 접지 이외에도 원하는 전 압(potential)에 연결될 수 있다.
본 실시예에서는 커버막(107)과 용량성막(109)을 위해 폴리이미드막 등과 같은 유기수지막을 채용하는 예시적 수행이 기재되었으나, 본 구성에서 이용가능한 막은, 산화실리콘(silicon oxide)막, 질화실리콘(silicon nitride)막, 실리콘옥시니트리드(silicon oxynitride)막, 실리콘카바이드(silicon carbide)막, 실리콘카보니트리드(silicon carbonitride)막과 같은 실리콘 등을 함유한 절연막을 포함할 수 있으며, 이러한 막의 단일막 또는 상기한 막의 2이상으로 된 다중층막이 역시 채용될 수 있다.
다음의 실시예에서는, 제1실시예와는 다른 양상에 촛점을 두고 설명이 전개될 것이다.
(제2실시예)
도 2는 본 실시예의 반도체장치의 구성을 보여주는 단면도이다.
도 2의 반도체장치(120)의 기본구성은, 커패시터소자(130)의 커버막(107)과 용량성막(119)을 위해 각각 다른 절연막을 채용하는 것 이외에는, 제1실시예(도 1)에 기술된 반도체장치(100)의 구성과 유사하다.
또한, 커버막(107) 내에 형성되는 요면부(concave portion)는 반도체장치(120)에서의 커버막(107)을 관통해 연장된 통공(through hole,패드비아(pad via(117))과 대응한다. 반도체장치(120)는 통공의 내측벽을 커버하는 제2절연막(용량성막(119))을 포함하고, 플립칩패드(111)는 용량성막(119) 위에 제공된다.
패드비아(117)는 커패시터소자(130)가 형성될 영역 안에서 커버막(107) 내에 제공되는 비아홀(via hole)이다.
본 실시예에서, 커버막(107)은, 예컨데, 폴리이미드와 같은 유기수지막으로 형성된 부동막(passivating film)으로 구성될 수 있다.
또한, 용량성막(119)은, 예컨데, 커버막(107)의 원료와는 다른 원료로 구성된다. 본 실시예에서, 용량성막(119)은, 예컨데, 고유전상수막(a high dielectric constant film)으로 구성될 수 있다.
여기서, 고유전상수막은 산화실리콘보다 높은 특정유전상수를 나타내는 막이며, 소위 "high-k film" 이 채용될 수 있다. 고유전상수막은 특정유전상수가 6이상을 나타내는 물질로 구성될 수 있다. 더욱 구체적으로, 고유전상수막은, 하프늄(Hf),텐탈륨(Ta),지르코늄(Zr),티타늄(Ti),텅스텐(W),레늄(Re),테르븀(Tb) 및 알루미늄(Al)으로 구성된 군에서 선택된 하나 또는 둘 이상의 금속성분을 포함하는 물질로 구성될 수 있고, 또한, 상기 금속성분을 포함하는 합금막,산화막,규산염막 및 탄화막도 역시 채용될 수 있다. 이러한 막의 하나가 독자적으로 채용될 수도 있고, 이러한 막의 2이상의 조합으로 구성된 다중층막도 역시 채용될 수 있다.
도 2에 나타낸 반도체장치는 다음의 공정에 따라 형성된다. 커버막(107)이, 제1실시예에서 기술된 과정을 사용함으로써, 최상층상호접속(105) 위에 형성된다. 그 다음,커패시터소자(130)를 형성하기 위한 영역에서, 최상층상호접속(105) 위에 놓여진 커버막(107)의 일부가 선택적으로 제거되어 개구(opening)를 형성한다. 본 실시예에서는, 도 11를 참조하여 설명한 바와 같은 반도체장치의 패드비아(pad via)를 형성하는 공정에 의해, 커버막(107)을 관통해 뻗은 패드비아(pad via,117)가, 개구부를 만드는 동안에 형성되어 최상층상호접속(105)의 상부표면을 노출시킨다.
그 다음, 절연막의 일부가 커패시터형성영역 및 그 인접부를 제외한 영역에서 선택적으로 남겨지도록, 용량성막(119)를 구성하기 위한 절연막이 상기 커버막(107)의 전체상부표면 위에 형성된 후에, 절연막이 패턴화된다. 이는 패드비아(17)의 바닥면을 커버하는 용량성막(119)을 형성하게 한다.
그 다음, 플립칩패드(111)를 형성하고 난 뒤의 과정은, 상기 제1실시예에 기술된 과정을 채용함으로써 수행된다.
상기한 바와 같이, 본 실시예는, 커버막(107) 내에서 개구부를 만든 다음, 커버막(107)에서와는 다른 과정으로 용량성막(119)이 형성되고, 용량성막(119)이 최상층상호접속(105)과 플립칩패드(111) 및 그 인접부 사이의 커패시턴스를 형성하기 위한 부분에서 선택적으로 형성된다는 것을 포함한다.
본 실시예에서는 커패시턴스가 플립칩패드(111)와 최상층상호접속(105) 사이에 형성되기 때문에, 제1실시예에서 얻을 수 있었던 유리한 효과가 역시 얻어질 수 있다.
또한, 본 실시예에서, 용량성막(119)의 재료는 커버막(107)에 대한 재료의 선택과는 무관하게 임의로 선택될 수 있기 때문에, 커패시터소자의 커패시터값은 고도의 유동성을 가지면서, 원하는 값으로 설정될 수 있다. 또한, 커패시터소자(130)의 더 높은 커패시티가 쉽게 달성될 수 있도록, high-k 용량성막 등이 용량 성막(119)으로 채용될 수 있다.
또한, 본 실시예에서도, 플립칩패드(111)는 패드비아(117)의 내측벽을 커버하고, 커버막(107) 위에서 패드비아(117)로 연장되도록 구성된다. 게다가, 본 실시예에서는, 용량성막(119)이 패드비아(117)의 내측벽을 커버하고, 커버막(107) 위에서 패드비아(117)로 연장되도록 구성된다. 그러므로, 솔더볼(113)의 커버막(107)과의 접촉방지가 더욱 확보될 수 있다. 따라서, 솔더볼(113) 내에서의 금속의 확산으로 인한 오염 등이 더욱 효과적으로 방지될 수 있다.
본 실시예에서는, 고유전상수막으로 구성된 용량성막(119)을 포함하는 예시적 수행이 기재되어 있으나, 용량성막(119)으로 이용가능한 구체적인 예로서, 산화실리콘막, 질화실리콘막, 실리콘옥시니트리드막, 실리콘카바이드막, 실리콘카보니트리드막, 폴리이미드막 등이 포함될 수 있으며, 이러한 막의 단일막 또는 상기 막의 2이상으로 된 적층막(a stacked film)도 역시 채용될 수 있다. 또한, 이러한 막들은 상기의 고유전상수막과 함께 조합하여 채용될 수도 있다.
또한, 상기 제1실시예에서 기술된 막이 커버막(107)으로서 부가적으로 채용될 수 있다.
다음의 실시예 중에서, 제3 내지 제8실시예는, 제1실시예에서 기술한 커패시터소자(110)와 같이, 커패시터소자 내의 용량성막이 감소된 두께를 가지는 커버막(107)의 영역인 것으로 하는 예시적 수행의 기재를 나타낸다. 물론, 위의 실시예 에서는, 커패시터소자의 용량성막이, 제2실시예서와 같이 커버막(107) 상에 제공된 또다른 절연막일 수도 있다.
(제3실시예)
상기 실시예의 구성은 커패시터소자를 구성하는 최상층상호접속 및 전극패드가, 선택적으로, 각기 다른 전원전위(power supply potentials)에 연결되도록 구성될 수 있다.
예를 들어, 플립칩패드(111) 아래의 최상층상호접속(105)이 전원상호접속(VDD)이거나 접지상호접속(a grounding interconnect,GND)일때는 다음의 절차가 수행된다. 최상층상호접속(105)이 전원상호접속일 때에는, 커패시턴스를 구성하는 플립칩패드(111)에 연결된 기판측에 있는 패드(123)가 접지되도록 할당되며, 최상층상호접속(105)이 접지상호접속일 때에는, 기판측에 있는 패드(123)가 전원(power supply)이 되도록 할당된다. 상기 설명한 바와 같이, 최상층상호접속(105)에 접하는 플립칩패드(111)에 연결된, 최상층상호접속(105) 및 기판측에 있는 패드(123)는, 각각 다른 전원전위(power supply potential)에 연결된다.
도 3은 본 실시예의 반도체장치의 구성을 보여주는 단면도이다. 도 3의 반도체장치의 구성은, 반도체장치가 기판측에 있는 패드(123)를 가진 기판(121) 및 기판측에 있는 패드(123)가 솔더볼(113)에 결합되어 있다는 것을 제외하고는, 제1실시예(도 1)에서 기술한 반도체장치(100)와 유사하다.
기판(121)은, 실리콘기판(101)과 플립본딩(flip-bonded)된 기판이다. 기판 (121)은 예컨데, 패키지된 기판(a packaged substrate)이거나 패키지기판(a package substrate)이다. 플립칩패드(111)는 기판측에 있는 패드(123)을 통해 기판(121) 내에 제공된 상호접속(도시하지 않음)과 연결될 수 있다. 예를 들어, 플립 칩패드(111)는 기판(121)에 제공된 전원상호접속이나 접지상호접속과 연결될 수 있다. 또한, 기판측에 있는 패드(123)는 전원상호접속(VDD) 또는 접지상호접속(GND)일 수 있다.
도 3에 보여진 구조는 다음의 절차에 따라 만들어진다.
실리콘기판(101) 상에 솔더볼(113)을 형성할 때까지의 과정은 상기 제1실시예에서 기술한 과정을 통해 수행된다. 최상층상호접속(105)이 제1전원전위(a first power supply potential)에 연결된다. 또 일측에 있는 패드(123)와 함께 제공된 기판(121)이 준비된다. 더불어, 기판측의 패드(123)는, 예를 들어, 상기 제1전원전위와는 다른 제2전원전위에 연결된다.
그 다음, 기판(121)에 제공된 패드(123)가 솔더볼(113)에 연결된다. 이 시점에서의 가열온도 및 가열시간은 솔더볼(113)의 재료타입에 따라 적절하게 결정될 수 있다. 예컨데, 솔더볼(113)을 녹이기 위해서, 200℃ 에서 350℃ 부근의 온도에서 수 분에서 수십 분 동안 가열이 행해짐으로써, 기판측에 있는 패드(123)와의 연결부를 제공한다.
본 실시예에 있어서, 최상층상호접속(105)은 제1전원전위에 연결되고, 기판측에 있는 패드(123)는 제1전원전위와는 다른 제2전원전위에 연결된다. 제2전원전위는 제1전원전위와 등가가 아니고 최상층상호접속(105)과 플립칩패드(111) 사이의 커패시턴스는 다른 전압(potentials)에서 형성되기 때문에, 전원전위에서의 편류(drift)에 의해 발생하는 노이즈 등이 방지될 수 있다.
(제4실시예)
상기 실시예의 구성은, 단일(single)의 최상층상호접속이 전체플립칩패드(111) 아래에 배치되도록 선택적으로 구성될 수 있다.
도 4a 및 도 4b는 본 실시예의 반도체장치의 구성을 보여주는 도면이다. 도 4a는 평면도이고, 도 4b는 도 4a의 A-A'선에 따른 단면도이다.
본 실시예의 반도체장치의 기본 구성은, 반도체장치가 도 4a에서 보는 바와 같이, 플립칩패드(111)의 하부표면에 접하는 전체영역 상에 위치된 단일최상층상호접속(105)을 포함한다는 것을 제외하고는, 상기 제1실시예(도 1)의 반도체장치(100)의 구성과 유사하다. 이것은 어떠한 바닥표면적보다도, 플립칩패드(111) 내의 개구영역(115)의 최대치수를 제공할 수 있으며, 따라서, 본 장치의 구성은 커패시턴스를 증가시키기 위해 보다 적절하다.
(제5실시예)
본 실시예는, 제1실시예의 구성에 플립칩패드(111) 아래에 제공된 다수의 최상층상호접속과, 최상층상호접속들 중에 특정한 상호접속이 커패시턴스를 포함하도록 선택된 구성에 관련되어 있다.
도 5a 및 도 5b는 본 실시예의 반도체장치의 구성을 보여주는 도면이다. 도 5a는 평면도이고, 도 5b는 도 5a의 B-B'선에 따른 단면도이다.
본 실시예의 반도체장치의 기본 구성은, 최상층상호접속으로서 동일한 층에 최상층상호접속(105) 및 최상층상호접속(125)이 제공된다는 것을 제외하고는, 제1 실시예(도 1)에서 기술한 반도체장치(100)의 구성과 유사하다.
본 실시예의 반도체장치가 형성될 때에는, 우선, 상면에 형성된 반도체 소자/상호접속 및/또는 회로를 가지는 실리콘기판(101) 위에 내층막(103)이 형성된다.
그 다음, 전원상호접속이나 신호상호접속으로 채용되며 상대적으로 넓은 단면을 가지는 최상층상호접속(105)과, 주로 신호상호접속으로 채용되며 상대적으로 좁은 단면을 가지는 최상층상호접속(125)이, 동일평면 상에 있도록 최상층상호접속을 형성하는 과정에서 동일공정으로 형성된다. 그 후에 커버막(107)이 형성된다.
뒤이어, 커버막(107)의 얇은 영역을 형성하도록, 개구영역(opening region,115)이 최상층상호접속(105) 위의 영역에만 선택적으로 형성된다. 그 다음, 플립칩패드(111)가 용량성막 상에 형성된다. 각 층을 형성하기 위해 이용가능한 공정 및 그 구성은 제1실시예의 공정 및 구성을 포함할 수 있다.
본 실시예에서, 플립칩패드(111) 아래에 배치되는 다수의 최상층상호접속 중에서, 오로지 특정한 상호접속만이 커패시터소자의 하부전극으로 채용될 수 있다. 게다가, 이것은 플립칩패드(111) 아래에 있는 층들에 대한, 보다 향상된 디자인 유동성을 제공한다.
(제6실시예)
본 실시예는, 제1실시예의 플립칩패드(111)의 최상층상호접속이, 다수의 다른 전원의 전원상호접속, 신호상호접속 또는 이들의 조합인 구성과 관련되어 있다.
도 6a 및 도 6b는 본 실시예의 반도체장치의 구성을 보여주는 도면이다. 도 6a는 평면도이고, 도 6b는 도 6a의 C-C'선에 따른 단면도이다. 본 실시예의 반도체장치의 구성은, 다음의 관점을 제외하고는 제1실시예(도 1)에 기술된 반도체장치의 구성과 유사하다.
본 실시예에서, 하나의 플립칩패드(111)에 접하는 최상층상호접속은 제1최상층상호접속(127)과 제2최상층상호접속(129)을 포함한다. 플립칩패드(111)와 최상층상호접속(127)은 제1커패시터소자를 구성하고, 플립칩패드(111)와 최상층상호접속(129)은 제2커패시터소자를 구성한다. 최상층상호접속(127)과 최상층상호접속(129)은, 예컨데, 서로 다른 전원(potentials)에 연결된다. 더욱 구체적으로, 최상층상호접속(127)과 최상층상호접속(129)은 각각, 다른 전원의 전원전위(power supply potential)에 연결된다.
도 6a 및 도 6b에 나타낸 반도체장치는 예컨데, 다음의 절차를 수행함으로써 얻어진다.
첫번째로, 내부에 반도체소자/상호접속 또는 회로가 형성된 실리콘기판(101) 상에 내층막(103)이 형성된다. 그 후, 제1전원전위에 연결된 최상층상호접속(127)과, 제1전원전위와는 다른 제2전원전위에 연결된 최상층상호접속(129)이, 동일평면상에 있도록 최상층상호접속을 형성하는 과정에서 동일과정으로 형성된다.
그 다음, 내층막(103) 위에 커버막(107)이 형성된다. 그 후, 용량성막(109)을 형성하기 위하여 최상층상호접속(127) 위의 영역 및 최상층상호접속(129) 위의 영역을 걸쳐 연장되도록 개구영역(115)이 형성된다. 그 다음, 플립칩패드(111)가 용량성막(109) 상에 형성된다. 이것은, 최상층상호접속(127)의 위의 영역으로부터 최상층상호접속(129)의 위의 영역까지 연장되도록 형성된 플립칩패드(111)를 제공한다. 각 층을 형성하기 위해 이용가능한 과정 및 그것의 구성은 제1실시예에서 기술된 과정 및 구성을 포함할 수 있다.
본 실시예에서, 통상 플립칩패드(111)의 상부전극을 가지는 커패시터소자가, 플립칩패드(111) 아래에 제공된 각기 다른 전원(power supply)을 가지는 다수의 전원상호접속 상에서 동시에 형성될 수 있다. 또한, 이것은, 플립칩패드(111) 아래의 영역에 대한 더욱 향상된 디자인 유동성을 제공한다.
상기 종래기술분야의 일본공개특허 제2001-313372호에 기재된 기술에서는, 커패시턴스를 구성하는 상호접속들 중에 하부플레이트가 2개의 조각으로 분할된 구성이 도시되어 있다. 반대로, 본 실시예에는, 커패시턴스의 상부전극 즉, 플립칩패드(111)가 패드기능을 나타낸다는 점에서, 종래의 구성과는 다르다. 또한, 본 실시예에서는, 플립칩패드(111) 아래에서 연장된 상호접속의 수가 두 개에 한정되지 않으며, 셋 이상의 상호접속도 역시 채용될 수 있고, 전압(potential)이 자유로이 선택될 수 있으며, 심지어 신호선(signal line)을 배치하는 것도 가능하다. 게다가, 이후에 제9실시예의 설명에서 논의되는 바와 같이, 커패시턴스가 다수의 최상층상호접속 중에 특정한 최상층상호접속에만 부가될 수 있고, 특정한 상호접속만이 역시 플립칩패드(111)에 연결될 수 있다.
(제7실시예)
제6실시예의 구성은, 플립칩패드(111)가 기판측의 최상층상호접속(127) 및 최상층상호접속(129)과는 다른 제3전원전위(third power supply potential)에 연결되도록 선택적으로 구성될 수 있다. 제3전원전위는 예컨데, 접지전원(a ground potential,(GND))으로 선택될 수 있다.
도 7a 및 도 7b는 본 실시예의 반도체장치의 구성을 보여주는 단면도이다.
반도체장치는 다음 절차에 따라 형성된다. 실리콘기판(101)을 형성하는 것부터 플립칩패드(111)를 형성하기까지의 절차는 제6실시예의 절차와 유사하다. 따라서, 플립칩패드(111) 상에 솔더볼(113)이 형성되고, 기판(121)측에 있는 패드(123)가 솔더볼(113)에 연결된다.
이에 추가로, 기판측에 있는 패드(123)가, 최상층상호접속(127)의 제1전원전위 및 최상층상호접속(129)의 제2전원전위와는 다른 제3전원전위에 연결되거나 또는 예를 들어, 접지전원에 연결된다.
본 실시예에 따르면, 도 7a에 개략적으로 나타낸 것과 같이, 커패시턴스는 세 개의 다른 전원 중에 플립칩패드(111)를 통해 동시에 형성되거나, 또는 예컨데, 접지-제1전원전위 사이(between ground-first power supply potential)와 접지-제2전원전위 사이(between ground-second power supply potential)에 형성될 수 있다. 게다가, 본 실시예에서는, 플립칩패드(111) 아래의 영역을 위한 더욱 개선된 디자인 유동성이 제공될 수 있다.
(제8실시예)
제6실시예의 구성은, 플립칩패드(111)가 개방(OPEN)되거나 더욱 특별하게는 플립칩패드(111)가 기판(121)측에 있는 패드(123)에 연결되지 않도록 선택적으로 구성될 수 있다.
도 8a 및 도 8b는 본 실시예의 반도체장치의 구성을 보여주는 단면도이다. 비록 위 도면에는 나타내지 않았으나, 본 실시예의 반도체장치는, 플립칩패드(111)을 포함하고 있는 동일한 층 내에서 플립접속(예컨데, 도 16의 플립칩패드(131))을 만들기 위한 플립칩패드를 포함할 수 있다.
도 8a 및 도 8b에 나타낸 장치의 생산과정에 있어서는, 실리콘기판(101)을 형성하는 과정으로부터 플립칩패드(111)를 형성하기까지의 절차는 제6실시예와 유사하다.
다음으로, 플립칩패드(111)을 포함하는 동일층 내에서 형성되는 통상의 연결부(an ordinary coupling)을 제공하기 위해 플립칩패드(도시하지 않음) 상에 솔더볼이 형성되어야 하지만, 플립칩패드(111) 상에 솔더볼이 형성되지 않는다. 그 다음, 플립접속(flip-connection)을 만들기 위한 플립칩패드는 기판(121)측에 있는 패드(123)에 연결된다. 이것은, 도 8b에서 보인 것과 같이 플립칩패드(111) 상에는 솔더볼이 존재하지 않는 구성을 제공하며, 따라서, 플립칩패드(111)는 전기적으로 개방된 상태에 있다.
본 실시예에서, 도 8a에서 개략적으로 보인 것과 같이, 플립칩패드(111)를 통하여, 커패시턴스는 최상층상호접속(127)과 최상층상호접속(129) 사이에서 형성되고 또한, 커패시턴스는 제1전원전위-제2전원전위 사이에서 형성된다. 또한, 본 실시예에서는, 플립칩패드(111) 아래의 영역을 위한 더욱 개선된 디자인 유동성이 제공될 수 있다.
(제9실시예)
본 실시예는, 제2실시예의 플립칩패드(111) 아래에 다수의 최상층상호접속이 있고, 플립칩패드(111)에 연결된 상호접속과 커패시턴스를 구성하는 상호접속이 제공된, 구성에 관련되어 있다. 플립칩패드(111) 아래의 최상층상호접속들은 다른 전압(potentials),신호상호접속 또는 그들의 조합의 다수의 전원상호접속이며, 커패시턴스는 선택적으로 형성되어 이들 상호접속 중의 어느 것과 연결된다.
도 9a 및 도 9b는 본 실시예의 반도체장치의 구성을 보여주는 도면이다. 도 9a는 평면도이고, 도 9b는 도 9a의 D-D'선에 따른 단면도이다.
도 9a 및 도 9b에서 나타낸 반도체장치에 있어서, 하나의 플립칩패드(1110에 접하는 최상층상호접속은 제1최상층상호접속(127)과 제2최상층상호접속(129)를 포함한다.
플립칩패드(111)는 바닥면의 일부영역에서 최상층상호접속(129)과 직접 연결되며, 용량성막(119)이 다른 영역에서 플립칩패드(111)와 최상층상호접속(127) 사이에 배치된다. 사이에 배치되어 있는 용량성막(119)을 포함하는 그 영역은 커패시터소자로서 작용하고, 최상층상호접속(129)와 플립칩패드(111) 사이의 접합영역(junction region)은 상호접속과 기판(121,도시하지 않음) 사이의 전기적인 연결영역(electrical coupling region)으로서 기능을 한다. 더욱 구체적으로, 플립칩패드(111) 및 최상층상호접속(127)은 커패시터소자를 구성하고, 플립칩패드(111)는 전기적으로 최상층상호접속(129)에 연결된다.
반도체장치는 다음의 과정에 따라 형성된다. 실리콘기판(101) 상에 최상층상호접속(127) 및 최상층상호접속(129)이 형성되기까지의 과정은 제6실시예와 유사하다. 그 다음, 커버막(107)이 형성된다.
최상층상호접속(127)과 최상층상호접속(129)을 가로질러 연장된 영역에서, 커버막(107)의 일부가 선택적으로 제거되어 요면부(concave portion)를 형성하고, 그로 인해, 최상층상호접속(127) 및 최상층상호접속(129)의 표면을 노출시킨다.
뒤이어, 고유전상수막이 커버막(107)의 전체 상부표면 위에 형성된다. 고유전상수막이 패턴화되어, 최상층상호접속(127)의 노출된 부분의 상면과 관련하여, 용량성막(119)이 개구영역(115)의 상부표면을 구성하도록 최상층상호접속(127)을 커버하며, 또한, 최상층상호접속(129)의 노출된 부분으로부터 또는 용량성막(119)를 형성하기 위한 패드비아(pad via,117) 상의 영역으로부터 용량성막(119)을 제거하는 과정이 수행된다.
그 다음, 용량성막(119)과 개구영역(115) 상에 플립칩패드(111)가 형성된다. 각 층을 형성하기 위해 이용가능한 공정 및 그들의 구성은 제2실시예에서 기술된 것을 포함할 수 있다.
본 실시예에서, 플립칩패드(111)는 최상층상호접속에 전기적으로 연결되고, 또한, 커패시터소자가 플립칩패드(111) 및 최상층상호접속(127) 사이에 형성된다. 따라서, 본 실시예에 의하면, 단일 플립칩패드(111)는 기판(121,도시하지 않음)과의 연결부을 생성할 수 있는 동시에 커패시터소자를 형성할 수 있다.
비록 제2실시예에서의 구조의 예시적 수행이 본 실시예에서 보여졌으나, 제1실시예와 같이, 용량성막은 선택적으로 커버막(107)과 같이 형성될 수 있음을 주목해야 한다. 이 경우, 커버막(107)의 두께는 최상층상호접속(127) 위의 영역에서 부분적으로 감소되며, 최상층막상호접속(129) 위에서 최상층상호접속(129)을 노출시키기 위해 커버막(107)이 제거된다.
선택적으로, 제7 및 제8실시예에서와 같이, 패키지된 기판이나 패키지기판과의 연결부(a coupling)가 역시 만들어질 수 있다.
(제10실시예)
본 실시예에서는, 커패시터소자를 구성하는 플립칩패드(111)의 기하형상이 통상의 연결부(예컨데, 도 16의 플립칩패드(131))를 만들기 위한 플립칩패드의 기하형상과 동일한 경우에 촛점을 맞추어 주로 설명된다. 플립칩패드는 통상적으로 격자패턴, 규칙적인 간격을 가지는 배열패턴 및 이와 유사한 것과 같은 소정의 배열규칙에 따라 배열되기 때문에, 배열규칙에 따라 통상의 연결부를 만들기 위한 플립칩패드를 가지지 않는 공간상에 있는, 커패시터소자를 구성하는 플립칩패드(111)의 배열을 고려하여 상기 구성이 만들어진다.
그러나, 적용가능한 플립칩패드(111)의 기하형상은 특별히 제한되는 것은 아니며, 최상층상호접속의 폭 등과 같은 평면기하형상(two-dimensional geometry)에 따라 자유로이 설계될 수 있다. 본 실시예에서는 플립칩패드(111)의 또 다른 평면기하형상이 기술될 것이다.
다음의 설명에서는, 제9실시예의 구성이 예컨데, 플립칩패드당 커패시턴스(말하자면, 면적(area))을 증가시키기 위해 채용되기 적당하도록 선택적으로 구성될 수 있음이 설명될 것이다.
도 10a 및 도 10b는, 본 실시예의 반도체장치의 구성을 보여주는 도면이다. 도 10a는 평면도이고, 도 10b는 도 10a의 E-E'선에 따른 단면도이다. 도 10a 및 도 10b에 나타낸 반도체장치의 기본구성과 그들의 기본적인 제조과정은 제9실시예와 유사하다.
그러나, 본 실시예에서, 플립칩패드(111)와 커버막(107) 내에 제공되는 통공(a through hole)은 미리 정해진 형상이 되도록 디자인되고, 커패시턴스로 작용하는 부분 내에 있는 커버막(107)에 보다 큰 개구(opening)가 제공된다. 그 다음, 용량성막(119)과 플립칩패드(111)가, 제9실시예에서와 같이, 패드비아(117)의 바닥면 상의 소정영역 내에 형성된다.
패키지된 기판이나 패키지기판과의 개선된 접속성을 제공하기 위하여, 바람직하게는 솔더볼의 통일된 기하형상(uniform geometry) 및 높이가 요구되고, 또한, 이들은 플립칩패드의 기하형상 및 땜납의 양에 의해 결정된다. 따라서, 제1 내지 제9실시예의 구성에서, 솔더볼을 형성할 수 있게 하는 플립칩패드(111)와 관련하여, 통상의 연결부(예컨데, 도 16의 플립칩패드(131))를 생성하기 위한 플립칩패드와 동일한 기하형상을 가진 플립칩패드(111)의 기하형상을 선택함으로써, 솔더볼의 통일된 기하형상 및 높이가 제공될 수 있다. 그러나, 플립칩패드(111)가 기판측에 있는 패드에 연결되지 않을 때에, 커패시터소자를 구성하는 플립칩패드(111)의 기 하형상은, 주변의 플립칩패드에 영향을 주지 않는 발명의 범위를 가진 본 실시예에서와 같이, 자유로이 디자인될 수 있다. 이 구성은 커패시터소자 당 증가된 커패시턴스 면적을 제공하고, 따라서, 커패시턴스의 증가가 용이해진다.
본 실시예에서는 제2실시예에서의 구성의 예시적 수행이 설명되지만, 제1실시예와 같이 커버막과 함께 용량성막이 선택적으로 형성되거나 또는 제8실시예의 구성이 채용될 수 있음을 주목해야 한다.
이상, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예가 기술되었으나, 상기 개시는 본 발명의 이해를 돕기 위한 목적임을 이해하여야 하고, 상기 구성과 다른 다양한 구성이 채택될 수 있는 것이다.
예를 들어, 플립칩패드(111)의 하부와 접하도록 제공된 하나 이상의 최상층상호접속을 포함하는 구성이 상기 실시예에 설명되었으나, 이와 달리, 커패시터소자를 구성하는 다수의 플립칩패드(111)가, 하나의 최상층상호접속의 상부와 접하도록 제공될 수 있다. 이 경우, 선택적으로, 다수의 플립칩패드(111)는 각각 다른 전원에 연결될 수도 있다.
본 발명이 상기 실시예에 한정되지 않고, 발명의 범위 및 사상으로부터 벗어나지 않고 개조와 변경이 있을 수 있음은 명백하다.
상기와 같은 구성을 가지는 본 발명의 반도체장치는, 커패시턴스를 형성하기 위한 새로운 전기적인 전도층을 별도로 가질 필요가 없이, 커패시턴스가 반도체장치의 필수구성 사이에 형성될 수 있기 때문에, 커패시터소자를 제공함으로써 발생 하는 생산공정에서의 복잡화는 제거될 수 있다. 또한, 커패시턴스가 상기 최상층상호접속 위의 여유부분(a space area)에 형성될 수 있기 때문에, 장치의 디자인면에서 어느 정도의 유동성을 담보하면서도 여유부분이 커패시터소자를 제공하기 위해 효과적으로 사용될 수 있고, 용이하게 커패시티의 증가를 촉진시킬 수 있다.
또한, 커패시터소자의 하부전극으로서 기능을 하는 최상층상호접촉이 본 발명에서는 전원선(power supply line)으로 사용될 수 있기 때문에, 장치의 구성내에서 전원공급의 안정적인 운영이 가능해 진다.
본 발명에 따른 반도체장치는, 최상층상호접속과 커패시턴스절연막 및 전극패드로 구성된 커패시터소자를 포함하기 때문에, 반도체장치의 생산공정을 복잡하게 하지 않으면서도 최상층상호접속 위의 영역이 커패시터소자를 제공하기 위해 효과적으로 사용될 수 있다.

Claims (13)

  1. 반도체기판과;
    상기 반도체기판 상에 제공된 절연내층(insulating interlayer)과;
    상기 절연내층 속에 파묻힌 다중층상호접속(multiple-layered interconnect)과;
    상기 다중층상호접속 내의 최상층상호접속의 상부표면에 대향(opposite)되도록 제공되고, 상면에 실장된(mounted) 외부연결(external coupling)을 위한 범프전극을 가지는 전극패드(an electrode pad) 및;
    상기 최상층상호접속과 상기 전극패드 사이에 제공된 커패시턴스절연막; 을 포함하고, 여기서, 상기 최상층상호접속과, 커패시턴스절연막 및 상기 전극패드로 구성된 커패시터소자(capacitor element)를 포함하는 반도체장치.
  2. 제1항에 있어서, 상기 전극패드에 결합된 범프전극을 더 포함하는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 절연내층의 상부를 커버하는 제1절연막을 더 포함하되, 여기서, 상기 제1절연막은 상기 최상층상호접속의 상부표면과 대향되는 영역에서의 요면부(concave portion)를 가지도록 제공되며, 상기 전극패드는 상기 요면부의 내측벽을 커버하고 상기 요면부의 외부까지 연장되도록 제공된 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 제1절연막의 두께가 상기 요면부가 형성된 영역에서 감소되며, 감소된 두께를 가지는 영역에 있는 제1절연막이 상기 커패시턴스절연막을 구성하는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 제1절연막이 유기수지막(an organic resin)인 것을 특징으로 하는 반도체장치.
  6. 제3항에 있어서, 상기 요면부는 제1절연막을 관통하여 연장된 통공(a through hole)이고, 상기 반도체장치는 상기 통공의 내측벽을 커버하는 제2절연막을 가지며, 상기 전극패드가 상기 제2절연막 위에 제공된 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 제2절연막은 고유전상수막(a high dielectric constant film)인 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 커패시터소자를 구성하는 상기 최상층상호접속이 전원상호접속(power supply interconnect) 또는 접지상호접속(a grounding interconnect)인 것을 특징으로 하는 반도체장치.
  9. 제1항에 있어서, 상기 커패시터소자를 구성하는 상기 최상층상호접속이 신호상호접속(a signal interconnect)인 것을 특징으로 하는 반도체장치.
  10. 제1항에 있어서, 상기 반도체기판과 플립본딩(flip-bonded)된 기판을 더 포함하고, 상기 전극패드가 상기 기판에 제공된 전원상호접속 또는 접지상호접속에 연결된(coupled) 것을 특징으로 하는 반도체장치.
  11. 제1항에 있어서, 상기 커패시터소자를 구성하는 상기 최상층상호접속 및 전극패드가, 각각 다른 전원전위들(power supply potentials)에 연결된 것을 특징으로 하는 반도체장치.
  12. 제1항에 있어서, 상기 전극패드들 중 하나와 대향된 상기 최상층상호접속은 제1최상층상호접속 및 제2최상층상호접속을 포함하여, 상기 전극패드와 상기 제1최상층상호접속이 제1커패시터소자를 구성하고, 상기 전극패드와 상기 제2최상층상호접속이 제2커패시터소자를 구성하는 것을 특징으로 하는 반도체장치.
  13. 제1항에 있어서, 상기 전극패드들 중 하나와 대향된 상기 최상층상호접속은 제1최상층상호접속 및 제2최상층상호접속을 포함하여, 상기 전극패드와 상기 제1최상층상호접속이 커패시터소자를 구성하고, 상기 전극패드는 상기 제2최상층상호접 속에 전기적으로 연결된(electrically coupled) 것을 특징으로 하는 반도체장치.
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