JP2004266005A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ＭＩＭ容量素子を容易な工程で形成し、且つ、当該ＭＩＭ容量素子の上部電極および下部電極へのコンタクト形成を容易に行う。
【解決手段】ＭＩＭ容量素子の下部電極として機能する第１のアルミ配線３の形成の際には、ＴｉＮ層４１、ＳｉＯＮ層４２から成る二層構造の反射防止膜４が使用される。反射防止膜４のＳｉＯＮ層４２は、そのままＭＩＭ素子の誘電体層として利用される。また、上部電極８１とコンタクトプラグ８２は同一の工程により形成される。上部電極８１とコンタクトプラグ８２の上面の高さは同じであるので、ＭＩＭ容量素子の上部電極８１および下部電極（第１のアルミ配線３）と第２のアルミ配線１０との電気的コンタクトを容易にとることが可能である。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置製造に関するものであり、特に、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量素子の製法に関するものである。
【０００２】
【従来の技術】
従来、半導体装置における容量素子としては、上部電極および下部電極をポリシリコンで形成したものが使用されていた。そのような容量素子を有する半導体装置の製造工程においては、当該容量素子の上部電極は、トランジスタのゲート電極と同じ層のポリシリコンによって形成される。しかし近年、トランジスタのゲート電極形成の際、ゲート電極を形成するポリシリコンにイオン注入を行うことが多い。そのため、容量素子の上部電極も、イオン注入が行われたポリシリコンで形成されることとなる。その結果、上部電極のポリシリコンにおいて空乏化が生じ、容量素子の容量値が、印加電圧や温度に依存して変化してしまう。それにより、半導体装置が誤動作するという問題が生じる。
【０００３】
このような問題を解消するために、近年、電極に金属を用いるＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造の容量素子が使用されている（例えば、特許文献１）。しかし、従来のＭＩＭ容量素子は、上部電極と下部電極との間で高さの違いがあるため、ＭＩＭ容量素子形成後、上部電極および下部電極それぞれの上にコンタクトホールを形成するのが困難である。
【０００４】
また、単一の絶縁膜層内にＭＩＭ容量素子を作り込む技術もある（例えば、特許文献２）。特許文献２に係るＭＩＭ容量素子によれば、上部電極と下部電極との間で高さは同じになる。
【０００５】
【特許文献１】
特開平１−１９８０６１号公報（第２頁、第１図）
【特許文献２】
特開２００２−１００６８０号公報（第４−５頁、第３−５図）
【０００６】
【発明が解決しようとする課題】
しかし上記特許文献２に係るＭＩＭ容量素子の形成工程においては、下部電極の形状が複雑に形成する必要があると共に、当該下部電極を形成するための溝の深さや、誘電体層を堆積する厚さに比較的高い精度が要求され、製造工程の複雑化を招いてしまうことが考えられる。
【０００７】
ＭＩＭ容量素子を有する半導体装置において、ＭＩＭ容量素子を容易な工程により形成すると共に、当該ＭＩＭ容量素子の上部電極および下部電極へのコンタクトを容易な工程で形成することは、半導体装置の製造工程の簡略化を図る上で重要な課題である。
【０００８】
本発明は、ＭＩＭ容量素子を容易な工程で形成可能であり、且つ、当該ＭＩＭ容量素子の上部電極および下部電極へのコンタクト形成を容易に行うことが可能な半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、（ａ）半導体基板上にアルミニウム膜、反射防止膜を順次堆積してパターンニングすることで、上面に前記反射防止膜を有する下部電極を形成する工程と、（ｂ）前記下部電極上に層間絶縁膜を形成し、前記層間絶縁膜の前記下部電極上における容量素子形成領域およびコンタクト形成領域のそれぞれに第１および第２の開口を形成する工程と、（ｃ）前記第２の開口内の前記反射防止膜を除去する工程と、（ｄ）前記第１および第２の開口を有する前記層間絶縁膜上に所定の第１の金属膜を堆積し、前記第１および第２の開口内以外の前記第１の金属膜を除去することで、前記第１の開口内に前記容量素子の上部電極を、前記第２の開口内にコンタクトを、それぞれ形成する工程とを備える。
【００１０】
【発明の実施の形態】
図１は、本発明の実施の形態に係る半導体装置の構造を示す図である。半導体基板上に形成された第１の層間絶縁膜１の上にはバリアメタル２および第１のアルミ配線３が形成される。この第１のアルミ配線３はＭＩＭ容量素子の下部電極として機能する。第１のアルミ配線３の上の反射防止膜４は、第１のアルミ配線３のパターンニングの際の露光工程における寸法変動やハレーションを防止する目的で使用されたものである。一般に、配線材料がアルミである場合、そのパターンニングの際には多層の反射防止膜が使用される。本実施の形態においては、反射防止膜４は、導電体の窒化チタン（ＴｉＮ）層４１と誘電体のシリコン酸窒化膜（ＳｉＯＮ）層４２とから形成される。
【００１１】
第２の層間絶縁膜５内には、第１のアルミ配線３に電気的に接続するコンタクトプラグ８２が形成されると共に、第１のアルミ配線３の上方に反射防止膜４を介して上部電極８１が形成される。即ち、反射防止膜４のＳｉＯＮ層は、当該ＭＩＭ容量素子の誘電体層として機能している。
【００１２】
第２の層間絶縁膜５上には、バリアメタル９を有する第２のアルミ配線１０が形成されている。第２のアルミ配線１０は、上部電極８１およびコンタクトプラグ８２の個々に接続している（即ち図１の如く、第２のアルミ配線１０には、上部電極８１に接続した部分と、コンタクトプラグ８２に接続した部分とが含まれている）。
【００１３】
以下、本実施の形態に係る半導体装置の製造方法を説明する。まず、第１の層間絶縁膜１上にバリアメタル２を堆積した後、第１のアルミ配線３を形成するためのアルミニウム膜を堆積する。そして、アルミニウム膜上にＴｉＮ層４１と誘電体層としてのＳｉＯＮ層４２とから成る反射防止膜４を堆積した後、フォトリソグラフィー技術を用いて、当該反射防止膜４、アルミニウム膜並びにバリアメタル２をパターンニングして、上面に反射防止膜４を有する第１のアルミ配線３を形成する。このときの露光工程において、反射防止膜４は、第１のアルミ配線３の寸法変動やハレーションを防止するように機能する。このとき、当該パターンニングにより形成された第１のアルミ配線３上の反射防止膜４は除去しないでおく。
【００１４】
続いて、反射防止膜４上に第２の層間絶縁膜５を形成する。そして図２の如く、第２の層間絶縁膜５のＭＩＭ容量素子を形成する領域（上部電極８１を形成する領域）並びに、コンタクトプラグ８２を形成する領域にそれぞれ開口５１、開口５２を開口する。このとき、開口５１および開口５２内に露出する反射防止膜４（ＳｉＯＮ層４２）は除去しない。
【００１５】
その後図３のように、第２の層間絶縁膜５上に、開口５２の上方（コンタクトプラグ８２を形成する領域の上方）を開口したフォトレジスト６を形成する。そして、フォトレジスト６をマスクとして反射防止膜４を除去する。即ち、開口５１内の反射防止膜４は残存させたままで、開口５２内の反射防止膜４が除去される。
【００１６】
フォトレジスト６を除去した後、図４のように、第２の層間絶縁膜５上にバリアメタル７を堆積し、次いで、上部電極８１並びにコンタクトプラグ８２を形成するためのタングステン膜８を堆積する。そして、開口５１および開口５２の中以外のタングステン膜８を除去することで、開口５１内に上部電極８１が形成されると共に、開口５２内にコンタクトプラグ８２が形成される。次いで、バリアメタル９並びにアルミニウム膜を堆積しパターンニングすることで、上部電極８１およびコンタクトプラグ８２の個々に接続する第２のアルミ配線１０を形成する。その結果、上記図１に示した半導体装置の構造が得られる。
【００１７】
以上の説明から分かるように、下部電極である第１のアルミ配線３に電気的に接続するコンタクトプラグ８２は、上部電極８１と同一の工程で並行して形成される。また図１に示すように、上部電極８１の上面とコンタクトプラグ８２の上面の高さは同じになるので、上部電極８１並びに下部電極（第１のアルミ配線３）と第２のアルミ配線１０との電気的コンタクトを容易にとることが可能である。つまり、従来のＭＩＭ容量素子のような、上部電極と下部電極との間で高さの違いに起因してコンタクトの形成が困難になるという問題は回避される。また、第１のアルミ配線３の形成の際に使用される反射防止膜をＭＩＭ容量素子の誘電体層として利用するため、製造工程の簡略化に寄与できる。
【００１８】
【発明の効果】
以上説明したように、本発明によれば、ＭＩＭ容量素子を容易な工程で形成可能であり、且つ、当該ＭＩＭ容量素子の上部電極および下部電極へのコンタクト形成を容易に行うことが可能であるという効果がある。
【図面の簡単な説明】
【図１】実施の形態に係る半導体装置の構造を示す図である。
【図２】実施の形態に係る半導体装置の製造工程を示す図である。
【図３】実施の形態に係る半導体装置の製造工程を示す図である。
【図４】実施の形態に係る半導体装置の製造工程を示す図である。
【符号の説明】
１ 第１の層間絶縁膜、２，７，９ バリアメタル、３ 第１のアルミ配線、４ 反射防止膜、４１ ＴｉＮ層、４２ ＳｉＯＮ層、５ 第２の層間絶縁膜、５１，５２ 開口、６ フォトレジスト、８ タングステン膜、８１ 上部電極、８２ コンタクトプラグ、９ バリアメタル、１０ 第２のアルミ配線。

Claims (2)

  1. （ａ）半導体基板上に所定の金属膜、誘電体層を含む反射防止膜を順次堆積してパターンニングすることで、上面に前記反射防止膜を有する下部電極を形成する工程と、
    （ｂ）前記下部電極上に層間絶縁膜を形成し、前記層間絶縁膜の前記下部電極上における容量素子形成領域およびコンタクト形成領域のそれぞれに第１および第２の開口を形成する工程と、
    （ｃ）前記第２の開口内の前記反射防止膜を除去する工程と、
    （ｄ）前記第１および第２の開口を有する前記層間絶縁膜上に所定の第１の金属膜を堆積し、前記第１および第２の開口内以外の前記第１の金属膜を除去することで、前記第１の開口内に前記容量素子の上部電極を、前記第２の開口内にコンタクトを、それぞれ形成する工程とを備える
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    （ｅ）前記工程（ｄ）よりも後に行われ、前記層間絶縁膜上に所定の第２の金属膜を堆積してパターンニングすることで、前記コンタクトおよび前記上部電極の個々に接続する配線を形成する工程をさらに備える
    ことを特徴とする半導体装置の製造方法。
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