KR100924861B1 - Ｍｉｍ 구조 커패시터 제조방법 - Google Patents

Ｍｉｍ 구조 커패시터 제조방법 Download PDF

Info

Publication number
KR100924861B1
KR100924861B1 KR1020070062746A KR20070062746A KR100924861B1 KR 100924861 B1 KR100924861 B1 KR 100924861B1 KR 1020070062746 A KR1020070062746 A KR 1020070062746A KR 20070062746 A KR20070062746 A KR 20070062746A KR 100924861 B1 KR100924861 B1 KR 100924861B1
Authority
KR
South Korea
Prior art keywords
mask pattern
metal layer
segregation
mim
mim structure
Prior art date
Application number
KR1020070062746A
Other languages
English (en)
Other versions
KR20080113817A (ko
Inventor
김백원
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070062746A priority Critical patent/KR100924861B1/ko
Publication of KR20080113817A publication Critical patent/KR20080113817A/ko
Application granted granted Critical
Publication of KR100924861B1 publication Critical patent/KR100924861B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 MIM 구조 커패시터 제조 기술에 관한 것으로, 산화막을 증착하고, 산화막 상에 하부 금속층(AlCu)을 형성하며, 하부 금속층 상부에 절연막을 증착하고, 스퍼터링 공정을 진행하여 증착된 절연막 상부에 상부 금속층을 형성하며, 상부 금속층 상에 포토레지스트(PR)를 도포한 후 그 일부를 선택적으로 제거하여 마스크 패턴을 형성하고, 마스크 패턴을 식각 장벽층으로 하는 식각 공정을 실시하여 상부 금속층의 일부를 선택적으로 제거하며, 하부 금속층의 Cu 편석이 발생하지 않는 온도 조건에서 마스크 패턴의 제거 공정을 실시함으로써, 특정 패턴을 갖는 상부 전극을 형성하고, 하부 전극을 형성하기 위한 패턴 및 식각 공정을 통해 MIM 커패시터를 구현하는 것을 특징으로 한다. 본 발명에 의하면, 장비 에러 등의 비정상적인 상황이 발생하여도 AlCu로 형성된 하부 금속층의 Cu 편석 발생을 방지하고, 하부 전극을 형성하는 메탈 에칭 공정 시 메탈 라인 브리지 등의 불량 발생을 방지할 수 있으며, 소자의 신뢰성을 향상시킬 수 있다.
MIM 커패시터, Cu 편석, 메탈 라인 브리지, 마스크 패턴 제거 공정

Description

ＭＩＭ 구조 커패시터 제조방법{METHOD FOR FABRICATING MIM STRUCTURE CAPACITOR}
도 1a 내지 1d는 일반적인 MIM 커패시터를 가지는 반도체 소자의 제조 공정 단면도,
도 2는 일반적인 MIM 커패시터를 가지는 반도체 소자의 제조 공정으로 인해 발생되는 메탈 라인 브리지들을 도시한 도면,
도 3a 내지 3d는 본 발명의 바람직한 실시예에 따른 MIM 커패시터를 가지는 반도체 소자의 제조 공정 단면도.
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 금속/절연체/금속(MIM: Metal/Insulator/Metal) 구조 커패시터에서 포토레지스트(Photo-Resist, 이하 PR이라 한다) 잔존물을 제거시키는 MIM 구조 커패시터 제조방법에 관한 것이다.
통상적으로, 반도체 소자에 사용하는 커패시터는 그 구조에 따라 크게 PIP(Poly Insulator Poly) 커패시터와 MIM 커패시터로 구분되며, 상기 각 구조의 커패시터는 각각의 고유한 특성이 있어 반도체 소자의 특성에 따라 적절히 선택되어 사용되고 있다.
이중 특히 MIM 구조 커패시터는 고주파를 사용하는 반도체 소자에 사용되고 있는데, 이는 상기 PIP 구조의 커패시터는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 절연체 박막 계면에서 산화반응이 일어나 커패시턴스의 용량이 줄어드는 문제점이 있는 반면, MIM 구조 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 커패시턴스가 없어 높은 용량의 구현이 가능하기 때문이다.
즉, 고주파를 사용하는 반도체 소자에서는 RC 지연에 의해 소자 특성이 달라질 수 있기 때문에 가급적 전기적 특성이 좋은 Metal을 사용하는 MIM 구조의 커패시터가 사용되는 것이다.
이하 첨부된 도면을 참조하여 상세히 설명하도록 한다.
특히, 아래에서는 MIM 스택을 이용하여 커패시터를 형성하는 공정 중 트렌드 형태의 MIM 커패시터 소자가 아닌 플레이트 형태의 MIM 커패시터 제조에 관해 설명하도록 한다.
도 1a 내지 1d는 일반적인 MIM 커패시터를 가지는 반도체 소자의 제조 공정 단면도이다.
도 1a를 참조하면, 산화막(100) 상에 하부 전극(Bottom Electrode) 역할을 하는 하부 금속층(102)을 형성한다. 이때, 하부 금속층(102)에는 전자 이동성(Electro-migration) 방지를 위해 소량의 Cu가 추가된 AlCu를 사용한다. 이후 하 부 금속층(102)이 스퍼터(Sputter)되어 있는 상태에서 절연체 역할을 하는 절연막(104)을 형성하고,　스퍼터링 공정을 진행하여 증착된 절연막(104) 상부에 상부 전극 역할을 수행할 상부 금속층(106)을 형성한다.
여기서, 절연막(104)은 PE-산화물 계열 또는 PE 계열 SiN 또는 SiON 막질이 적용될 수 있으며, 상부 금속층(106)은 Ti 또는 TiN 또는 Ti/TiN 막질로 이루어질 수 있다.
이후 MIM 커패시터 역할을 수행할 부분에 대해 PR(108)을 도포한 후, 그 일부를 선택적으로 제거하여 마스크 패턴을 형성한다. 이후 도 1b에 도시한 바와 같이, 마스크 패턴을 식각 장벽층으로 하는 식각 공정을 실시하여 상기 상부 금속층(106)의 일부를 선택적으로 제거한다.
이와 같은 선택적 에칭 이후에는 불필요한 마스크 패턴을 제거하기 위해 고온(200~300℃) 상태에서 마스크 패턴 제거 및 마스크 패턴 에싱(Ashing) 공정을 진행하게 된다. 이때, 고온의 상태에서 진행하는 이유는 견고화(Hardening)된 마스크 패턴의 제거가 용이하며, 짧은 시간으로도 마스크 패턴 제거가 가능하기 때문이다.
마스크 패턴 제거공정 이후에는 도 1c에 도시한 바와 같이 PR(110)을 도포하고, 도 1d와 같이 식각 공정을 통하여 하부 전극을 형성함으로써, MIM 커패시터를 구현하게 된다.
다만,　AlCu로 형성된 하부 금속층(102)은 200~250℃에서 Cu 편석(Segregation)이 이루어 질 수 있으며, 도 1b에서와 같이 200~300℃의 고온 상태 에서 마스크 패턴 제거 공정을 진행하게 되면 하부 전극을 형성하는 에칭 공정 진행 시 AlCu내 Cu 편석 현상 및 그에 따른 메탈 라인 브리지(Metal Line Bridge)가 발생하게 된다.
도 2는 일반적인 MIM 커패시터를 가지는 반도체 소자의 제조 공정으로 인해 발생되는 메탈 라인 브리지들을 도시한 도면이다.
도 2는 Cu 편석 현상을 나타내는 것으로서, MIM 에칭 후에 의한 하부 전극을 형성하는 과정에서 언더 에칭(Under Etch)에 의한 메탈 라인 브리지가 발생한 것을 나타낸 것이다.
참조번호 200은 웨이퍼 상에서 에러가 발생한 부분을 나타내는 것으로서, 짙은 부분의 다이를 제외한 밝은 부분의 다이들에 대한 에러 여부를 보여주고, 참조번호 202, 204에서는 두개 이상의 분리되어야 하는 메탈 라인이 붙게 되는 메탈 라인 브리지 현상을 나타내고 있다. 또한, 참조번호 206에서는 Cu 편석이 발생된 상태를 나타내고 있다.
상기한 바와 같이 종래 기술에 의한 MIM 커패시터를 가지는 반도체 소자의 제조 공정에 있어서는, 통상적으로 MIM 구조의 형성을 위해 플라즈마를 이용하여 선택적 에칭을 진행하고 불필요한 마스크 패턴 의 제거를 위해 고온의(200~300℃) 마스크 패턴 제거 혹은 마스크 패턴 에싱 공정이 진행되는데, 이때 공정 진행 장비나 비정상적인(Abnormal) 현상에 의해 공정 진행이 진형되는 경우 하부 금속층을 이루는 AlCu내 Cu의 편석(Segregation) 현상이 발생하여 후속 하부 전극을 형성하는 메탈 에칭 공정의 진행 시 언더 에칭(Under Etch)에 의하여 Cu 편석이 발생되 고, 그로 인해 두개 이상의 분리되어야 하는 메탈 라인에 붙게 되는 메탈 라인 브리지(Bridge) 현상 및 메탈 라인이 짧아지는 메탈 라인 쇼트(Short)와 같은 문제를 발생시켜 소자 불량을 발생시키게 되는 문제점이 있었다.
본 발명은 상술한 종래 기술의 한계를 극복하기 위한 것으로, MIM 커패시터 제조 시 상부 전극을 형성한 후, 고온 상태에서의 마스크 패턴 제거 공정으로 인한 하부 금속층(AlCu)의 Cu편석 현상을 방지할 수 있는 MIM 구조 커패시터 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은, MIM 커패시터 제조 시 상부 전극을 형성한 후, 하부 금속층(AlCu)의 Cu편석 현상을 방지하기 위하여 Cu 편석이 발생하지 않는 온도 조건에서 마스크 패턴 제거 공정을 수행할 수 있는 MIM 구조 커패시터 제조방법을 제공하는데 있다.
이와 같은 목적을 실현하기 위한 본 발명은 MIM 구조 커패시터 제조방법으로서, 산화막을 증착하는 단계와, 상기 산화막 상에 하부 금속층(AlCu)을 형성하고, 상기 하부 금속층 상부에 절연막을 증착하는 단계와, 스퍼터링 공정을 진행하여 상기 증착된 절연막 상부에 상부 금속층을 형성하는 단계와, 상기 상부 금속층 상에 포토레지스트(PR)를 도포한 후 그 일부를 선택적으로 제거하여 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각 장벽층으로 하는 식각 공정을 실시하여 상기 상부 금속층의 일부를 선택적으로 제거하는 단계와, 상기 하부 금속층의 Cu 편 석이 발생하지 않는 온도 조건에서 상기 마스크 패턴의 제거 공정을 실시함으로써, 특정 패턴을 갖는 상부 전극을 형성하는 단계와, 하부 전극을 형성하기 위한 패턴 및 식각 공정을 통해 MIM 커패시터를 구현하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 MIM 커패시터 제조 시 상부 전극을 형성한 후, 불필요한 마스크 패턴을 제거하기 위해 저온의 마스크 패턴 제거 및 마스크 패턴 에싱 공정을 수행하는 것이다.
또한, 포토레지스트 제거 공정의 효과를 증대시키기 위해 용제 크리닝 공정을 수행한 뒤, 마스크 패턴 제거 및 마스크 패턴 에싱 공정을 재차 수행한다.
도 3a 내지 3d는 본 발명의 바람직한 실시예에 따른 MIM 커패시터를 가지는 반도체 소자의 제조 공정 단면도이다.
도 3a를 참조하면, 산화막(300) 상에 하부 전극 역할을 하는 하부 금속층(302)을 형성한다. 이때, 하부 금속층(302)에는 전자 이동성 방지를 위해 소량의 Cu가 추가된 AlCu를 사용한다. 이후 하부 금속층(302)이 스퍼터 되어 있는 상태에서 절연체 역할을 하는 절연막(304)을 형성하고, 스퍼터링 공정을 진행하여 증착된 절연막(304) 상부에 상부 전극 역할을 수행할 상부 금속층(306)을 형성한다.
여기서, 절연막(304)은 PE-산화물 계열 또는 PE 계열 SiN 또는 SiON 막질이 적용될 수 있으며, 상부 금속층(306)은 Ti 또는 TiN 또는 Ti/TiN 막질로 이루어질 수 있다.
이후 MIM 커패시터 역할을 수행할 부분에 대해 PR(308)을 도포한 후 노광 공정을 실시하고, 그 일부를 선택적으로 제거하여 마스크 패턴을 형성하는 패터닝 공정을 진행한 후, 도 3b와 같이, 마스크 패턴을 식각 장벽층으로 하여 플라즈마를 이용한 에칭을 통해 상부 금속층(306)을 선택적으로 제거함으로써 상부 전극을 형성한다. 이와 같은 선택적 에칭 이후에는 불필요한 마스크 패턴을 제거하기 위한 마스크 패턴 제거 공정을 수행한다.
이때, 전술한 종래 방법에서와 같이, 200~300℃의 고온 상태에서 마스크 패턴 제거 공정을 진행하게 되면 하부 금속층(302)은 AlCu로 형성된 상태이며, 이는 Cu 편석을 이루게 되는 온도인 200~250℃에 해당하므로 이로 인해 하부 금속층(302)에서는 Cu 편석이 발생될 수 있다. 따라서, 본 발명에서는 Cu 편석의 발생을 방지하기 위해 낮은 저온(200℃ 미만)의 온도 조건에서 마스크 패턴 제거 또는 마스크 패턴 에싱 공정을 진행함으로써, 특정 패턴을 갖는 상부 전극을 형성하게 된다.
또한, 마스크 패턴 제거 공정 시, 언더 에칭(Under Etch)에 의한 메탈 라인의 브리지 발생을 방지하기 위해 용제 크리닝 공정을 수행한 후에 저온 상태에서의 마스크 패턴 제거 공정을 추가적으로 진행하게 되며, 이를 통해 마스크 패턴 제거 공정 시 장비 에러 등의 비정상적인 현상에 대한 하부 전극의 Cu 편석 현상을 방지할 수 있다.
다만, 저온 상태에서의 마스크 패턴 제거 및 에싱 공정을 진행함에 있어서, 견고화된(Hardening) 마스크 패턴 등과 같이 변성된 마스크 패턴 이 존재하는 경우가 발생할 수 있으므로 이와 같은 마스크 패턴에 대한 에싱 저하를 방지하기 위해서는 고압(예컨대, 50~150mTorr의 범위로 설정)의 제거 공정을 수행하거나 O2와 H2 플라즈마를 번갈아 사용한 에싱 공정 또는 황산(H2SO4)과 과산화수소수(H2O2)를 적정비율로 섞은 피라냐 용액(Piranha solution)을 사용하여 제거하는 공정을 수행함으로써, 마스크 패턴 제거를 용이하게 하고, 마스크 패턴의 에싱 저하를 방지할 수 있다.
상기와 같은 저온 상태에서의 마스크 패턴 제거공정 이후에는 도 3c에 도시한 바와 같이 PR(310)을 도포하고, 도 3d와 같이 식각 공정을 통하여 하부 전극을 형성함으로써, MIM 커패시터를 구현하게 된다.
이상 설명한 바와 같이, 본 발명은 MIM 커패시터 제조 시 상부 전극을 형성한 후, 불필요한 마스크 패턴을 제거하기 위해 저온의 마스크 패턴 제거 및 마스크 패턴 에싱 공정을 수행한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허 청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, MIM 커패시터 제조 공정 시 상부 전극을 형성한 이후, 마스크 패턴 제거 공정의 진행 시 저온상태에서 마스크 패턴 제거 공정을 진행함으로써, 장비 에러 등의 비정상적인 상황이 발생하여도 AlCu로 형성된 하부 금속층의 Cu 편석 발생을 방지하고, 하부 전극을 형성하는 메탈 에칭 공정 시 메탈 라인 브리지 등의 불량 발생을 방지할 수 있으며, 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 산화막을 증착하는 단계와,
    상기 산화막 상에 하부 금속층(AlCu)을 형성하고, 상기 하부 금속층 상부에 절연막을 증착하는 단계와,
    스퍼터링 공정을 진행하여 상기 증착된 절연막 상부에 상부 금속층을 형성하는 단계와,
    상기 상부 금속층 상에 포토레지스트(PR)를 도포한 후 그 일부를 선택적으로 제거하여 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 식각 장벽층으로 하는 식각 공정을 실시하여 상기 상부 금속층의 일부를 선택적으로 제거하는 단계와,
    상기 하부 금속층의 Cu 편석이 발생하지 않는 온도 조건에서 상기 마스크 패턴의 제거 공정을 실시함으로써, 특정 패턴을 갖는 상부 전극을 형성하는 단계와,
    하부 전극을 형성하기 위한 패턴 및 식각 공정을 통해 MIM 커패시터를 구현하는 단계
    를 포함하는 MIM 구조 커패시터 제조방법.
  2. 제 1항에 있어서,
    상기 마스크 패턴의 제거는,
    상기 Cu 편석이 발생하지 않는 온도 조건에서 상기 마스크 패턴을 1차 제거하는 단계와,
    용제 크리닝 공정을 수행하는 단계와,
    상기 Cu 편석이 발생하지 않는 온도 조건에서 상기 마스크 패턴을 2차 제거하는 단계
    를 포함하는 것을 특징으로 하는 MIM 구조 커패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 마스크 패턴은,
    O2 및 H2 플라즈마를 번갈아가며 사용하는 플라즈마 공정을 통해 제거되는 것을 특징으로 하는 MIM 구조 커패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 마스크 패턴은,
    피라냐 용액을 이용한 제거 공정인 것을 특징으로 하는 MIM 구조 커패시터 제조방법.
  5. 제 1 항 내지 4항 중 어느 한 항에 있어서,
    상기 마스크 패턴은,
    50~150mTorr의 압력 조건에서 제거되는 것을 특징으로 하는 MIM 구조 커패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 상부 금속은,
    Ti 혹은 TiN인 것을 특징으로 하는 MIM 구조 커패시터 제조방법.
KR1020070062746A 2007-06-26 2007-06-26 Ｍｉｍ 구조 커패시터 제조방법 KR100924861B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070062746A KR100924861B1 (ko) 2007-06-26 2007-06-26 Ｍｉｍ 구조 커패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070062746A KR100924861B1 (ko) 2007-06-26 2007-06-26 Ｍｉｍ 구조 커패시터 제조방법

Publications (2)

Publication Number Publication Date
KR20080113817A KR20080113817A (ko) 2008-12-31
KR100924861B1 true KR100924861B1 (ko) 2009-11-02

Family

ID=40371018

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070062746A KR100924861B1 (ko) 2007-06-26 2007-06-26 Ｍｉｍ 구조 커패시터 제조방법

Country Status (1)

Country Link
KR (1) KR100924861B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100579894B1 (ko) 2004-12-23 2006-05-12 동부일렉트로닉스 주식회사 Ｍｉｍ 커패시터를 갖는 반도체 소자의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100579894B1 (ko) 2004-12-23 2006-05-12 동부일렉트로닉스 주식회사 Ｍｉｍ 커패시터를 갖는 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
KR20080113817A (ko) 2008-12-31

Similar Documents

Publication Publication Date Title
US7417319B2 (en) Semiconductor device with connecting via and dummy via and method of manufacturing the same
US10204859B2 (en) Interconnect structure and fabricating method thereof
KR100551326B1 (ko) 캐패시터를 갖는 반도체 소자 제조 방법
KR100955834B1 (ko) Mim 구조 커패시터 제조방법
KR100482029B1 (ko) 엠아이엠 캐패시터 형성방법
KR100924861B1 (ko) Ｍｉｍ 구조 커패시터 제조방법
KR100924879B1 (ko) Ｍｉｍ 구조 커패시터 제조방법
KR20100079157A (ko) 반도체 소자의 ｍｉｍ 캐패시터 형성 방법 및 그에 따른 ｍｉｍ 캐패시터
US7341955B2 (en) Method for fabricating semiconductor device
TW201901896A (zh) 半導體元件以及其製造方法
KR100929626B1 (ko) 엠아이엠 캐패시터 형성방법
US20080153248A1 (en) Method for manufacturing semiconductor device
KR100807513B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
KR100800666B1 (ko) 반도체 소자의 ｍｉｍ 구조 형성 방법
KR20040059860A (ko) 반도체 스택 구조에서의 ｍｉｍ 캐패시터 제조 방법
KR100688725B1 (ko) 반도체 다마신 공정에서의 ｍｉｍ 캐패시터 제조 방법
JP2004266005A (ja) 半導体装置の製造方法
US6995086B2 (en) Method for fabricating a through hole on a semiconductor substrate
JP4620964B2 (ja) 金属膜のパターン形成方法
US20090184422A1 (en) Method for forming metal line of semiconductor device without production of sidewall oxide in metal line forming region
KR100688724B1 (ko) 고용량 ｍｉｍ 구조 커패시터 제조방법
KR100763679B1 (ko) 반도체 소자의 포토레지스트 패턴 제거 방법
KR100669663B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100641984B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR101073129B1 (ko) 캐패시터의 스토리지노드 분리 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120926

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee