KR100929626B1 - 엠아이엠 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 엠아이엠(MIM : Metal-Insulator-Metal) 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 제1금속막과 유전체막 및 제2금속막을 차례로 증착하는 단계와, 상기 제2금속막을 패터닝하여 상부전극을 형성하는 단계와, 상기 상부전극 및 유전체막 상에 절연막을 증착하는 단계와, 상기 절연막을 블랭킷 식각하여 상기 상부전극의 측벽에 절연막 스페이서를 형성하는 단계와, 상기 유전체막을 식각하는 단계와, 상기 제1금속막을 패터닝하여 하부전극을 형성하는 단계를 포함한다. 본 발명에 따르면, 상부전극의 측벽에 절연막 스페이서를 형성해준 상태로 저압 또는 중압 장비를 사용하여 유전체막을 식각해 줌으로써 상기 유전체막 식각시의 언더컷 발생을 방지할 수 있음은 물론 스퍼터된 하부전극 물질의 재증착에 의한 쇼트성 브릿지 발생도 방지할 수 있다.

Description

엠아이엠 캐패시터 형성방법{Method for forming MIM capacitor}

도 1a 내지 도 1d는 종래의 엠아이엠(MIM) 캐패시터 형성방법을 설명하기 위한 공정 단면도.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 엠아이엠 캐패시터 형성방법을 설명하기 위한 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

20 : 반도체 기판 21 : 제1금속막

21a : 하부전극 22 : 유전체막

23 : 제2금속막 23a : 상부전극

24 : 감광막 패턴 25 : 절연막

25a : 절연막 스페이서 30 : MIM 캐패시터

본 발명은 엠아이엠(MIM : Metal-Insulator-Metal) 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 유전체막의 식각시에 유발되는 쇼트성 브릿지를 방지하기 위한 방법에 관한 것이다.

높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터(Analog Capacitor)는 어드벤스드 아날로그 모스 기술 (Advanced Analog MOS Technology), 특히, A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이다. 이러한 아날로그 캐패시터의 구조로는 피아이피(PIP : Poly-Insulator-Poly), 피아이엠(PIM : Poly -Insulator-Metal), 엠아이피(MIP : Metal-Insulator-Poly) 및 엠아이엠(MIM : Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.

이들 중에서 엠아이엠(이하, MIM) 구조는 직렬 저항(series resistance)이 낮아 높은 Q(Quality Factor) 값의 캐패시터를 구현할 수 있고, 특히, 낮은 써멀 버짓(Thermal Budget) 및 낮은 Vcc, 그리고, 작은 기생성분(Parastic Resistance & Capacitance)을 갖는 바, 현재 아날로그 캐패시터 구조로 널리 이용되고 있다.

이와 같은 MIM 캐패시터를 형성하기 위해 종래에는 다음과 같은 공정을 진행하고 있다.

도 1a 내지 도 1d는 종래의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.

먼저, 도 1a에 도시된 바와 같이, 소정의 하지층을 구비한 반도체 기판(10) 상에 하부전극용 제1금속막(11)과 유전체막(12) 및 상부전극용 제2금속막(13)을 차례로 형성한다.

그런다음, 도 1b에 도시된 바와 같이, 공지의 포토리소그라피 공정에 따라 제2금속막 상에 감광막 패턴(도시안됨)을 형성한 상태에서, 상기 감광막 패턴을 식 각 장벽으로 이용한 식각 공정에 따라 상기 제2금속막과 유전체막을 식각하고, 이를 통해, 상부전극(13a)을 형성한다.

다음으로, 도 1c에 도시된 바와 같이, 식각 장벽으로 이용된 감광막 패턴을 제거한 상태에서 공지의 공정을 통해 제1금속막을 패터닝하여 하부전극(11a)을 형성함과 동시에 회로배선(11b)을 형성하고, 이 결과로서 MIM 캐패시터(14)를 구성한다.

그 다음, 도 1d에 도시된 바와 같이, 상기 단계까지의 기판 결과물 상에 층간절연막(15)을 증착한 후, 공지의 CMP(Chemical Mechanical Polishing) 공정을 통해 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(15)을 식각하여 MIM 캐패시터(14)의 하부전극(11a) 및 상부전극(13a)과 회로배선(11b)을 노출시키는 콘택홀들을 형성하고, 각 콘택홀들 내에 도전물질, 예컨데, 텅스텐을 매립시켜 텅스텐플러그(16)를 형성한다. 이어서, 상기 층간절연막(15) 상에 공지의 공정에 따라 각 텅스텐플러그(16)와 개별 콘택되는 금속배선(17)을 형성하여 MIM 캐패시터의 형성을 완성한다.

그러나, 전술한 종래의 MIM 캐패시터 형성방법에 따르면, 상부전극용 제2금속막을 포함한 유전체막의 식각은 통상 고압(High pressure) 장비를 사용하여 수행하게 되는데, 이 경우, 패턴 측벽에서 유전체막의 언더컷(Undercut)이 발생할 수 있으며, 이에 따라, 언더컷 부위에 전계집중 현상이 나타남으로써 낮은 전압하에서의 브레이크다운(Breakdown)이 발생하게 된다.

반면, 저압(Low pressure) 또는 중압(Middle pressure) 장비를 사용할 경우, 상기한 문제는 해결될 수 있으나, 이와 같이 저압 또는 중압 장비를 사용하게 되면, 고압 장비를 사용하는 경우 보다 상대적으로 스퍼터(sputter)가 심하게 발생하는 바, 하부전극 물질이 스퍼터되면서 MIM 캐패시터의 측벽에 재증착됨으로써 쇼트성 브릿지를 유발하게 된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 유전체막의 언더컷 발생을 방지하면서도 쇼트성 브릿지의 유발을 방지할 수 있는 MIM 캐패시터 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 제1금속막과 유전체막 및 제2금속막을 차례로 증착하는 단계; 상기 제2금속막을 패터닝하여 상부전극을 형성하는 단계; 상기 상부전극 및 유전체막 상에 절연막을 증착하는 단계; 상기 절연막을 블랭킷 식각하여 상기 상부전극의 측벽에 절연막 스페이서를 형성하는 단계; 상기 유전체막을 식각하는 단계; 및 상기 제1금속막을 패터닝하여 하부전극을 형성하는 단계를 포함하는 MIM 캐패시터 형성방법을 제공한다.

여기서, 상기 절연막으로는 산화막(Oxide), 질화막(Nitride) 또는 질산화막 (Oxynitride) 중의 어느 하나를 이용한다.

또한, 상기 절연막을 블랭킷 식각하여 절연막 스페이서를 형성하는 단계와 상기 유전체막을 식각하는 단계는, 상기 절연막과 유전체막이 동일 물질인 경우에 동일 식각 조건으로 동시에 수행한다.

본 발명에 따르면, 상부전극의 측벽에 절연막 스페이서를 형성해준 상태로 저압 또는 중압 장비를 사용하여 유전체막을 식각해 줌으로써 상기 유전체막 식각시의 언더컷 발생을 방지할 수 있음은 물론 스퍼터된 하부전극 물질의 재증착에 의한 쇼트성 브릿지 발생도 방지할 수 있다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 소정의 하지층(도시안됨)을 구비한 반도체 기판(20)을 마련한다. 그런다음, 상기 반도체 기판(20) 상에 하부전극용 제1금속막(21)과 유전체막(22) 및 상부전극용 제2금속막(23)을 차례로 증착한다.

도 2b를 참조하면, 제2금속막 상에 공지의 공정에 따라 상부전극 형성 영역을 한정하는 감광막 패턴(24)을 형성한다. 그런다음, 상기 감광막 패턴(24)을 식각 장벽으로 이용하여 상기 제2금속막을 식각하고, 이를 통해, 상부전극(23a)을 형성한다.

도 2c를 참조하면, 식각 장벽으로 이용된 감광막 패턴을 제거한 상태에서 상부전극(23a)과 노출된 유전체막(22) 상에 절연막(25)을 증착한다. 여기서, 상기 절연막(25)으로는 산화막(Oxide), 질화막(Nitride) 또는 질산화막(Oxynitride) 중의 어느 하나를 이용한다.

도 2d를 참조하면, 절연막을 블랭킷(blanket) 식각하고, 이를 통해, 상부전극(23a)의 측벽에 절연막 스페이서(25a)를 형성한다.

도 2e를 참조하면, 절연막 스페이서(25a)를 포함한 상부전극(23a)을 식각 장벽으로 이용해서 공지의 공정에 따라 유전체막(22)을 식각한다. 이때, 상기 유전체막(22)의 식각은 기존의 고압 장비가 아닌 저압 또는 중압 장비를 사용하여 수행하며, 이 경우, 종래에는 스퍼터된 하부전극 물질의 재증착에 의해 쇼트성 브릿지가 발생되었으나, 본 발명에서는 상부전극(23a)의 측벽에 절연막 스페이서(25a)가 형성되어져 있는 것과 관련해서, 비록, 저압 또는 중압 장비의 사용으로 인해 하부전극 물질의 스퍼터 및 스퍼터된 물질의 재증착이 일어나더라도 상부전극(23a)과 이후에 형성될 하부전극간의 쇼트성 브릿지는 유발되지 않는다.

도 2f를 참조하면, 공지의 공정에 따라 상기 제1금속막을 패터닝하여 하부전극(21a)과 회로배선(21b)을 형성하고, 이 결과로서 MIM 캐패시터(30)를 구성한다.

이후, 도시하지는 않았으나, 상기 단계까지의 기판 결과물 상에 층간절연막을 증착한 후, CMP 공정을 통해 그 표면을 평탄화시키고, 그 다음, 상기 층간절연막 내에 MIM 캐패시터의 하부전극과 상부전극 및 회로배선과 각각 콘택되는 콘택플러그를 형성하며, 그리고나서, 상기 층간절연막 상에 각 콘택플러그와 개별 콘택되는 금속배선을 형성함으로써 본 발명에 따른 MIM 캐패시터의 형성을 완성한다.

이상에서와 같이, 본 발명은 상부전극의 형성 후 그 측벽에 스페이서를 형성해주고, 이러한 상태에서 저압 또는 중압 장비를 사용하여 유전체막을 식각해 줌으 로써, 상기 저압 또는 중압 장비를 사용하는 것으로 인해 상기 유전체막 식각시의 언더컷 발생을 방지할 수 있으며, 또한, 상기 절연막 스페이서의 형성을 통해 스퍼터된 하부전극 물질의 재증착에 의한 쇼트성 브릿지 발생도 방지할 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

1. 반도체 기판 상에 제1금속막과 유전체막 및 제2금속막을 차례로 증착하는 단계;

   상기 제2금속막을 패터닝하여 상부전극을 형성하는 단계;

   상기 상부전극 및 유전체막 상에 절연막을 증착하는 단계;

   상기 절연막을 블랭킷 식각하여 상기 상부전극의 측벽에 절연막 스페이서를 형성하는 단계;

   상기 유전체막을 식각하는 단계; 및

   상기 제1금속막을 패터닝하여 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 절연막은 산화막, 질화막 및 질산화막으로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 MIM 캐패시터 형성방법.
3. 제 1 항에 있어서, 상기 절연막을 블랭킷 식각하여 절연막 스페이서를 형성하는 단계와 상기 유전체막을 식각하는 단계는, 상기 절연막과 유전체막이 동일 물질인 경우에 동일 식각 조건으로 동시에 수행하는 것을 특징으로 하는 MIM 캐패시터 형성방법.

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