KR100297102B1 - 반도체 소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 229920005591 polysilicon Polymers 0.000 claims abstract description 40
- 239000002002 slurry Substances 0.000 claims abstract description 23
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 238000005498 polishing Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 238000007517 polishing process Methods 0.000 claims description 5
- 238000007613 slurry method Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 description 5
- 239000010410 layer Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Semiconductor Memories (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 실린더형 캐패시터의 전하저장전극을 형성하기 위한 폴리실리콘막의 CMP 공정을 산화막에 대한 선택비가 큰 폴리실리콘 슬러리를 이용한 1차 연마 공정과 폴리실리콘막에 대한 선택비가 없는 산화막 슬러리를 이용한 10초 이하의 2차 연마 공정으로 실시하므로써 1차 연마 공정에 의해 균일한 실린더 높이를 확보하고, 2차 연마 공정에 의해 마이크로 스크래치에 의한 마이크로 브리지를 제거한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 실린더형 캐패시터의 전하저장전극을 형성하기 위한 CMP 공정시 폴리실리콘 슬러리(polysilicon slurry)를 이용한 CMP 공정을 실시한 후 산화막 슬러리(oxide slurry)를 이용한 CMP 공정을 짧은 시간동안 실시하여 마이크로 스크래치(micro scratch)내에 존재하는 폴리실리콘을 제거하므로써 전하저장전극 사이의 마이크로 브리지(micro bridge)의 발생을 억제하여 소자의 수율을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
CMP 공정에 의한 실린더형 캐피시터의 전하저장전극 형성 방법을 도 1(a) 및 도 1(b)를 이용하여 설명하면 다음과 같다.
도 1(a)를 참조하면, 게이트 및 접합 영역등의 하부 구조가 형성된 반도체 기판(11) 상부에 층간 절연막(12)을 형성한다. 층간 절연막(12)의 선택된 영역을 식각하여 반도체 기판(11)의 소정 영역을 노출시키는 콘택 홀을 형성한다. 콘택 홀내에 폴리실리콘 또는 금속등의 도전성 물질을 매립시켜 플러그(13)를 형성한 후 전체 구조 상부에 산화막(14)을 형성한다. 산화막(14)을 패터닝한 후 전체 구조 상부에 균일한 두께로 폴리실리콘막(15)을 형성한다. 그리고 전체 구조 상부 감광막 (16)을 형성하여 이후 폴리실리콘막(15)을 연마할 때 연마된 폴리실리콘 잔류물이 전하저장전극으로 사용되는 폴리실리콘막에 접착되는 것을 방지한다.
도 1(b)는 CMP 공정을 실시하여 감광막(16) 및 폴리실리콘막(15)을 연마하여 실린더형 전하저장전극 각각이 절연되어 형성된 상태의 단면도이다.
상기와 같이 실린더형 캐패시터의 전하저장전극 각각을 절연되도록 형성하기 위해서는 다음과 같은 두가지의 CMP 공정을 실시할 수 있다.
첫째, 폴리실리콘과의 CMP 선택비가 크지않은 산화막 슬러리(oxide slurry)를 이용한 CMP 공정이다. 산화막 슬러리는 폴리실리콘 슬러리가 본격적으로 사용되기 전에 폴리실리콘막을 연마하기 위해 많이 사용되었던 방법이다. 산화막 슬러리를 이용한 CMP 공정은 CMP 공정 자체의 불균일성에 의해 캐패시터에 저장되는 전하의 용량이 바뀌게 되어 비트 페일(bit fail) 및 리프레쉬 페일(refresh fail)을 유발할 수 있다는 단점이 있다. 즉 CMP 공정의 공정 불균일성에 의한 연마량의 변화가 순차적으로 캐패시터의 실린더 높이를 변화시키게 되고, 이것이 또한 캐패시터의 전체 면적을 감소시켜 정전 용량을 감소시키게 되어 비트 페일 및 리프레쉬 페일을 유발하게 된다.
둘째, 산화막과의 CMP 선택비가 큰 폴리실리콘 슬러리(polysilicon slurry)를 이용한 CMP 공정이다. 이러한 폴리실리콘 슬러리의 특징으로 도 1(a)의 상황에서 CMP 공정을 실시할 경우 산화막(14)이 연마에 대한 CMP 방지막 역할을 하여 산화막(14)을 경계로 더이상 연마는 진행되지 않게 된다. 따라서, 비록 CMP 공정의 불균일성이 크다고 하더라도 연마가 정지되기 때문에 캐패시터의 실린더 높이가 동일하게 되고 결과적으로 동일한 정전 용량을 갖게 되어 산화막 슬러리를 이용한CMP 공정의 문제는 해결된다.
그러나, 폴리실리콘 슬러리를 이용한 CMP 공정의 문제점은 산화막에 대한 높은 선택비로 인하여 도 2에 도시된 바와 같은 전하저장전극 사이에 마이크로 브리지(micro bridge)(A)가 생성된다는 것이다. 이와 같은 문제는 전하저장전극을 형성하기 위한 폴리실리콘막의 증착 전 또는 폴리실리콘막의 CMP 공정시 발생한 마이크로 스크래치(micro scratch: 작은 골)에 폴리실리콘이 잔존하게 되어 발생되는 것으 로, 잔존된 폴리실리콘은 토폴러지와 슬러리의 높은 선택비로 인하여 연마되지 않고 웨이퍼상에 그대로 존재하여 상기와 같은 마이크로 브리지를 유발하게 된다.
따라서, 본 발명은 실린더형 캐패시터의 전하저장전극을 형성하기 위한 CMP 공정을 실시할 때 마이크로 브리지의 생성을 방지하여 소자의 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 워드라인, 비트 라인 및 절연막등의 하부 구조가 형성된 반도체 기판 상부에 산화막 패턴을 형성하는 단계와, 상기 산화막 패턴이 형성된 반도체 기판 상부에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 연마하여 실린더형 캐패시터의 전하저장전극을 형성하기 위해 CMP 공정을 폴리실리콘 슬러리를 이용한 1차 연마 공정과 산화막 슬러리를 이용한 2차 연마 공정으로 실시하는 단계로 이루어진 것을 특징으로 한다.
도 1(a) 및 도 1(b)는 일반적인 실린더형 캐패시터의 전하저장전극 형성 방법을 설명하기 위해 도시한 소자의 개략적인 단면도.
도 2는 종래의 실린더형 캐패시터의 전하저장전극을 형성하기 위한 CMP 공정 후의 평면 사진.
도 3은 본 발명에 따른 실린더형 캐패시터의 전하저장전극을 형성하기 위한 CMP 공정 후의 평면 사진.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 층간 절연막
13 : 플러그 14, 22 및 32 : 산화막
15, 23 및 33 : 폴리실리콘막 16, 24 및 34 : 감광막
A : 마이크로 브리지
본 발명에서는 산화막 슬러리의 낮은 선택비를 이용하여 마이크로 스크래치내에 존재하는 폴리실리콘을 제거하므로써 마이크로 브리지의 생성을 방지한다.
이하, 본 발명을 도 1(a) 및 도 1(b)에 도시된 실린더형 캐패시터의 전하저장전극 형성 방법을 다시한번 예로 들어 상세히 설명하기로 한다.
도 1(a)를 참조하면, 게이트 및 접합 영역등의 하부 구조가 형성된 반도체 기판(11) 상부에 층간 절연막(12)을 형성한다. 층간 절연막(12)의 선택된 영역을 식각하여 반도체 기판(11)의 소정 영역을 노출시키는 콘택 홀을 형성한다. 콘택 홀내에 폴리실리콘 또는 금속등의 도전성 물질을 매립시켜 플러그(13)를 형성한 후 전체 구조 상부에 산화막(14)을 형성한다. 산화막(14)을 패터닝한 후 전체 구조 상부에 균일한 두께로 폴리실리콘막(15)을 형성한다. 그리고 전체 구조 상부에 감광막(16)을 형성하여 패터닝된 산화막(14) 사이를 매립시킨다. 이때, 감광막(16)은 이후 CMP 공정에 의해 폴리실리콘막을 연마할 때 폴리실리콘 잔류물이 실린더형 캐패시터의 전하저장전극으로 사용되는 폴리실리콘막에 접착되는 것을 방지하는 역할을 한다.
도 1(b)는 CMP 공정을 실시하여 감광막(16) 및 폴리실리콘막(15)을 연마하여 실린더형 전하저장전극 각각이 절연되어 형성된 상태의 단면도이다.
상기에서 CMP 공정을 실시할 때 본 발명에서는 폴리실리콘 슬러리를 이용하여 1차 CMP 공정을 실시하고, 산화막 슬러리를 이용하여 2차 CMP 공정을 실시한다. 즉, 폴리실리콘막을 연마하여 각각의 실린더형 전하저장전극을 절연시키기 위해 산화막에 대한 선택비가 큰 폴리실리콘 슬러리를 이용하여 산화막을 CMP 억제막으로 1차 CMP 공정을 실시하고, 폴리실리콘에 대한 선택비가 없는 산화막 슬러리를 사용하여 10초 이하의 짧은 시간동안 2차 CMP 공정을 실시하여 마이크로 스크래치에 기인한 폴리실리콘의 마이크로 브리지 발생을 억제한다. 또한, 1차 및 2차 CMP 공정은 압력에 의한 실린더형 캐패시터의 파괴를 최소화할 수 있는 약 3∼7PSI의 압력으로 실시한다.
도 3에 본 발명에 따른 방법으로 CMP 공정을 실시한 후의 실린더형 캐패시터의 전하저장전극의 평면도를 도시하였다. 이를 보면 도 2의 종래의 방법에 따른 CMP 공정을 실시한 후의 마이크로 브리지가 제거되었음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 폴리실리콘 슬러리를 이용한 1차 CMP 공정과 산화막 슬러리를 이용한 터치 폴리싱으로 2차 CMP 공정을 실시하므로써 마이크로 스크래치에 기인한 마이크로 브리지를 제거하여 전하저장전극간을 완벽하게 절연할 수 있으며, 이를 통해 비트 페일 및 리프레쉬 페일을 억제하여 소자의 수율을 향상시킬 수 있다.
Claims (3)
- 워드라인, 비트 라인 및 절연막등의 하부 구조가 형성된 반도체 기판 상부에 산화막 패턴을 형성하는 단계와,상기 산화막 패턴이 형성된 반도체 기판 상부에 폴리실리콘막을 형성하는 단계와,상기 폴리실리콘막을 연마하여 실린더형 캐패시터의 전하저장전극을 형성하기 위한 CMP 공정을 폴리실리콘 슬러리를 이용한 1차 연마 공정과 산화막 슬러리를 이용한 2차 연마 공정으로 실시하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 2차 연마 공정은 1 내지 10초동안 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 CMP 공정은 3 내지 7 PSI의 압력으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024897A KR100297102B1 (ko) | 1999-06-28 | 1999-06-28 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024897A KR100297102B1 (ko) | 1999-06-28 | 1999-06-28 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004274A KR20010004274A (ko) | 2001-01-15 |
| KR100297102B1 true KR100297102B1 (ko) | 2001-11-01 |
Family
ID=19596300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990024897A KR100297102B1 (ko) | 1999-06-28 | 1999-06-28 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100297102B1 (ko) |
-
1999
- 1999-06-28 KR KR1019990024897A patent/KR100297102B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010004274A (ko) | 2001-01-15 |
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