KR101087793B1 - 반도체 소자 및 그의 형성 방법 - Google Patents

Abstract

본 발명은 셀 영역에 구비되는 저장전극 콘택과 상기 셀 영역을 제외한 셀 주변 영역에 구비되는 비트라인과 상기 저장전극 콘택 보다 낮은 두께를 갖고, 상기 비트라인 보다 두꺼운 두께를 갖는 층간절연막 및 상기 층간절연막 상에 구비되는 평탄화된 식각정지막을 포함함으로써, 저장전극을 형성하는 과정에서 저장전극 하부에서 발생되는 벙커 디펙트를 방지하고, 셀 주변 영역에 구비되는 비트라인 간 브릿지를 방지하여 반도체 소자의 특성을 향상시키는 효과를 제공한다.

저장 전극, 벙커 디펙트, 비트라인 브릿지

Description

반도체 소자 및 그의 형성 방법{Semiconductor device and method for forming using the same}

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 저장전극 형성 시 셀 영역 및 셀 주변 영역에서 발생되는 문제를 해결하는 반도체 소자 및 그의 형성 방법에 관한 것이다.

최근 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 이러한 셀 영역 면적 감소는 셀 캐피시터의 면적 감소를 수반하며, 센싱 마진과 센싱 속도를 떨어뜨리고, 입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제를 유발하게 된다. 따라서, 제한된 셀 영역에서 충분한 정전용량을 확보할 수 있는 방안에 요구되고 있다.

캐패시터의 정전용량(C)은 ε×As/d 으로 나타낸다. 여기서,ε은 유전율, As는 전극의 유효 표면적, d는 전극간 거리를 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 증가시키거나, 유전체 박막의 두께를 감소시키거나, 유전률을 증가시켜야 한다. 이 중에서 실린더(Cylinder) 구조 등과 같이 캐패시터의 전극 구조를 3차원 형태로 형성하여, 제한된 레아이웃 면적에서 전극의 유효 표면적을 최대한 증대시키는 방안이 제안되고 있다.

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 것으로, (A)는 셀 영역을 나타낸 단면도이고, (B)는 셀 주변 영역을 나타낸 단면도이다. 여기서, 셀 영역은 메인 셀 영역과 더미 셀 영역을 포함한다.

도 1a에 도시된 바와 같이, 반도체 기판(10)의 셀 주변 영역(ⅱ)에 비트라인(12)을 형성하고, 전체 상부에 층간절연막(12)을 형성한 후 비트라인(12)이 노출되도록 층간절연막(12)에 평탄화 식각 공정을 수행한다. 그 다음, 층간절연막(12) 상에 저장전극 콘택홀을 정의하는 감광막 패턴(미도시)을 형성한 후 이를 식각마스크로 셀 영역(A)에 저장전극 콘택홀(미도시)을 형성한 후 저장전극 콘택홀이 매립되도록 도전물질을 매립하여 저장전극 콘택(16)을 형성한다. 그 다음, 반도체 기판(10) 상부에 식각 정지막(18), 희생 산화막(20) 및 하드마스크층(22)을 형성한다. 여기서, 하드마스크층(22)은 비정질 탄소층(a-Carbon) 및 실리콘 산화질화막(SiON)으로 형성한다. 또한, 식각 정지막(18)은 질화막으로 형성한다. 그 다음, 하드마스크층(22) 상부에 저장전극 영역을 정의하는 감광막 패턴(24)을 형성한다.

도 1b 및 도 1c에 도시된 바와 같이, 감광막 패턴(24)을 마스크로 하드마스크층(22)을 식각하여 하드마스크층 패턴(22a)(도 1b). 그 다음, 하드마스크층 패턴(22a)을 식각 마스크로 희생산화막(20)을 식각한다(도 1c). 이때, 하부의 식각 정지막(18)이 노출되도록 한다. 그 다음, 감광막 패턴(24) 및 하드마스크층 패 턴(22a)을 제거한다. 그리고, 희생산화막(20)을 식각 마스크로 식각 정지막(18)을 식각하여 저장전극 콘택 플러그(16)를 노출시킨다. 이때, 더미 영역의 저장전극 영역 CD(Critical Dimension)는 셀 영역의 저장전극 영역 CD보다 크게 형성된다.

도 1d 내지 도 1f에 도시된 바와 같이, 저장전극 영역을 포함하는 전체 상부에 일정 두께의 하부 도전막(26)을 형성한다(도 1d). 여기서, 하부 도전막(26)은 티타늄 질화막(TiN)이다. 그 다음, 희생 산화막(20)이 노출될때까지 평탄화 공정을 수행한다(도 1e). 그 다음, 딥 아웃(Dip-Out) 공정으로 희생 산화막(20)을 제거하여 저장전극(26a)을 형성한다(도 1f).

이때, 상기 딥 아웃 공정 시 사용되는 케미컬(chemical)이 하부 도전막(145)과 접촉되는 부위의 층간절연막(14)으로 침투하여 층간절연막(14)의 일부분을 용해하게 된다. 특히, 더미 영역의 저장전극은 메인 셀 영역의 저장전극 보다 CD가 크기 때문에 층간절연막(14)과 접속되는 면적이 넓어져 'D1'과 같이 더 많은 부분이 용해되어 저장전극이 쓰러지는 문제가 있다. 참고로, 상술한 바와 같은 현상을 '벙커 디펙트(bunker defect)라 한다.

따라서, 도 1g에 도시된 바와 같이 셀 영역의 벙커 디펙트를 개선하기 위하여 저장전극 콘택(16)을 형성한 후 클리닝을 통하여 층간절연막(14)에 소정두께의 리세스를 형성하는 방법이 적용되었다. 그런데, 층간절연막(14)에 클리닝을 수행하는 경우 셀 영역(A) 뿐만 아니라 셀 주변 영역(B)에서도 리세스가 형성되므로, 'D2'와 같이 셀 주변 영역(B)에 구비되는 비트라인(12)의 상부가 노출되어 식각정지막에 형성된 보이드에 의해 케미컬이 층간절연막(14)에 침투되어 비트라인(12)이 브릿지되는 문제가 발생하게 되었다.

본 발명은 종래 기술에 따른 반도체 소자의 형성 과정에서 유발되는 벙커 디펙트 및 셀 주변 영역의 비트라인 브릿지를 해결하고자 한다.

본 발명의 반도체 소자는 셀 영역에 구비되는 저장전극 콘택과 상기 셀 영역을 제외한 셀 주변 영역에 구비되는 비트라인과 상기 저장전극 콘택 보다 낮은 두께를 갖고, 상기 비트라인 보다 두꺼운 두께를 갖는 층간절연막 및 상기 층간절연막 상에 구비되는 평탄화된 식각정지막을 포함하는 것을 특징으로 한다.

이때, 상기 저장전극 콘택과 접속되는 저장전극을 더 포함하는 것을 특징으로 한다.

그리고, 상기 셀 영역에 구비되는 식각 정지막은 상기 셀 주변 영역에 구비되는 식각 정지막의 두께보다 두꺼운 것을 특징으로 한다.

그리고, 상기 셀 영역에 구비되는 상기 식각 정지막의 높이는 1800 내지 2200Å 인 것을 특징으로 한다.

본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판의 셀 주변 영역에 비트라인을 형성하는 단계와 상기 셀 주변 영역을 제외한 셀 영역에 저장전극 콘택을 형성하는 단계와 상기 반도체 기판 상에 상기 저장전극 콘택 보다 낮은 두께를 갖고, 상기 비트라인 보다 두꺼운 두께를 갖는 층간절연막을 형성하는 단계와 상기 층간절연막 상에 평탄화된 식각 정지막을 형성하는 단계 및 상기 저장전극 콘택과 접속되는 저장전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

이때, 상기 층간절연막을 형성하는 단계는 상기 층간절연막 상에 상기 셀 영역을 노출시키는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.

이때, 상기 층간절연막을 식각하는 단계는 습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.

그리고, 상기 식각 정지막을 형성하는 단계는 상기 층간절연막 상에 상기 식각 정지막을 형성하는 단계 및 상기 셀 영역에 구비되는 상기 식각 정지막의 두께와 평탄화되도록 상기 식각 정지막에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 식각 정지막을 형성하는 단계는 상기 셀 영역에 구비되는 상기 식각 정지막의 두께가 상기 셀 주변 영역에 구비되는 상기 식각 정지막의 두께 보다 두껍게 형성하는 것을 특징으로 한다.

본 발명은 저장전극을 형성하는 과정에서 저장전극 하부에서 발생되는 벙커 디펙트를 방지하고, 셀 주변 영역에 구비되는 비트라인 간 브릿지를 방지하여 반도체 소자의 특성을 향상시키는 효과를 제공한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 것으로, (A)는 셀 영역을 나타낸 단면도이고, (B)는 셀 주변 영역을 나타낸 단면도이다. 여기서, 셀 영역은 메인 셀 영역과 더미 셀 영역을 포함한다.

도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 반도체 기판(100)의 셀 영역(A)에 구비된 저장전극 콘택(106) 및 셀 주변 영역(B)에 구비된 비트라인(102)과, 셀 주변 영역(B) 보다 셀 영역(A)에서 낮은 두께를 갖는 층간절연막(104)과, 그 상부에 구비된 평탄화된 식각 정지막(110)과, 저장전극 콘택(106)과 접속되는 저장전극(114a)을 포함한다.

이때, 층간절연막(104)은 셀 영역(A)에서 저장전극 콘택(106)의 두께보다 낮은 두께를 갖고, 셀 주변 영역(B)에서 비트라인(102)의 두께보다 두꺼운 두께를 갖는 것이 바람직하다. 따라서, 셀 영역(A)에 구비되는 식각 정지막(110)의 두께는 셀 주변 영역(B)에 구비되는 식각 정지막(110)의 두께보다 두꺼운 것이 바람직하다. 이때, 셀 영역(A)에 구비된 식각 정지막(110)의 두께는 1800 내지 2200Å가 인 것이 바람직하다.

상술한 바와 같이 본 발명에 따른 반도체 소자는 셀 영역(A)에서는 저장전극(114a)과 층간절연막(104)이 두껍게 형성된 식각정지막(110)에 의해 이격되도록 하여 딥 아웃 공정시 저장전극(114a)을 통하여 침투되는 케미컬이 층간절연막(104)에 쉽게 침투되지 못하도록 하여 벙커 디펙트 현상을 해결할 수 있다. 또한, 상술한 바와 같이 벙커 디펙트 현상을 해결함으로써 층간절연막(104)에 행하여지는 클 리닝공정이 수행되지 않기 때문에 셀 주변 영역(B)에서 층간절연막(104)에 소정두께의 리세스가 형성되지 않아 비트라인(102)이 브릿지되는 문제가 해결될 수 있다.

도 3a에 도시된 바와 같이, 반도체 기판(100)의 셀 주변 영역(B)에 비트라인(102)을 형성하고, 전체 상부에 층간절연막(104)을 형성한 후 비트라인(102)이 노출되도록 층간절연막(102)에 평탄화 식각 공정을 수행한다. 그 다음, 층간절연막(102) 상에 저장전극 콘택홀을 정의하는 감광막 패턴(미도시)을 형성한 후 이를 식각마스크로 셀 영역(A)에 저장전극 콘택홀(미도시)을 형성한 후 저장전극 콘택홀이 매립되도록 도전물질을 매립하여 저장전극 콘택(106)을 형성한다. 그 다음, 반도체 기판(100) 상부에 셀 영역(A)을 오픈시키는 감광막 패턴(108)을 형성한다.

도 3b에 도시된 바와 같이, 감광막 패턴(108)을 식각마스크로 셀 영역(A)의 층간절연막(104)을 식각하여 셀 영역(A)과 셀 주변 영역(B)에 구비되는 층간절연막(104)에 단차가 유발되도록 한다. 이때, 층간절연막(104)은 습식 식각에 의해 식각되는 것이 바람직하다. 그 다음, 전체 상부에 식각 정지막(110)을 형성한 후, 셀 영역(A)의 식각정지막 두께로 평탄화되도록 평탄화 식각 공정을 수행한다. 따라서, 셀 영역(A)에 구비되는 식각 정지막(110)의 두께는 셀 주변 영역(B)에 구비되는 식각 정지막(110)의 두께보다 두껍게 형성된다. 이때, 식각정지막(110)은 1800 내지 2200Å의 두께로 형성하는 것이 바람직하다.

도 3c에 도시된 바와 같이, 평탄화된 식각정지막(110) 상부에 희생 절연막(112)을 형성한 후, 희생 절연막(11) 상부에 저장전극 영역을 정의하는 감광막 패턴(미도시)을 형성하고 이를 식각마스크로 저장전극 콘택(106)이 노출되도록 희 생 절연막(112)을 식각한다. 이때, 도시되지는 않았지만 더미 영역의 저장전극 영역 CD(Critical Dimension)는 셀 영역의 저장전극 영역 CD보다 크게 형성되는 것이 바람직하다.

도 3d 및 도 3f에 도시된 바와 같이, 저장전극 영역이 형성된 희생 절연막(112)의 전체 상부에 하부 도전막(114)을 형성한다(도 3d). 여기서, 하부 도전막(114)은 티타늄 질화막(TiN)인 것이 바람직하다. 그 다음, 희생 산화막(112)이 노출될때까지 평탄화 공정을 수행한다(도 3e). 그 다음, 희생 산화막(112)에 딥 아웃 공정을 수행하여 희생 절연막(112)이 노출되도록 희생 절연막(112)을 제거한다. 이때, 딥 아웃 공정에 적용되는 케미컬은 BOE 용액인 것이 바람직하다.

상술한 과정을 통하여 셀 영역(A)에서는 저장전극 콘택(106) 보다 낮은 두께를 갖는 층간절연막(104) 정지막에 의해 딥 아웃 시에도 케미컬이 층간절연막(104)으로 침투되지 않도록 하고, 셀 주변 영역(B)에는 비트라인(102) 보다 두꺼운 두께를 갖는 층간절연막(104)에 의해 비트라인(102)이 노출되지 않도록 하여 브릿지되는 문제를 해결할 수 있다.

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 것으로, (A)는 셀 영역을 나타낸 단면도이고, (B)는 셀 주변 영역을 나타낸 단면도.

도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 것으로, (A)는 셀 영역을 나타낸 단면도이고, (B)는 셀 주변 영역을 나타낸 단면도.

Claims (9)

1. 셀 영역에 구비되는 저장전극 콘택;

   상기 셀 영역을 제외한 셀 주변 영역에 구비되는 비트라인;

   상기 셀 영역에서 상기 비트라인 높이보다 낮고, 상기 셀 주변 영역에서 상기 비트라인 높이보다 높게 형성되는 층간절연막; 및

   상기 층간절연막 상에 구비되는 평탄화된 식각정지막을 포함하되, 상기 셀 영역에 구비되는 식각정지막은 상기 셀 주변 영역에 구비되는 식각정지막보다 두꺼운 것을 특징으로 하는 반도체 소자.
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,

   상기 저장전극 콘택과 접속되는 저장전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
3. 삭제
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   청구항 1에 있어서,

   상기 셀 영역에 구비되는 상기 식각 정지막의 높이는 1800 내지 2200Å 인 것을 특징으로 하는 반도체 소자.
5. 반도체 기판의 셀 주변 영역에 비트라인을 형성하는 단계;

   상기 셀 주변 영역을 제외한 셀 영역에 저장전극 콘택을 형성하는 단계;

   상기 반도체 기판 상에 상기 셀 영역에서 상기 비트라인 높이보다 낮고, 상기 셀 주변 영역에서 상기 비트라인 높이보다 높게 형성되는 층간절연막을 형성하는 단계;

   상기 층간절연막 상에 평탄화된 식각 정지막을 형성하는 단계; 및

   상기 저장전극 콘택과 접속되는 저장전극을 형성하는 단계를 포함하되,

   상기 셀 영역에 구비되는 식각정지막은 상기 셀 주변 영역에 구비되는 식각정지막보다 두꺼운 것을 특징으로 하는 반도체 소자의 형성 방법.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   청구항 5에 있어서,

   상기 층간절연막을 형성하는 단계는

   상기 층간절연막 상에 상기 셀 영역을 노출시키는 감광막 패턴을 형성하는 단계; 및

   상기 감광막 패턴을 식각마스크로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   청구항 6에 있어서,

   상기 식각하는 단계는

   습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.

   상기 식각 정지막을 형성하는 단계는

   상기 층간절연막 상에 상기 식각 정지막을 형성하는 단계; 및

   상기 셀 영역에 구비되는 상기 식각 정지막의 두께와 평탄화되도록 상기 식각 정지막에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
9. 삭제

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