KR20090044525A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR20090044525A
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더미 영역의 저장전극 콘택 플러그의 크기를 증가시킴으로써, 상기 더미 영역의 저장전극과 저장전극 콘택 플러그 간의 오버랩 마진(Overlap Margin)을 향상시켜 벙커 디펙트(Bunker Defect)를 방지하고, 하부의 비트라인 스페이서를 두껍게 증착하여 상기 더미 영역의 저장전극 콘택 플러그와의 오버랩 불량에 의한 SAC 페일(Self Aligned Contact Fail)을 방지하여 소자의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 종래 기술에 따른 반도체 소자의 문제점을 도시한 사진도.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
200 : 반도체 기판 210 : 절연막
220 : 하드마스크층 230 : 감광막 패턴
240 : 저장전극 콘택홀 245a : 셀 영역의 저장전극 콘택 플러그
245b : 더미 영역의 저장전극 콘택 플러그
250 : 식각 정지막 260 : 저장전극용 산화막 패턴
270 : 하부 전극
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 특히, 셀 영역 및 더미 영역의 저장전극 콘택 플러그 형성 방법에 관한 것이다.
최근 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다.
이러한 셀 영역 면적 감소는 셀 캐피시터의 면적 감소를 수반하며, 센싱 마진과 센싱 속도를 떨어뜨리고, 입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제를 유발하게 된다.
따라서, 제한된 셀 영역에서 충분한 정전용량을 확보할 수 있는 방안에 요구되고 있다.
캐패시터의 정전용량(C)은 ε×As/d 으로 나타낸다. 여기서,ε은 유전율, As는 전극의 유효 표면적, d는 전극간 거리를 나타낸 것이다.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 증가시키거나, 유전체 박막의 두께를 감소시키거나, 유전률을 증가시켜야 한다.
이 중에서 실린더(Cylinder) 구조 등과 같이 캐패시터의 전극 구조를 3차원 형태로 형성하여, 제한된 레아이웃 면적에서 전극의 유효 표면적을 최대한 증대시키는 방안이 제안되고 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 저장전극 콘택 플러그(105)가 구비된 반도체 기판(100) 상부에 버퍼 산화막(미도시), 식각 정지막(110), 저장전극용 산화막(120) 및 하드 마스크층(130)을 형성한다.
여기서, 하드마스크층(130)은 비정질 탄소층(a-Carbon) 및 실리콘 산화질화막(SiON)으로 형성하는 것이 바람직하다.
또한, 식각 정지막(110)은 질화막으로 형성하는 것이 바람직하다.
다음에, 하드마스크층(130) 상부에 저장전극 영역을 정의하는 감광막 패턴(140)을 형성한다.
도 1b 및 도 1c를 참조하면, 감광막 패턴(140)을 마스크로 하드마스크층(130)을 식각하여 하드마스크층 패턴(130a)을 형성한다.
다음에, 하드마스크층 패턴(130a)을 식각 마스크로 저장전극용 산화막(120)을 식각하여 저장전극용 산화막 패턴(120a)을 형성한다.
이때, 하부의 식각 정지막(110)이 노출되도록 하는 것이 바람직하다.
다음에, 감광막 패턴(140) 및 하드마스크층 패턴(130a)을 제거한다.
도 1c를 참조하면, 저장전극용 산화막 패턴(120a)을 식각 마스크로 식각 정지막(110) 및 상기 버퍼 산화막(미도시)을 식각하여 저장전극 콘택 플러그(105)를 노출시킨다.
여기서, 식각 정지막(110) 식각 시 상기 버퍼 산화막(미도시)도 완전히 제거되어야 하므로 과도 식각을 수행하는 것이 바람직하다.
이때, 더미 영역의 저장전극 영역 CD(Critical Dimension)는 셀 영역의 저장전극 영역 CD보다 크게 형성되도록 하는 것이 바람직하다.
도 1d를 참조하면, 저장전극 영역을 포함하는 전체 상부에 일정 두께의 하부 도전막(145)을 형성한다.
여기서, 하부 도전막(145)은 티타늄 질화막(TiN)으로 형성하는 것이 바람직하다.
도 1e를 참조하면, 저장전극용 산화막 패턴(120a)이 노출될때까지 평탄화 공정을 수행한다.
도 1f를 참조하면, 딥 아웃(Dip-Out) 공정으로 저장전극용 산화막 패턴(120a)을 제거하여 실린더 구조의 하부 도전막(145)을 형성한다.
이때, 상기 딥 아웃 공정 시 사용되는 케미컬(chemical)이 하부 도전막(145)과 접촉되는 부위의 산화막 패턴으로 침투하여 산화막 패턴의 일부분을 용해하게 된다.
참고로, 이러한 산화막 패턴의 일부분이 용해되는 현상을 벙커 디펙트(bunker defect)라 한다. 상기 벙커 디펙트는, 일반적으로 하부 도전막으로 사용되는 TiN막 표면이 원형 구조의(columnar structure) 그레인(grain) 형태를 갖기 때문에 발생한다.
즉, TiN막의 그레인 사이를 통해 TiN막으로 이루어진 하부 도전막과 산화막 패턴 간의 접촉부위로 케미컬이 침투하여 벙커 디펙트를 유발하게 된다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 더미 영역의 저장전극의 크기는 증가하는데 비해 저장전극 콘택 플러그의 크기는 셀 영역과 동일하게 형성되므로, 상기 더미 영역에서 저장전극과 저장전극 콘택 플러그 간에 오버랩(Overlap) 불량이 발생(도 2 참조.)하고 이 경우, 딥 아웃 공정 시 습식 케미칼 에 의해 산화막 패턴에 어택이 가해지게 되어 벙커 디펙트가 발생하는 문제가 있다.
상기 문제점을 해결하기 위하여, 더미 영역의 저장전극 콘택 플러그의 사이즈를 증가시킴으로써, 더미 영역의 저장전극과 저장전극 콘택 플러그 간의 오버랩 마진을 향상시켜 벙커 디펙트를 방지하고, 하부의 비트라인 스페이서를 두껍게 증착하여 더미 영역의 저장전극 콘택과의 오버랩 불량에 의한 SAC 페일을 방지하여 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
랜딩 플러그 콘택, 비트라인 콘택 및 비트 라인이 구비된 반도체 기판 상부에 절연막을 형성하는 단계와,
상기 절연막 상부에 저장전극 콘택을 정의하는 감광막 패턴을 형성하되, 더미 영역의 저장전극 콘택홀 CD(Critical Dimension)는 셀 영역의 저장전극 콘택홀 CD보다 크게 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 절연막을 식각하여 저장전극 콘택홀을 형성하는 단계와,
상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하고,
상기 저장전극 콘택홀을 형성하는 단계는
상기 감광막 패턴을 마스크로 상기 절연막을 리세스 시키는 1차 식각 공정과,
상기 리세스된 절연막에 습식 식각을 수행하여 오픈 면적을 증가시키는 2차 식각 공정과,
상기 리세스된 절연막을 더 식각하여 상기 랜딩 플러그 콘택을 노출시키는 저장전극 콘택홀을 형성하는 3차 식각 공정을 더 포함하는 것과,
상기 1차 식각 공정은 15 ~ 50mT의 압력, 1000 ~ 2000W의 파워에서 C4F8, C5F8, C4F6, CH2F2, Ar, O2, Co, N2 및 이들의 조합 중 선택한 어느 하나를 사용하여 진행하는 것과,
상기 1차 식각 공정은 상기 절연막을 1000 ~ 2000Å의 깊이로 리세스시키는 것과,
상기 3차 식각 공정은 15 ~ 50mT의 압력,1000 ~ 2000W의 파워에서 C4F8, C5F8, C4F6, CH2F2, Ar, O2, Co, N2 및 이들의 조합 중 선택된 어느 하나를 사용하여 진행하는 것과,
상기 절연막은 SOD 산화막으로 형성하며, 그 두께는 4000 ~ 10000Å인 것과,
상기 더미 영역의 저장전극 콘택홀 CD는 상기 셀 영역의 저장전극 콘택홀 CD보다 5 ~ 50nm 크게 형성하는 것과,
상기 저장전극 콘택홀을 폴리실리콘층으로 매립하여 저장전극 콘택 플러그를 형성하는 단계를 더 포함하는 것과,
상기 저장전극 콘택 플러그를 포함하는 상기 반도체 기판 전체 상부에 저장 전극용 산화막을 형성하는 단계와,
상기 저장전극용 산화막을 식각하여 저장전극 영역을 정의하는 저장전극용 산화막 패턴을 형성하는 단계와,
상기 저장전극용 산화막 패턴을 포함하는 전체 표면에 하부 도전막을 형성하는 단계와,
평탄화 공정을 수행하여 상기 저장전극용 산화막 패턴을 노출시키는 단계와,
딥 아웃 공정을 수행하여 상기 저장전극용 산화막 패턴을 제거하여 하부 전극을 형성하는 단계를 더 포함하는 것과,
상기 하부 도전막은 TiN막으로 형성하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 3a를 참조하면, 랜딩 플러그 콘택, 비트라인 콘택 플러그 및 비트 라인이 구비된 반도체 기판(200) 상부에 절연막(210) 및 하드마스크층(220)을 형성한다.
여기서, 절연막(210)은 4000 ~ 10000Å 두께의 SOD(Spin On Dielectric) 산화막으로 형성하는 것이 바람직하다.
또한, 하드마스크층(220)은 비정질 탄소층(a-Carbon), 실리콘 산화질화막(SiON) 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것이 바람직하다.
다음에, 하드마스크층(220) 상부에 저장전극 콘택영역을 정의하는 감광막 패턴(230)을 형성한다.
이때, 감광막 패턴(230)은 라인/스페이스(Line/Space) 형태로 형성되는 것이 바람직하며, 더미(Dummy) 영역 최외곽에 형성되는 상기 저장전극 콘택영역의 CD( Critical Dimension, D2)는 셀 영역에 형성되는 저장전극 콘택영역의 CD보다 크게 형성되도록 하는 것이 바람직하다.
도 3b를 참조하면, 감광막 패턴(230)을 마스크로 하드마스크층(220)을 식각하여 하드마스크층 패턴(220a)을 형성한다.
다음에, 하드마스크층 패턴(220a)을 마스크로 절연막(210)을 일부 리세스시키는 1차 식각 공정을 수행한다.
이때, 절연막(210)은 1000 ~ 2000Å의 깊이만큼 리세스되는 것이 바람직하다.
또한, 상기 1차 식각 공정은 15 ~ 50mT의 압력, 1000 ~ 2000W의 파워에서 C4F8, C5F8, C4F6, CH2F2, Ar, O2, Co, N2 및 이들의 조합 중 선택한 어느 하나를 사용하여 진행하는 것이 바람직하다.
도 3c를 참조하면, 습식 식각을 수행하여 상기 리세스된 절연막(210) 상측에 언더 컷(Under Cut)을 형성하는 2차 식각 공정을 수행한다.
이때, 상기 언더 컷에 의해 저장전극 콘택홀 상부의 오픈(Oepn) 면적이 증가된다.
도 3d를 참조하면, 하드마스크층 패턴(220a)을 마스크로 상기 리세스된 절연 막(210)을 더 식각하는 3차 식각 공정을 수행하여 하부의 랜딩 플러그 콘택(미도시)을 노출시키는 저장전극 콘택홀(240)을 형성한다.
여기서, 상기 3차 식각 공정은 5 ~ 50mT의 압력,1000 ~ 2000W의 파워에서 C4F8, C5F8, C4F6, CH2F2, Ar, O2, Co, N2 및 이들의 조합 중 선택된 어느 하나를 사용하여 진행하는 것이 바람직하다.
도 3e 및 도 3f를 참조하면, 감광막 패턴(230) 및 하드마스크층 패턴(220a)을 제거한 후 저장전극 콘택홀(240) 측벽에 스페이서(미도시)를 형성한다.
다음에, 폴리실리콘층으로 저장전극 콘택홀(240)을 매립하여 저장전극 콘택 플러그(245)을 형성한다.
이때, 상기 더미 영역 최외곽에 형성된 저장전극 콘택 플러그(245b)의 CD는 상기 셀 영역 형성된 저장전극 콘택 플러그(245a)의 CD에 비해 크게 형성된 것을 알 수 있다.
또한, 상기 더미 영역에 형성된 저장전극 콘택 플러그(245b)의 CD가 증가될 경우, 플러그 간에 브릿지(Bridge)가 발생하는 것을 방지하기 위해 더미 영역 하부에 형성된 비트라인 콘택 플러그의 CD를 종래의 더미 영역의 비트라인 콘택 플러그의 CD보다 10 ~ 50% 작게 형성 형성한다.
따라서, 상기 더미 영역에 형성된 저장전극 콘택 플러그(245b)와 비트라인 콘택 플러그와의 오버랩 마진(Overlap Margin)을 향상시킬 수 있다.
그 다음, 저장전극 콘택 플러그(245)을 포함하는 반도체 기판(200) 전체 상부에 버퍼 산화막(미도시), 식각 정지막(250) 및 저장전극용 산화막(미도시)을 형 성한다.
그리고, 상기 저장전극용 산화막(미도시), 식각 정지막(250) 및 버퍼 산화막(미도시)을 식각하여 저장전극 콘택 플러그(245)를 노출시키는 저장전극용 산화막 패턴(260)을 형성하고, 저장전극용 산화막 패턴(260)을 포함하는 전체 표면에 일정 두께의 하부 도전막(270)을 형성한다.
여기서, 하부 도전막(270)은 TiN막으로 형성하는 것이 바람직하다.
그 다음, 평탄화 공정을 수행하여 저장전극용 산화막 패턴(260)이 노출되며, 상기 하부 도전막이 분리되도록 한다.
그 다음, 딥 아웃(Dip-Out) 공정으로 저장전극용 산화막 패턴(260)을 제거하여 실린더형 하부 전극을 형성한다.
이때, 더미 영역 최외곽에 형성된 저장전극 콘택 플러그(245b)의 CD가 셀 영역에 형성된 저장전극 콘택 플러그(245a)의 CD보다 크게 형성되어, 저장 전극과의 오버랩 마진(Overlap Margin)이 향상되고, 이로 인해 딥 아웃 공정 시 발생하던 벙커 디펙트가 방지되는 효과가 있다.
본 발명에 따른 반도체 소자의 제조 방법은 더미 영역의 저장전극 콘택 플러그의 사이즈를 증가시킴으로써, 더미 영역의 저장전극과 저장전극 콘택 플러그 간의 오버랩 마진을 향상시켜 벙커 디펙트를 방지하고, 하부의 비트라인 스페이서를 두껍게 증착하여 더미 영역의 저장전극 콘택과의 오버랩 불량에 의한 SAC 페일을 방지하여 소자의 특성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 랜딩 플러그 콘택, 비트라인 콘택 및 비트 라인이 구비된 반도체 기판 상부에 절연막을 형성하는 단계;
    상기 절연막 상부에 저장전극 콘택을 정의하는 감광막 패턴을 형성하되, 더미 영역의 저장전극 콘택홀 CD(Critical Dimension)는 셀 영역의 저장전극 콘택홀 CD보다 크게 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 절연막을 식각하여 저장전극 콘택홀을 형성하는 단계; 및
    상기 감광막 패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 저장전극 콘택홀을 형성하는 단계는
    상기 감광막 패턴을 마스크로 상기 절연막을 리세스 시키는 1차 식각 공정;
    상기 리세스된 절연막에 습식 식각을 수행하여 오픈 면적을 증가시키는 2차 식각 공정; 및
    상기 리세스된 절연막을 더 식각하여 상기 랜딩 플러그 콘택을 노출시키는 저장전극 콘택홀을 형성하는 3차 식각 공정
    을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 1차 식각 공정은 15 ~ 50mT의 압력, 1000 ~ 2000W의 파워에서 C4F8, C5F8, C4F6, CH2F2, Ar, O2, Co, N2 및 이들의 조합 중 선택한 어느 하나를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 1차 식각 공정은 상기 절연막을 1000 ~ 2000Å의 깊이로 리세스시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2 항에 있어서,
    상기 3차 식각 공정은 15 ~ 50mT의 압력,1000 ~ 2000W의 파워에서 C4F8, C5F8, C4F6, CH2F2, Ar, O2, Co, N2 및 이들의 조합 중 선택된 어느 하나를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 절연막은 SOD 산화막으로 형성하며, 그 두께는 4000 ~ 10000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 더미 영역의 저장전극 콘택홀 CD는 상기 셀 영역의 저장전극 콘택홀 CD보다 5 ~ 50nm 크게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 저장전극 콘택홀을 폴리실리콘층으로 매립하여 저장전극 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 저장전극 콘택 플러그를 포함하는 상기 반도체 기판 전체 상부에 저장전극용 산화막을 형성하는 단계;
    상기 저장전극용 산화막을 식각하여 저장전극 영역을 정의하는 저장전극용 산화막 패턴을 형성하는 단계;
    상기 저장전극용 산화막 패턴을 포함하는 전체 표면에 하부 도전막을 형성하는 단계;
    평탄화 공정을 수행하여 상기 저장전극용 산화막 패턴을 노출시키는 단계; 및
    딥 아웃 공정을 수행하여 상기 저장전극용 산화막 패턴을 제거하여 하부 전극을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 하부 도전막은 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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