KR20090044595A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 저장 전극 콘택 플러그를 전기적으로 분리하는 층간절연막에 식각 정지막을 포함하도록 설계함으로써, 저장 전극 영역 형성을 위한 식각 시 비트 라인까지 식각되는 것을 방지할 수 있고, 층간절연막을 식각 속도가 다른 두 개 이상의 물질로 형성하여 와인 글라스 형태의 저장 전극 콘택 플러그를 형성함으로써, 저장 전극과 저장 전극 콘택 플러그 사이의 충분한 오버랩 마진을 확보할 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법 {Semicoductor device and Method of fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 저장 전극과 저장 전극 콘택 플러그에 대한 오버랩을 개선하는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 디램(DRAM: Dynamic Random Access Memory) 셀은 저장될 정보를 나타내는 전하를 저장하기 위한 캐패시터와, 이 캐패시터에 저장된 전하를 어드레싱하는 트랜지스터를 포함한다. 통상 반도체 기판상에 형성되는 트랜지스터는 소스/드레인 영역 사이에 흐르는 전류를 제거하는 게이트 전극을 포함한다. 캐패시터에 저장된 전하는 트랜지스터를 통하여 액세스 된다. 한편, 캐패시터에 저장되는 전하의 용량을 정전용량(C: Capacitance)이라 하며, 이 값이 클수록 많은 정보를 저장할 수 있다.
캐패시터에 대한 정전용량은 다음의 수학식 1과 같이 나타낼 수 있다. 이때, ε는 두 전극 사이에 위치한 유전체막의 종류에 의해 결정되는 유전율이며, d는 두 전극 사이에 떨어진 거리이고, A는 두 전극의 유효 표면적을 의미한다. 수학식 1에 서 알 수 있듯이, 유전율(ε)이 큰 유전체막을 사용할수록, 두 전극 사이의 거리(d)를 줄일수록, 그리고 두 전극의 표면적(A)을 증가시킴으로써 캐패시터의 정전용량을 증가시킬 수 있다.
Figure 112007078521981-PAT00001
여기서, ε은 유전률, A는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다. 전극의 유효 면적을 증가시키기 위해 캐패시터를 콘캐이브(Concave) 구조, 실린더(Cylinder) 구조 등과 같이 캐패시터의 전극 구조를 3차원 형태로 변경하였다.
콘캐이브 구조의 캐패시터는 층간절연막에 캐패시터의 전극이 형성될 홀을 만들고, 홀의 내부 표면에 캐패시터의 하부 전극을 형성시키고, 그 상부에 유전체막과 상부 전극을 적층하여 형성한다. 반도체 소자가 점점 더 고집적화되면서 콘캐이브 구조의 캐패시터로도 제한된 셀 면적 내에서 셀당 요구되는 충분한 캐패시터 용량을 확보하기 힘들게 되었다. 따라서, 콘캐이브 구조의 캐패시터보다 큰 표면적을 제공할 수 있는 실린더 구조의 캐패시터가 제안되었다.
실린더 구조의 캐패시터는 층간절연막에 캐패시터의 전극이 형성될 홀을 만들고, 그 홀의 내부에 캐패시터의 하부 전극을 형성한 후, 층간절연막을 제거시키고, 남은 하부 전극 상부에 유전체막과 상부 전극을 적층하여 형성한다. 실린더 구 조의 캐패시터는 하부 전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘캐이브 구조의 캐패시터보다 큰 정전용량을 가질 수 있다.
그러나, 캐패시터는 저장 전극과 저장 전극 콘택 플러그의 오버랩 마진이 부족하여 오정렬이 발생할 수 있다. 한편, 저장 전극 영역 형성을 위한 식각 공정 시 이러한 오정렬로 저장 전극 콘택 플러그를 전기적으로 분리하는 층간절연막을 식각한다. 또한, 층간절연막 하부에 위치한 비트 라인을 노출하여 자기 정렬적 콘택에 불량이 발생할 수 있다.
본 발명은 저장 전극에 관한 것으로, 특히 저장 전극과 저장 전극 콘택 플러그에 대한 오버랩 불량 개선에 관한 것이다. 본 발명의 일 실시 예에 따르면, 저장 전극 콘택 플러그를 전기적으로 분리하는 층간절연막에 식각 정지막을 포함하도록 설계함으로써, 저장 전극 영역 형성을 위한 식각 시 비트 라인까지 식각되는 것을 방지할 수 있다. 또한, 본 발명은 층간절연막을 식각 속도가 다른 두 개 이상의 물질로 형성하여 와인 글라스 형태의 저장 전극 콘택 플러그를 형성함으로써, 저장 전극과 저장 전극 콘택 플러그 사이의 충분한 오버랩 마진을 확보할 수 있다. 따라서, 저장 전극과 비트 라인의 자기 정렬적 식각 불량을 방지하여 반도체 소자의 수율과 신뢰성을 향상시킬 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
제1 및 제2 랜딩 플러그를 포함한 반도체 기판을 제공하는 단계와, 반도체 기판 상부에 제1 랜딩 플러그와 전기적으로 연결된 비트 라인을 형성하는 단계와, 반도체 기판 상부에 식각 정지막 및 층간절연막의 적층 구조를 형성하는 단계와, 콘택 마스크로 층간절연막을 선택 식각하여 제2 랜딩 플러그를 노출하며, 상부가 하부보다 넓은 프로파일을 갖는 콘택홀을 형성하는 단계와, 콘택홀에 제2 랜딩 플러그와 전기적으로 연결된 콘택 플러그를 형성하는 단계를 포함한다.
또한, 본 발명의 일 실시 예에 따른 반도체 소자는,
상기와 같은 반도체 소자의 제조 방법으로 형성된 상부가 하부보다 넓은 프로파일을 갖는 콘택홀을 포함한다.
본 발명은 저장 전극과 저장 전극 콘택 플러그의 오버랩 마진을 충분히 확보할 수 있다. 또한, 저장 전극과 비트 라인 사이의 자기 정렬적 식각 마진을 확보할 수 있다. 따라서, 반도체 소자의 수율과 신뢰성을 향상시킬 수 있는 이점이 있다.
본 발명의 원리는 저장 전극 콘택 플러그를 전기적으로 분리하는 층간절연막을 식각 정지막을 포함한 식각 속도가 다른 물질로 형성함으로써, 저장 전극 영역 형성을 위한 식각 공정에 대한 식각 공정 마진을 확보하며, 저장 전극과 저장 전극 콘택 플러그 사이의 오버랩 마진을 확보할 수 있다. 이때, 층간절연막은 제1 절연막, 식각 정지막 및 제1 절연막보다 식각 속도가 상대적으로 빠른 제2 절연막으로 형성할 수 있다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 1g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 소자 분리 구조(112), 소스/드레인 영역(114), 게이트(116) 및 랜딩 플러그(118b, 118s)와 같은 하부 구조를 포함한 반도체 기판(110) 상부에 제1 층간절연막(120)을 형성한 후, 비트 라인 콘택 영역을 정의하는 마스크(미도시)로 제1 층간절연막(120)을 선택 식각하여 비트 라인 랜딩 플러그(118b)를 노출 하는 비트 라인 콘택홀(122)을 형성한다. 다음으로, 제1 층간절연막(120) 상부에 비트 라인 도전층(미도시)과 비트 라인 하드 마스크층(미도시)을 형성한 후, 비트 라인 마스크(미도시)를 식각 마스크로 비트 라인 하드 마스크층과 비트 라인 도전층을 패터닝하여 비트 라인 랜딩 플러그(118b)와 전기적으로 연결된 비트 라인(124)을 형성한다. 이때, 비트 라인(126)은 텅스텐(W)층을 포함하는 것이 바람직하다. 한편, 이하에서 후속 비트 라인과 연결되는 랜딩 플러그(118b)를 "비트 라인 랜딩 플러그(또는 제1 랜딩 플러그)"라 정의하고, 후속 저장 전극과 연결되는 랜딩 플러그(118s)를 "저장 전극 랜딩 플러그(또는 제2 랜딩 플러그)"라 정의한다.
도 1b를 참조하면, 비트 라인(124)과 제1 층간절연막(120) 상부에 제2 층간절연막(140)을 형성한다. 이때, 제2 층간절연막(140)은 식각 정지막(134)을 포함하는 것이 바람직하다. 식각 정지막(134)은 후속 식각 공정 또는 세정 공정 시 비트 라인(124)까지 식각되는 것을 방지하는 배리어 막으로 역할을 수행한다. 또한, 제2 층간절연막(140)은 에이치디피(High density plasma: 이하 HDP라 함) 산화막, 에스오디(Spin-on-dielectric: 이하 SOD라 함) 산화막, 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함한다. 이때, 제2 층간절연막(140)은 제3 층간절연막(132), 식각 정지막(134) 및 제4 층간절연막(136)의 적층 구조로 형성하는 것이 바람직하다. 한편, 제3 층간절연막(132)은 500 내지 5,000Å의 두께의 HDP 산화막으로 형성하는 것이 바람직하다. 또한, 식각 정지막(134)은 50 내지 1,000Å의 두께의 질화막으로 형성하는 것이 바람직하다. 그리고, 제4 층간절연막(136)은 500 내지 6,000Å의 두께의 SOD 산화막으로 형성하는 것이 바람직하다.
도 1c를 참조하면, 제2 층간절연막(140) 상부에 저장 전극 콘택 영역(미도시)을 정의하는 마스크 패턴(142)을 형성한 후, 마스크 패턴(142)을 식각 마스크로 제2 층간절연막(140)을 선택 식각하여 저장 전극 랜딩 플러그(118s)를 노출하는 제1 저장 전극 콘택홀(144)을 형성한다. 이때, 제1 저장 전극 콘택홀(144)을 형성을 위한 제2 층간절연막(140)에 식각 공정은 건식 식각 방법으로 수행하는 것이 바람직하다. 한편, 건식 식각 방법은 15 내지 50mTorr의 압력과 1,000~2,000W의 파워하에서 불화 탄소, 아르곤(Ar), 산소(O2), 일산화 탄소(CO), 질소(N2) 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나의 가스를 이용하여 수행하는 것이 바람직하다.
도 1d를 참조하면, 도 1c에 도시된 제1 저장 전극 콘택홀(144)의 표면에 세정 공정을 수행하여 제2 저장 전극 콘택홀(146)을 형성한다. 이때, 제2 저장 전극 콘택홀(146)은 상부의 폭(146a)이 하부의 그것(146b)보다 넓은 프로파일을 가질 수 있다. 이때, 세정 공정은 비오이(Buffer oxide etchant: BOE) 용액, 불산(HF) 용액 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나의 용액을 이용하여 수행하는 것이 바람직하다. 이때, 세정 공정 시 제4 층간절연막(136)이 제3 층간절연막(132)보다 식각 속도가 빨라 제2 저장 전극 콘택홀(146)에서 상부의 폭(146a)이 하부의 그것(146b)보다 넓은 프로파일을 얻을 수 있다. 예를 들면, 세정 공정 시 제4 층간절연막(136)의 식각 속도는 제3 층간절연막(132)의 그것보다 10배 이상인 것이 바람직하다. 한편, 세정 공정 조건은 제2 저장 전극 콘택홀(146)의 상부가 인접한 제2 저장 전극 콘택홀(146)과 연결되지 않도록 조절될 수 있다.
도 1e를 참조하면, 제2 저장 전극 콘택홀(146)과 마스크 패턴(142) 상부에 제2 도전층(미도시)을 형성하여 제2 저장 전극 콘택홀(146)을 매립한다. 다음으로, 제2 층간 절연막(140)을 노출할 때까지 제2 도전층을 평탄화 식각하여 저장 전극 랜딩 플러그(118s)와 전기적으로 연결된 저장 전극 콘택 플러그(150)를 형성한다. 이때, 저장 전극 콘택 플러그(150) 형성을 위한 평탄화 식각 공정은 화학적 기계적 연마(Chemical mechanical polishing: CMP) 방법, 에치-백(Etch-back) 방법 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 이용하여 수행하는 것이 바람직하다. 또한, 제2 도전층은 폴리실리콘층을 포함하는 것이 바람직하다.
도 1f를 참조하면, 저장 전극 콘택 플러그(150)과 제2 층간 절연막(140) 상부에 제2 식각 정지막(152)을 형성한 후, 제2 식각 정지막(152) 상부에 제5 층간절연막(154)을 형성한다. 이때, 제5 층간절연막(154)은 피에스지 산화(PSG oxide)막, 피이-테오스 산화(PE-TEOS oxide)막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다. 다음으로, 저장 전극 영역을 정의하는 마스크(미도시)로 제5 층간절연막(154)과 제2 식각 정지막(152)을 선택 식각하여 저장 전극 콘택 플러그(150)의 일부를 노출하는 저장 전극 영역(156)을 형성한다.
도 1g를 참조하면, 저장 전극 영역(156)을 포함한 제5 층간절연막(154)과 제2 식각 정지막(152) 상부에 제3 도전층(미도시)을 형성한 후, 제5 층간절연막(154)을 노출할 때까지 제3 도전층에 대한 평탄화 식각 공정을 수행하여 하부 저장 전극(160)을 형성한다. 이때, 제3 도전층은 티타늄(Ti)층, 티타늄 질화(TiN)막 및 이 들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다. 또한, 제3 도전층에 대한 평탄화 공정은 화학적 기계적 연마(Chemical mechanical polishing) 방법이나 에치-백(Etch-back) 방법으로 수행하는 것이 바람직하다. 이후 공정은 하부 저장 전극(160)을 노출하는 딥-아웃 공정, 유전체막 형성 공정, 상부 전극 형성 공정을 수행하여 캐패시터를 완성할 수 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 1g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
110 반도체 기판 112: 소자 분리 구조
114: 소스/드레인 영역 116: 게이트
118b, 118s: 랜딩 플러그 120: 제1 층간절연막
122: 비트 라인 콘택홀 124: 비트 라인
134: 식각 정지막 132: 제3 층간 절연막
136: 제4 층간 절연막 140: 제2 층간 절연막
142: 마스크 패턴 144: 제1 저장 전극 콘택홀
146: 제2 저장 전극 콘택홀 146a: 상부의 폭
146b: 하부의 폭 150: 저장 전극 콘택 플러그
152: 제2 식각 정지막 154: 제5 층간 절연막
156: 저장 전극 영역 160: 하부 저장 전극

Claims (11)

  1. 제1 및 제2 랜딩 플러그를 포함한 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 상기 제1 랜딩 플러그와 전기적으로 연결된 비트 라인을 형성하는 단계;
    상기 반도체 기판 상부에 식각 정지막 및 층간절연막의 적층 구조를 형성하는 단계;
    콘택 마스크로 상기 층간절연막을 선택 식각하여 상기 제2 랜딩 플러그를 노출하며, 상부가 하부보다 넓은 프로파일을 갖는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 상기 제2 랜딩 플러그와 전기적으로 연결된 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 층간절연막은 에이치디피(High density plasma: 이하 HDP라 함) 산화막, 에스오디(Spin-on-dielectric: 이하 SOD라 함) 산화막, 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나의 절연막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 층간절연막은 상기 HDP 산화막, 상기 식각 정지막 및 상기 SOD 산화막 의 적층구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 HDP 산화막은 500 내지 5,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 식각 정지막은 50 내지 1,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제3항에 있어서,
    상기 SOD 산화막은 500 내지 6,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 콘택홀 형성 단계는
    상기 층간절연막 상부에 콘택홀 영역을 정의하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 상기 층간절연막을 선택 식각하여 상기 제2 랜딩 플러그를 노출하는 단계;
    상부의 폭이 하부보다 넓은 프로파일을 갖도록 상기 제1 콘택홀 표면을 세정하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 층간절연막에 대한 선택 식각 공정은 건식 식각 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 건식 식각 방법은 15 내지 50mTorr의 압력과 1,000~2,000W의 파워하에서 불화 탄소 가스, 아르콘(Ar), 산소(O2), 일산화 탄소(CO), 질소(N2) 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나의 가스 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서,
    상기 세정 공정은 비오이(Buffer oxide etchant: BOE) 용액, 불산(HF) 용액 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나의 용액을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 상기 제1항의 반도체 소자의 제조 방법으로 형성된 상부가 하부보다 넓은 프로파일을 갖는 콘택홀을 포함한 반도체 소자.
KR1020070110737A 2007-10-31 2007-10-31 반도체 소자 및 그 제조 방법 KR100949880B1 (ko)

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