KR100571634B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 비트라인과 금속배선을 연결하는 메탈 콘택형성시, 세정공정에서 콘택홀의 프로파일이 급격하게 변하는 것을 방지하여 메탈 콘택 공정시 안정적인 콘택저항의 확보 및 소자의 신뢰성을 향상시킨 발명이다. 이를 위한 본 발명은, 반도체 소자의 제조방법에 있어서, 반도체 기판 상에 비트라인 하드마스크를 구비한 비트라인을 형성하고 상기 비트라인을 덮는 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상부에 캐패시터 산화막으로 사용되는 PSG 막을 형성하되, 상기 기판 쪽으로 갈수록 인의 농도가 증가하는 농도구배를 갖는 PSG 막을 형성하는 단계; 상기 PSG 막 상에 캐패시터 산화막으로 사용되는 TEOS 막을 형성하는 단계; 상기 PSG 막과 TEOS 막을 선택적으로 제거하여 캐패시터를 형성한 후, 상기 캐패시터를 덮는 제 2 층간절연막을 형성하는 단계; 상기 비트라인을 노출시키는 메탈 콘택홀을 형성하고, HF 또는 BOE 가 포함된 세정공정을 진행하는 단계; 및 상기 메탈 콘택홀을 도전물질로 매립하는 단계를 포함하여 이루어진다.

메탈 콘택 플러그, PSG 막, TEOS 막, 종횡비, 농도구배, 세정공정

Description

반도체 소자의 제조방법{FABRICATING METHOD OF SEMICONDUCTOR DEVICE}

도1a는 종래기술에 따라 제조된 반도체 메모리 소자에서 셀 영역과 주변회로 영역의 단면을 도시한 단면도,

도1b는 도1a에 도시된 비트라인을 노출시키는 콘택홀 주위를 확대하여 도시한 도면,

도2a 내지 도2c는 종래기술에서 메탈 매립불량 및 볼캐이노 발생을 도시한 사진,

도3a 내지 도3d는 본 발명의 일 실시예에 따른 반도체 소자 제조공정을 도시한 공정단면도.

*도면의 주요부분에 대한 부호의 설명*

30 : 비트라인

31 : 비트라인 하드마스크

32 : 제 1 층간절연막

33 : PSG 막

34 : TEOS 막

35 : 상부전극

36 : 제 2 층간절연막

37 : 콘택홀

본 발명은 반도체 메모리 소자에서 주변회로 영역의 비트라인과 금속배선을 연결하기 위한 메탈콘택 형성공정시, 2 층으로 형성된 캐패시터 산화막 중, 하단에 위치한 PSG 막의 인(P) 농도를 조절하여 메탈콘택 공정의 불량을 감소시킨 발명이다.

현재, 반도체 소자 중에서 특히 메모리 소자는, 그 집적도가 증가함에 따라 기억정보의 기본 단위인 1 비트를 기억시키는 메모리 셀의 면적이 점차 작아지고 있다.

이는 반도체 산업의 발전에 따라 웨이퍼 당 생산가능한 칩의 수를 증가시키기 위하여 제품의 생산에 적용되는 패턴의 사이즈를 계속 감소시키고 있기 때문이다.

그런데, 이러한 메모리 셀의 축소에 비례하여 캐패시터의 면적도 계속 감소시킬 수는 없는 바, 이는 소프트 에러(Soft Error)를 방지하고 안정된 동작을 유지하기 위해서 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다.

따라서, 제한된 셀 면적내에 캐패시터의 용량을 적정값 이상으로 유지시키기 위한 연구가 요구되고 있으며, 이는 대개 3가지 방법으로 나뉘어 진행되어 왔다.

즉, 유전체의 두께 감소, 캐패시터의 유효면적의 증가, 비유전율이 높은 재료의 사용 등이 고려되어 왔다.

이중에서 캐패시터의 유효면적을 증가시키는 방법을 살펴보면 다음과 같다. 캐패시터의 축전용량은 두 전극 간의 면적을 넓힘으로써 증가시킬 수 있는데, 앞에서 언급한 바와같이 칩 사이즈의 감소를 위해 칩의 평면적인 면적은 계속 감소시킬 수 밖에 없기 때문에, 필연적으로 수직방향으로의 높이가 증가된다.

디램 소자의 경우, 그러한 수직방향으로 높이 증가경향이 가장 뚜렷한 제품으로서, 셀 당 요구되는 충전용량은 변화가 없으나, 패턴의 감소에 따른 트랜지스터의 특성열화를 감쇄시킬 목적으로, 필요 축전용량을 오히려 더 높게 요구하고 있기 때문에 수직방향으로의 높이 증가가 현저하다.

현재, 100nm 급 이하의 디램소자에서는 비트라인 형성 후에 그 상부에 캐패시터를 형성하는 것이 일반적이어서, 이와같은 수직방향으로의 높이 증가는 더욱 심화되고 있으며 이는 곧, 후속으로 진행되는 메탈콘택 높이의 증가를 유발하고 있다.

전술한, 디램소자의 경우 소자의 크기가 감소함에 따라 메탈 콘택의 사이즈 역시 감소하고 있지만, 수직방향으로의 높이는 증가는 오히려 증가하고 있기 때문에, 메모리 소자의 주변회로 영역에서는 상층부의 금속배선과 비트라인을 연결하기 위한 메탈콘택 공정이 점점 더 어려워지고 있다.

또한, 캐패시터의 용량을 높이기 위하여 캐패시터 산화막으로 PSG 막과 TEOS 막을 적층하여 사용하고 있는데. 이에 대해서도 문제점이 발생하고 있다. 통상적으로 캐패시터를 형성하기 위해서는 캐패시터 산화막을 식각하여 실린더 형 또는 콘캐이브 구조의 캐패시터를 형성하고 있다.

이러한 캐패시터 산화막 식각시에, 하부로 내려갈 수록 식각경사(etch slope)가 발생할 수 밖에 없으며, 이러한 식각경사는 캐패시턴스를 저하시키는 요인이 되기 때문에 이를 극복하고자, 막질이 다른 PSG 막과 TEOS 막을 적층하여 사용하고 있다.

즉, 하단에는 습식식각시의 식각속도가 빠른 PSG 막을 사용하고 있으며, 그 상단에는 TEOS 산화막을 사용하는 것이 일반적이다. 이러한 기술을 적용할 경우, 메탈 콘택이 형성되는 영역에도 PSG 막이 존재하게 되어, 세정공정시 영향을 받게 된다.

즉, 메탈 콘택홀 형성 후 수행되는 세정공정(M1 contact etch post cleaning) 및 배리어 메탈 증착 전에 수행되는 세정공정(Barrier Metal Pre cleaning)에서 사용되고 있는 BOE(완충산화막 식각제, Buffered Oxide Etchant : BOE) 또는 HF 식각제에 의해 선택적으로 습식식각이 일어나게 되어, TEOS 막과 PGS 막 사이의 경계부위에서 급격한 식각 프로파일의 변화가 생긴다.

이러한 현상은, 후속 배리어 메탈 증착시에 원하는 두께보다 얇은 두께의 배리어 메탈이 증착되는 원인이 될 뿐만 아니라, 배리어 메탈 증착후, 텅스텐 플러그 증착시에 볼캐이노(volcano) 현상을 유발하는 문제가 되고 있다.

도1a는 종래기술에 따른 반도체 소자 제조공정에서 캐패시터 완료후 비트라인과 접속하는 메탈콘택까지 형성된 모습을 보인 도면으로 이를 참조하여 종래기술을 설명하면 다음과 같다.

먼저, 도1a에 도시된 바와같이 반도체 기판(10) 상에 활성영역과 필드영역을 정의하는 소자분리막(11)을 형성한다. 이후, 반도체 기판(10) 상에 스페이서(13)를 구비한 게이트 전극(12)을 형성하고, 게이트 전극의 측면에 소스/드레인 영역(14)을 형성하기 위한 이온주입 공정을 진행한다.

이후에, 게이트 전극(12)을 덮는 제 1 층간절연막(16)을 형성한 후, 적절한 식각공정, 폴리실리콘 증착공정 및 평탄화 공정 등을 통해 게이트 전극(12) 사이를 채우고 있는 랜딩플러그(15)을 형성한다. 다음으로, 제 1 층간절연막(16) 상에 비트라인(17)을 패터닝한 후, 상기 비트라인(17)을 덮는 제 2 층간절연막(18)을 형성한다. 여기서, 비트라인(17)은 그 상부에 비트라인 하드마스크를 구비하고 있으나, 도1a에는 도시하지 않았다.

다음으로 제 2 층간절연막(18) 및 제 1 층간절연막(16)을 관통하여 랜딩 플러그(15)와 접하는 스토리지 노드 콘택 플러그(storage node contact plug)(19)를 형성한다. 스토리지 노드 콘택 플러그(19)로는 도핑된 폴리실리콘 또는 텅스텐 등이 사용될 수 있으며, 스토리지 노드 콘택 플러그(19)의 최상부에는 확산방지막(미도시)이 구비될 수도 있다.

다음으로, 스토리지 노드 콘택 플러그(19)를 포함하는 제 2 층간절연막(18) 상에 PSG 막(20) 및 TEOS 막(21)을 적층하여 형성한다. 이와같이 막질이 서로 다른 캐패시터 산화막(20, 21)을 적층하여 사용하는 경우에는, 캐패시터 홀(hole) 형성시 하부쪽이 볼록한 항아리 형태를 얻을 수 있기 때문에, 이와같은 구조를 많이 채택하고 있음은 전술한 바와같다.

이어서, PSG 막(20) 및 TEOS 막(21)을 선택적으로 제거하여 스토리지 노드 콘택 플러그(19)와 그 주위를 노출시키는 캐패시터 홀을 형성한다.

다음으로 캐패시터 홀의 표면을 따라 하부전극용 전도물질(22)을 형성하고, 화학기계연마(CMP) 등을 적용하여 하부전극(22)을 셀 단위로 분리시킨다. 이어서, 하부전극(22) 상에 유전막(23), 상부전극(24)을 차례로 형성하여 캐패시터를 완성한다.

이후, 캐패시터를 덮는 제 3 층간절연막(25)을 형성한 후, 금속배선(28)과 주변회로 영역의 비트라인(17)을 전기적으로 연결하기 위한 텅스텐 플러그(27) 형성공정이 진행된다.

이러한 텅스텐 플러그 형성공정에서는, 제 3 층간절연막(25), TEOS 막(21), PSG 막(20), 제 2 층간절연막(18) 및 비트라인 하드마스크(미도시)을 선택적으로 제거하여 비트라인(17)을 노출시키는 콘택홀을 형성한 다음, 콘택홀 내부를 배리어메탈(26)과 텅스텐 플러그(27)로 채우게 된다. 이후에 금속배선(28) 형성공정이 진행된다.

도1b는 도1a에 도시된 구조 중에서, 비트라인을 노출시키는 콘택홀 주위를 확대하여 도시한 도면으로, 비트라인(17), 비트라인 하드마스크, 층간절연막(18), PSG 막(20), TEOS 막(21), 상부전극(24), 콘택홀(27)이 도시되어 있다.

도1b에서 TEOS 막(21)과 PSG 막(20) 사이의 경계면을 유심히 살펴보면, 그 식각 프로파일이 급격한 negative 프로파일을 이루고 있음을 알 수 있다. 즉, TEOS 막(21) 에서는 콘택홀의 사이즈가 작다가, PSG 막(20)으로 넘어오면서 콘택홀의 사이즈가 갑자기 커지고 있음을 알 수 있다.

이는 전술한 바와같이 메탈 콘택홀 형성 후 수행되는 세정공정(M1 contact etch post cleaning) 및 배리어 메탈 증착 전에 수행되는 세정공정(Barrier Metal Pre cleaning)에서 사용되고 있는 BOE(완충산화막 식각제, Buffered Oxide Etchant : BOE) 또는 HF 식각제에 의해 선택적으로 습식식각된 결과로서, 메탈 매립의 불량 또는 볼캐이노 현상을 유발하여 소자의 특성을 저하는 요인이 되어왔다.

도2a 내지 도2c는 위와같은 현상때문에 메탈 매립의 불량 또는 볼캐이노가 발생한 모습을 도시한 사진이다.

본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 캐패시터 산화막으로 사용된 PSG 막과 TEOS 막 사이의 경계면에서 급격한 식각 프로파일을 방지한 반도체 소자의 제조방법을 제공함을 그 목적으로 한다.

상기한 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 비트라인 하드마스크를 구비한 비트라인을 형성하고, 상기 비트라인을 덮는 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막 상부에 캐패시터 산화막으로 사용되는 PSG막을 형성하되, 상기 기판 쪽으로 갈수록 인의 농도가 증가하는 농도 구배를 갖는 PSG막을 형성하는 단계와, 상기 PSG막 상에 캐패시터 산화막으로 사용되는 TEOS막을 형성하는 단계와, 상기 PSG막과 상기 TEOS막을 선택적으로 제거하여 캐패시터를 형성한 후, 상기 캐패시터를 덮는 제2 층간 절연막을 형성하는 단계와, 상기 비트라인을 노출시키는 메탈 콘택홀을 형성하고, HF 또는 BOE가 포함된 세정공정을 진행하는 단계와, 상기 메탈 콘택홀을 포함하는 상기 제2 층간 절연막 상에 배리어 메탈과 텅스텐을 연속하여 형성하여 상기 메탈 콘택홀을 매립하는 단계와, 전면식각공정을 적용하여 상기 메탈 콘택홀을 매립하고 있는 상기 배리어 메탈 및 텅스텐을 제외한 나머지 배리어 메탈과 텅스텐을 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

또한 본 발명은, 반도체 소자의 제조방법에 있어서, 반도체 기판 상에 비트라인 하드마스크를 구비한 비트라인을 형성하고, 상기 비트라인을 덮는 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막 상부에 캐패시터 산화막으로 사용되는 BPSG막을 형성하되, 상기 기판 쪽으로 갈수록 인의 농도가 증가하는 농도 구배를 갖는 BPSG막을 형성하는 단계와, 상기 BPSG막 상에 캐패시터 산화막으로 사용되는 TEOS막을 형성하는 단계와, 상기 BPSG막과 상기 TEOS막을 선택적으로 제거하여 캐패시터를 형성한 후, 상기 캐패시터를 덮는 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막, 상기 캐패시터 산화막 및 상기 제1 층간 절연막을 선택적으로 식각하여 상기 비트라인을 노출시키는 메탈 콘택홀을 형성하고, HF 또는 BOE가 포함된 세정공정을 진행하는 단계와, 상기 메탈 콘택홀을 포함하는 상기 제2 층간 절연막 상에 배리어 메탈과 텅스텐을 연속하여 형성하여 상기 메탈 콘택홀을 매립하는 단계와, 전면식각공정을 적용하여 상기 메탈 콘택홀을 매립하고 있는 상기 배리어 메탈 및 텅스텐을 제외한 나머지 배리어 메탈과 텅스텐을 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

본 발명의 일실시예에서는 캐패시터 산화막으로 PSG 막과 TEOS 막을 적층하여 사용하는 경우에, 하부에 위치한 PSG 막에 함유된 인(P)의 농도를 그레이드(grade)를 주어 형성함으로써 후속 세정공정시, PSG 막과 TEOS 막의 경계면에서 급격한 식각 프로파일의 발생을 방지하여 메탈콘택 공정의 콘택저항을 확보하고 공정의 안정성을 향상시켰다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.

도3a 내지 도3d는 본 발명의 일실시예에 따른 반도체 소자 제조공정을 도시한 도면으로, 이를 참조하여 본 발명의 일실시예를 설명한다.

우선, 본 발명의 일실시예에 따른 반도체 소자 제조공정 중에서, 캐패시터 산화막으로 사용된 PSG 막을 증착하기 전 까지의 공정은 종래기술과 동일하다. 따라서 이부분에 대한 설명은 생략하기로 한다.

도3a 내지 도3b는 이러한 점을 감안하여 도시한 도면으로 주로, 비트라인, 캐패시터 산화막, 금속 콘택홀을 중점적으로 도시한 도면이다.

이를 참조하면, 먼저 도3a에 도시된 바와같이 반도체 기판 상에 비트라인 하드마스크(31)를 상부에 구비한 비트라인(30)을 형성한 다음, 비트라인(30)을 덮는 제 1 층간절연막(32)을 형성한다. 비트라인 하드마스크(31)로는 질화막 등이 사용 되며, 이는 자기정렬콘택(SAC)공정에서 마스크 역할을 충분히 수행하기 위해, 식각선택비가 우수한 질화막이 통상적으로 사용되기 때문이다.

다음으로 제 1 층간절연막의 상부에, 본 발명의 일실시예에 따른 PSG(Phospor Silicate Glass) 막(33)이 형성된다. 여기서, PSG 막(33)은 캐패시터 산화막 중의 하나로 사용되었으며, 그 안에 함유된 인(P)의 농도가 아래쪽으로 갈수록 짙어지는 농도구배를 갖게 형성된다.

즉, 하부쪽에는 습식식각시의 식각률이 빠르도록 인(P)의 농도를 높게 가져가며, 상부쪽으로 갈수록 인의 농도를 낮게 조절하여, TEOS 산화막과의 경계에서는, 식각 프로파일이 완만해 지도록 한다.

도3a를 참조하면 PSG 막(33)은, 인(P)의 농도에 따라 High P 농도지역, Mediun P 농도지역, Low P 농도지역으로 나누어져 있음을 알 수 있다.

이와같은 성질을 갖는 PSG 막(33)을 형성한 다음, 도3b에 도시된 바와같이 PSG 막(33) 상부에 캐패시터 산화막으로 사용될 TEOS 막(34)을 형성한다. 이후 캐패시터 산화막을 식각하여 캐패시터를 형성하고, 그 후속으로 메탈 콘택홀 형성을 위한 식각공정이 진행된다.

메탈 콘택홀을 형성하고 나면, 여러 세정공정(M1 contact etch post cleaning 및 Barrier Metal Pre cleaning)이 진행되는 바, PSG 막(33)의 인(P) 농도 구배에 따라 습식식각 속도가 달라지기 때문에, 텅스텐 매립 전에 PSG 막(33)과 TEOS 막(34) 사이의 경계부위에서 식각 프로파일(profile)이 자연스럽게 완만해 진다.

도3c는 캐패시터 형성후, 캐패시터를 덮는 제 2 층간절연막(36)까지 형성한 다음, 제 2 층간절연막(36), TEOS 막(34), PSG 막(33), 제 1 층간절연막(32) 및 비트라인 하드마스크(31)까지 식각하여 비트라인(30)을 노출시키는 메탈 콘택홀(37)을 형성한 모습을 도시한 도면이다. 도3c에서 미설명부호 '35'는 상부전극이다.

도3d는 메탈 콘택홀 형성후에, 세정공정이 진행된 후의 메탈 콘택홀의 식각 프로파일 상세히 도시한 도면이다.

이를 참조하면, TEOS 막과 PSG 막 사이의 경계면에서부터 아래쪽으로 갈수록 콘택홀의 사이즈가 완만하게 증가하고 있음을 알 수 있다.

즉, PSG 막(33)에 함유된 인의 농도구배가 아래쪽으로 갈수록 증가하고 있으므로, M1 contact etch post cleaning 과, Barrier Metal Pre cleaning 공정에서 사용된 BOE 또는 HF 등에 의해 PSG 막이 식각될 때, 인의 농도가 옅은 위쪽에서는 천천히 식각되며, 인의 농도가 짙은 아래쪽에서는 PSG 막이 빨리 식각되므로, 도3d와 같은 식각 프로파알을 얻을 수 있다.

이때, PSG 막(33)의 인(P)의 농도는, BOE 또는 HF 용액에 대한 TEOS 막의 식각속도를 고려하여 결정한다.

본 발명의 일실시예에서는 PSG 막과 TEOS 막을 적층하여 캐패시터 산화막으로 사용하였지만, 이외에도, BPSG(Boron Phorspo Silicate Glass) 막과 TEOS 막을 적층하여 사용할 수도 있다. 이 경우에는 BOE 또는 HF 용액에 대한 TEOS 막의 식각속도를 고려하여 BPSG 막 내의 보론(B)의 농도와 인(P)의 농도를 결정한다.

후속공정으로 배리어 메탈(예를 들면, Ti/TiN 막 등)을 증착하고 연속적으로 과 메탈(예를 들면, 텅스텐)을 전면에 증착하여 비트라인과 접속시킨다. 이때, 배리어 메탈을 증착하기 전에, 비트라인과의 접촉저항을 낮추기 위하여 RF 스퍼터링법으로 표면처리를 수행할 수도 있다. 이어서, 콘택홀을 채우고 있는 배리어 메탈과 텅스텐만을 남기고 그외의 배리어 메탈과 텅스텐은 제거하는 전면식각공정을 진행하여 메탈 콘택을 형성한다.

본 발명에서는 캐패시터 산화막으로 사용된 PSG 막 또는 BPSG 막의 불순물 농도를 조절하여, TEOS 막과의 경계면에서 습식식각제에 의한 식각 프로파일을 완만하게 조절할 수 있어 안정적인 메탈 콘택저항을 얻을 수 있었으며, 소자의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에서는 캐패시터 산화막으로 사용된 PSG 막 또는 BPSG 막의 불순물 농도를 조절하여, TEOS 막과의 경계면에서 습식식각제에 의한 식각 프로파일을 완만하게 조절할 수 있어 안정적인 메탈 콘택저항을 얻을 수 있었으며, 소자의 신뢰 성 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (7)

1. 반도체 기판 상에 비트라인 하드마스크를 구비한 비트라인을 형성하고, 상기 비트라인을 덮는 제1 층간 절연막을 형성하는 단계;

   상기 제1 층간 절연막 상부에 캐패시터 산화막으로 사용되는 PSG막을 형성하되, 상기 기판 쪽으로 갈수록 인의 농도가 증가하는 농도 구배를 갖는 PSG막을 형성하는 단계;

   상기 PSG막 상에 캐패시터 산화막으로 사용되는 TEOS막을 형성하는 단계;

   상기 PSG막과 상기 TEOS막을 선택적으로 제거하여 캐패시터를 형성한 후, 상기 캐패시터를 덮는 제2 층간 절연막을 형성하는 단계;

   상기 비트라인을 노출시키는 메탈 콘택홀을 형성하고, HF 또는 BOE가 포함된 세정공정을 진행하는 단계;

   상기 메탈 콘택홀을 포함하는 상기 제2 층간 절연막 상에 배리어 메탈과 텅스텐을 연속하여 형성하여 상기 메탈 콘택홀을 매립하는 단계; 및

   전면식각공정을 적용하여 상기 메탈 콘택홀을 매립하고 있는 상기 배리어 메탈 및 텅스텐을 제외한 나머지 배리어 메탈과 텅스텐을 제거하는 단계

   를 포함하는 반도체 소자의 제조방법.
2. 반도체 기판 상에 비트라인 하드마스크를 구비한 비트라인을 형성하고, 상기 비트라인을 덮는 제1 층간 절연막을 형성하는 단계;

   상기 제1 층간 절연막 상부에 캐패시터 산화막으로 사용되는 BPSG막을 형성하되, 상기 기판 쪽으로 갈수록 인의 농도가 증가하는 농도 구배를 갖는 BPSG막을 형성하는 단계;

   상기 BPSG막 상에 캐패시터 산화막으로 사용되는 TEOS막을 형성하는 단계;

   상기 BPSG막과 상기 TEOS막을 선택적으로 제거하여 캐패시터를 형성한 후, 상기 캐패시터를 덮는 제2 층간 절연막을 형성하는 단계;

   상기 제2 층간 절연막, 상기 캐패시터 산화막 및 상기 제1 층간 절연막을 선택적으로 식각하여 상기 비트라인을 노출시키는 메탈 콘택홀을 형성하고, HF 또는 BOE가 포함된 세정공정을 진행하는 단계;

   상기 메탈 콘택홀을 포함하는 상기 제2 층간 절연막 상에 배리어 메탈과 텅스텐을 연속하여 형성하여 상기 메탈 콘택홀을 매립하는 단계; 및

   전면식각공정을 적용하여 상기 메탈 콘택홀을 매립하고 있는 상기 배리어 메탈 및 텅스텐을 제외한 나머지 배리어 메탈과 텅스텐을 제거하는 단계

   를 포함하는 반도체 소자의 제조방법.
3. 삭제
4. 제 1 항 또는 제 2 항에 있어서,

   상기 배리어 메탈은 TiN/Ti 막 인 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항 또는 제 2 항에 있어서,

   상기 메탈 콘택홀을 포함하는 제 2 층간절연막 상에 배리어 메탈과 텅스텐을 연속하여 형성하여 상기 메탈 콘택홀을 매립하는 단계에서,

   상기 배리어 메탈 및 텅스텐을 증착하기 전에 RF 스퍼터링법을 이용한 표면처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 1 항에 있어서,

   상기 기판 쪽으로 갈수록 인의 농도가 증가하는 농도구배를 갖는 PSG 막을 형성하는 단계에서,

   상기 인의 농도구배는 상기 HF 또는 BOE 에 대한 상기 TEOS 막의 식각속도를 고려하여 결정되는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제 2 항에 있어서,

   상기 기판 쪽으로 갈수록 인의 농도가 증가하는 농도구배를 갖는 BPSG 막을 형성하는 단계에서,

   상기 인의 농도구배는 상기 HF 또는 BOE 에 대한 상기 TEOS 막의 식각속도를 고려하여 결정되는 것을 특징으로 하는 반도체 소자의 제조방법.

Images