JP2001223271A - ライン相互結線と、拡散部へのボーダレス・コンタクトとを同時に形成する方法 - Google Patents
ライン相互結線と、拡散部へのボーダレス・コンタクトとを同時に形成する方法Info
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- H10B12/485—Bit line contacts
Abstract
(57)【要約】
【課題】 ビットラインなどのライン相互結線と、ビッ
トライン・コンタクトなどの拡散部へのボーダレス・コ
ンタクトとを同時に形成する。 【解決手段】 本発明による半導体基板は、半導体基板
上にあらかじめパターン付けされたゲート・スタック１
２を含んでおり、第１のレベル４２を形成する第１の誘
電体４０により被覆されていて、その後第２の誘電体４
４が堆積されて、第２のレベル４６を形成する。ライン
相互結線用の開口６２は、リソグラフィーおよびエッチ
ングにより第２のレベル４６に形成されている。エッチ
ングは、基板のアレイ領域３０における微細結晶化され
た領域まで連続されて、ライン相互結線、例えばビット
ラインなどの開口に対応したゲート・スタック１２の間
において、ボーダレス・コンタクト用開口を形成してい
る。これらの開口は、１つ以上の導電体により充填され
て、ビットラインなどのライン相互結線に対応する、例
えばビットライン・コンタクトなどの拡散部へのコンタ
クトを形成する。
トライン・コンタクトなどの拡散部へのボーダレス・コ
ンタクトとを同時に形成する。 【解決手段】 本発明による半導体基板は、半導体基板
上にあらかじめパターン付けされたゲート・スタック１
２を含んでおり、第１のレベル４２を形成する第１の誘
電体４０により被覆されていて、その後第２の誘電体４
４が堆積されて、第２のレベル４６を形成する。ライン
相互結線用の開口６２は、リソグラフィーおよびエッチ
ングにより第２のレベル４６に形成されている。エッチ
ングは、基板のアレイ領域３０における微細結晶化され
た領域まで連続されて、ライン相互結線、例えばビット
ラインなどの開口に対応したゲート・スタック１２の間
において、ボーダレス・コンタクト用開口を形成してい
る。これらの開口は、１つ以上の導電体により充填され
て、ビットラインなどのライン相互結線に対応する、例
えばビットライン・コンタクトなどの拡散部へのコンタ
クトを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体製造処理に
関し、より具体的には相互結線(interconnect)を形成す
るためのラインフロントエンド法(front end of line:F
EOL)法に関する。
関し、より具体的には相互結線(interconnect)を形成す
るためのラインフロントエンド法(front end of line:F
EOL)法に関する。
【０００２】
【従来の技術】これまで、記憶デバイス、特にＤＲＡＭ
ｓ（ダイナミック・ランダム・アクセス・メモリ）およ
び埋設されたＤＲＡＭｓを含む論理チップ（ｅＤＲＡＭ
ｓ）における、拡散部へのビットライン・コンタクトを
形成するプロセスは、厳密なマスクを使用したリソグラ
フィーを必要としてきている。ビットラインを製造する
ことは、それ自体が別の厳密なマスクを使用するリソグ
ラフィーを必要とする。厳密なマスクを用いるリソグラ
フィーは、付随する光学的およびアライメントなどの要
因のために、コストがかさみ、かつエラーを生じさせが
ちである。したがって、ビットラインと、拡散部へのビ
ットライン・コンタクトとを、同時に同一の厳密なマス
クを使用して形成することが望ましい。後述する本発明
の説明において、当業者は、ビットラインはライン相互
結線の特定な例であることを認識でき、ビットライン・
コンタクトは、拡散部へのコンタクトの特定の例である
ことが理解されよう。
ｓ（ダイナミック・ランダム・アクセス・メモリ）およ
び埋設されたＤＲＡＭｓを含む論理チップ（ｅＤＲＡＭ
ｓ）における、拡散部へのビットライン・コンタクトを
形成するプロセスは、厳密なマスクを使用したリソグラ
フィーを必要としてきている。ビットラインを製造する
ことは、それ自体が別の厳密なマスクを使用するリソグ
ラフィーを必要とする。厳密なマスクを用いるリソグラ
フィーは、付随する光学的およびアライメントなどの要
因のために、コストがかさみ、かつエラーを生じさせが
ちである。したがって、ビットラインと、拡散部へのビ
ットライン・コンタクトとを、同時に同一の厳密なマス
クを使用して形成することが望ましい。後述する本発明
の説明において、当業者は、ビットラインはライン相互
結線の特定な例であることを認識でき、ビットライン・
コンタクトは、拡散部へのコンタクトの特定の例である
ことが理解されよう。
【０００３】多くの半導体チップは、アレイ領域と、サ
ポート領域とを含んでいる。アレイ領域は、ＤＲＡＭま
たはｅＤＲＡＭのためのメモリアレイを形成する密に集
積されたデバイスを含んでいるものの、サポート領域
は、典型的には速度、性能または電力保持のために最適
化された、集積度がより低いデバイスを含んでいる。ア
レイ領域と、サポート領域とに対する異なった設計目標
のため、それぞれの領域に対し異なった処理を適用する
ことが必要である。しかしながら、上述したチップを製
造するためのコストを低減するためには、両方の領域に
対して上述した設計目標を改善するべく所定のステップ
を施すにあたり、アレイ領域と、サポート領域との両方
に対する処理を統合することが望ましい。
ポート領域とを含んでいる。アレイ領域は、ＤＲＡＭま
たはｅＤＲＡＭのためのメモリアレイを形成する密に集
積されたデバイスを含んでいるものの、サポート領域
は、典型的には速度、性能または電力保持のために最適
化された、集積度がより低いデバイスを含んでいる。ア
レイ領域と、サポート領域とに対する異なった設計目標
のため、それぞれの領域に対し異なった処理を適用する
ことが必要である。しかしながら、上述したチップを製
造するためのコストを低減するためには、両方の領域に
対して上述した設計目標を改善するべく所定のステップ
を施すにあたり、アレイ領域と、サポート領域との両方
に対する処理を統合することが望ましい。
【０００４】
【発明が解決しようとする課題】したがって、本発明
は、例えばビットラインなどのライン相互結線と、ビッ
トライン・コンタクトなどの拡散部へのコンタクトとを
同時に形成する方法を提供することを目的とする。
は、例えばビットラインなどのライン相互結線と、ビッ
トライン・コンタクトなどの拡散部へのコンタクトとを
同時に形成する方法を提供することを目的とする。
【０００５】また、本発明の別の目的は、ライン相互結
線と、拡散部へのコンタクトとを、ただ１つの厳密なマ
スクしか必要とせずに形成する方法を提供することを目
的とする。
線と、拡散部へのコンタクトとを、ただ１つの厳密なマ
スクしか必要とせずに形成する方法を提供することを目
的とする。
【０００６】さらに、本発明の別の目的は、例えばビッ
トラインなどのライン相互結線と、ビットライン・コン
タクトなどの拡散部へのアレイ・コンタクトと、拡散部
へのサポート・コンタクトとを同時に形成する方法を提
供することを目的とする。
トラインなどのライン相互結線と、ビットライン・コン
タクトなどの拡散部へのアレイ・コンタクトと、拡散部
へのサポート・コンタクトとを同時に形成する方法を提
供することを目的とする。
【０００７】
【課題を解決するための手段】上述した目的およびその
他の目的は、ライン相互結線と、ライン相互結線に対応
した拡散部へのボーダレス・コンタクトとを同時に形成
する本発明の方法により達成される。
他の目的は、ライン相互結線と、ライン相互結線に対応
した拡散部へのボーダレス・コンタクトとを同時に形成
する本発明の方法により達成される。
【０００８】本発明による半導体基板は、半導体基板上
にあらかじめパターン付けされたゲート・スタックを含
んでおり、かつ第１のレベルを形成する第１の誘電体に
より被覆されていて、その後第２の誘電体は、第１のレ
ベルの上側に堆積されて、第２のレベルを形成してい
る。ライン相互結線の開口は、リソグラフィーおよびエ
ッチングにより、第２のレベルに形成されている。エッ
チングは、基板のアレイ領域における微細結晶化された
領域まで続けられ、ライン相互結線用開口に対応して、
ゲート・スタックの間における拡散部への開口としての
ボーダレス・コンタクトを形成している。これらの開口
は、その後１つまたはそれ以上の導電体により充填され
る。この導電体は、ボーダレス開口の下側では、ポリシ
リコンとされ、上側のライン相互結線においては金属と
されることが好ましい。
にあらかじめパターン付けされたゲート・スタックを含
んでおり、かつ第１のレベルを形成する第１の誘電体に
より被覆されていて、その後第２の誘電体は、第１のレ
ベルの上側に堆積されて、第２のレベルを形成してい
る。ライン相互結線の開口は、リソグラフィーおよびエ
ッチングにより、第２のレベルに形成されている。エッ
チングは、基板のアレイ領域における微細結晶化された
領域まで続けられ、ライン相互結線用開口に対応して、
ゲート・スタックの間における拡散部への開口としての
ボーダレス・コンタクトを形成している。これらの開口
は、その後１つまたはそれ以上の導電体により充填され
る。この導電体は、ボーダレス開口の下側では、ポリシ
リコンとされ、上側のライン相互結線においては金属と
されることが好ましい。
【０００９】好ましくは、本発明の方法は、基板のライ
ン相互結線と、サポート領域とにおけるサポート・コン
タクトとを同時に製造することにより行われる。この方
法は、第１のレベルを形成する第１の誘電体で被覆され
た半導体基板上に形成された予めパターン付けされたゲ
ート・スタックを含む半導体基板から開始する。その後
エッチング・ストップ層を、アレイ領域を除くサポート
領域の第１のレベルにわたって形成する。第２の誘電体
層を、アレイ領域およびサポート領域の両方にわたって
堆積させる。ライン相互結線用開口をその後、アレイ領
域とサポート領域とにわたり形成する。エッチング・ス
トップ層に選択的にエッチングを続けて行ない、サポー
ト領域の全体につき第１のレベルを残して、アレイ領域
におけるゲート・スタックの間に拡散部への開口のため
のボーダレス・コンタクトを形成する。
ン相互結線と、サポート領域とにおけるサポート・コン
タクトとを同時に製造することにより行われる。この方
法は、第１のレベルを形成する第１の誘電体で被覆され
た半導体基板上に形成された予めパターン付けされたゲ
ート・スタックを含む半導体基板から開始する。その後
エッチング・ストップ層を、アレイ領域を除くサポート
領域の第１のレベルにわたって形成する。第２の誘電体
層を、アレイ領域およびサポート領域の両方にわたって
堆積させる。ライン相互結線用開口をその後、アレイ領
域とサポート領域とにわたり形成する。エッチング・ス
トップ層に選択的にエッチングを続けて行ない、サポー
ト領域の全体につき第１のレベルを残して、アレイ領域
におけるゲート・スタックの間に拡散部への開口のため
のボーダレス・コンタクトを形成する。
【００１０】エッチング・ストップ層を、その後サポー
ト領域から除去する。好ましくはポリシリコンとされる
拡散用コンタクトの導電体を、ボーダレス開口の下側に
堆積し、その後上側のライン相互結線用開口から除去す
る。これとは別に、ポリシリコンの堆積およびエッチバ
ックをスキップして、この段階でイオン注入を行うこと
もできる。
ト領域から除去する。好ましくはポリシリコンとされる
拡散用コンタクトの導電体を、ボーダレス開口の下側に
堆積し、その後上側のライン相互結線用開口から除去す
る。これとは別に、ポリシリコンの堆積およびエッチバ
ックをスキップして、この段階でイオン注入を行うこと
もできる。
【００１１】その後、サポート領域においてライン相互
結線に対応する拡散部への開口のためのコンタクトを形
成させる。最後に、タングステンなどの金属を堆積させ
て開口を充填し、例えばビットライン・コンタクトなど
の拡散部へのアレイ・コンタクトを形成させ、先行する
ポリシリコンの堆積によりすでに形成されていない場合
には、アレイ領域におけるビットラインなどのライン相
互結線を形成させる。金属の堆積により、拡散部へのサ
ポート・コンタクトと、例えば論理相互結線などのサポ
ート領域におけるライン相互結線とが、同時に形成され
る。
結線に対応する拡散部への開口のためのコンタクトを形
成させる。最後に、タングステンなどの金属を堆積させ
て開口を充填し、例えばビットライン・コンタクトなど
の拡散部へのアレイ・コンタクトを形成させ、先行する
ポリシリコンの堆積によりすでに形成されていない場合
には、アレイ領域におけるビットラインなどのライン相
互結線を形成させる。金属の堆積により、拡散部へのサ
ポート・コンタクトと、例えば論理相互結線などのサポ
ート領域におけるライン相互結線とが、同時に形成され
る。
【００１２】
【発明の実施の形態】図１は、本発明の方法により形成
されたデバイスにおける拡散部へのビットライン・コン
タクトの配置を示すＤＲＡＭアレイの上面図である。
されたデバイスにおける拡散部へのビットライン・コン
タクトの配置を示すＤＲＡＭアレイの上面図である。
【００１３】図１に示されているように、ワードライン
として使用される複数のゲート・スタック１２は、深い
トレンチ１４を越えてアレイを水平に横切って延びてい
る。深いトレンチ１４は、それぞれ下側部分に記憶のた
めのキャパシタ（図示せず）と、上側部分における垂直
トランジスタと、をそれぞれ含んでいる。この垂直トラ
ンジスタは、単結晶基板における拡散ノード（図示せ
ず）と、チャンネル領域（図示せず）とを含んでいて、
これらは、トレンチ１４の側壁に垂直に整列されてい
る。垂直トランジスタはまた、垂直トランジスタに隣接
し、単結晶基板の水平な表面平面へと延びるビットライ
ン拡散部４９（図２）を含んでいる。このビットライン
拡散部４９は、ビットライン・コンタクト１６に対応す
るように単結晶基板に形成されている。
として使用される複数のゲート・スタック１２は、深い
トレンチ１４を越えてアレイを水平に横切って延びてい
る。深いトレンチ１４は、それぞれ下側部分に記憶のた
めのキャパシタ（図示せず）と、上側部分における垂直
トランジスタと、をそれぞれ含んでいる。この垂直トラ
ンジスタは、単結晶基板における拡散ノード（図示せ
ず）と、チャンネル領域（図示せず）とを含んでいて、
これらは、トレンチ１４の側壁に垂直に整列されてい
る。垂直トランジスタはまた、垂直トランジスタに隣接
し、単結晶基板の水平な表面平面へと延びるビットライ
ン拡散部４９（図２）を含んでいる。このビットライン
拡散部４９は、ビットライン・コンタクト１６に対応す
るように単結晶基板に形成されている。
【００１４】ＤＲＡＭアレイのアクティブ区域は、半導
体表面上において、ワードライン１２を横切って延びる
水平なストライプ１８として形成されている。ストライ
プ１８は、ビットライン・コンタクト１６の位置を規定
しており、ビットライン・コンタクト１６は、隣接する
ワードライン１２の間の部分に形成されていると共に、
ワードライン１２の上側の誘電体レベルにおいてライン
として延びるビットライン２０の位置を規定している。
体表面上において、ワードライン１２を横切って延びる
水平なストライプ１８として形成されている。ストライ
プ１８は、ビットライン・コンタクト１６の位置を規定
しており、ビットライン・コンタクト１６は、隣接する
ワードライン１２の間の部分に形成されていると共に、
ワードライン１２の上側の誘電体レベルにおいてライン
として延びるビットライン２０の位置を規定している。
【００１５】図２は、本発明の方法により形成されたア
レイとサポートとが組み合わされたデバイスの断面図を
示す。図２においては、後に参照する図３〜図７のよう
に、水平面に延びるビットライン２０の本来の方向は図
示しない。本発明の原理を最もよく示すために、および
プロセス中の各ステップについて何重にもなる断面を示
すことによる煩雑さを避けるため、図２〜図７において
は、ビットラインは、それらの本来の水平方向から９０
°回転して示されている。図１の上面図は、後述する本
発明の詳細な説明にわたり、ビットラインの延びる本来
の方向に対する参照とされる。
レイとサポートとが組み合わされたデバイスの断面図を
示す。図２においては、後に参照する図３〜図７のよう
に、水平面に延びるビットライン２０の本来の方向は図
示しない。本発明の原理を最もよく示すために、および
プロセス中の各ステップについて何重にもなる断面を示
すことによる煩雑さを避けるため、図２〜図７において
は、ビットラインは、それらの本来の水平方向から９０
°回転して示されている。図１の上面図は、後述する本
発明の詳細な説明にわたり、ビットラインの延びる本来
の方向に対する参照とされる。
【００１６】図２に示すように、アレイ領域３０は、絶
縁性キャップ３６と、絶縁性側壁３８とにより被覆され
たゲート・コンダクタ３４を含む複数のゲートスタック
１２を含んでいる。この絶縁性キャップ３６と、絶縁性
側壁３８とは、当業界においてよく知られたプロセスに
より堆積された窒化ケイ素により形成されることが好ま
しい。ゲート・スタック１２は、第１のレベル４２にお
いて第１の誘電体４０により被覆されており、第２のレ
ベル４６において第２の誘電体４４により被覆されてい
る。ビットライン・コンタクト１６は、第２のレベル４
６におけるビットライン２０から、基板の単結晶領域４
８まで延びている。基板４８のビットライン・コンタク
ト１６の位置において、拡散部４９として知られる、局
所的にドーパント濃度が高い部分４９が形成されてい
る。ビットライン・コンタクト１６は、ビットライン２
０を、基板４８の拡散部４９へと電気的に接続してい
る。ビットライン・コンタクト１６は、ゲート・スタッ
ク１２に対してボーダレスとされ、ビットライン・コン
タクト１６と、ゲート・コンダクタ３４との間は、ゲー
ト・スタック１２の絶縁性キャップ３６およびビットラ
イン・コンタクト１６を挟んだ絶縁性側壁３８のみによ
り分離されている。
縁性キャップ３６と、絶縁性側壁３８とにより被覆され
たゲート・コンダクタ３４を含む複数のゲートスタック
１２を含んでいる。この絶縁性キャップ３６と、絶縁性
側壁３８とは、当業界においてよく知られたプロセスに
より堆積された窒化ケイ素により形成されることが好ま
しい。ゲート・スタック１２は、第１のレベル４２にお
いて第１の誘電体４０により被覆されており、第２のレ
ベル４６において第２の誘電体４４により被覆されてい
る。ビットライン・コンタクト１６は、第２のレベル４
６におけるビットライン２０から、基板の単結晶領域４
８まで延びている。基板４８のビットライン・コンタク
ト１６の位置において、拡散部４９として知られる、局
所的にドーパント濃度が高い部分４９が形成されてい
る。ビットライン・コンタクト１６は、ビットライン２
０を、基板４８の拡散部４９へと電気的に接続してい
る。ビットライン・コンタクト１６は、ゲート・スタッ
ク１２に対してボーダレスとされ、ビットライン・コン
タクト１６と、ゲート・コンダクタ３４との間は、ゲー
ト・スタック１２の絶縁性キャップ３６およびビットラ
イン・コンタクト１６を挟んだ絶縁性側壁３８のみによ
り分離されている。
【００１７】サポート領域５０にはまた、ゲート・スタ
ック１２が形成されているが、典型的にはアレイ領域の
ように密な間隔とはされていない。
ック１２が形成されているが、典型的にはアレイ領域の
ように密な間隔とはされていない。
【００１８】ゲート・スタック１２は、絶縁性キャップ
３６と絶縁性側壁３８とにより被覆されており、窒化ケ
イ素を堆積させて形成することが好ましい。サポート領
域５０においては、サポート用コンタクト５２が、第２
のレベル４６におけるライン相互結線２０と、基板４８
の拡散部４９との間に延ばされている。しかしながら、
サポート領域５０においては、コンタクト５２は、ゲー
ト・スタック１２に対してボーダレスとはされておら
ず、コンタクト５２は、フォトリソグラフィーにより形
成される寸法を有する絶縁性の誘電性材料４０によりゲ
ート・スタック１２から分離されている。
３６と絶縁性側壁３８とにより被覆されており、窒化ケ
イ素を堆積させて形成することが好ましい。サポート領
域５０においては、サポート用コンタクト５２が、第２
のレベル４６におけるライン相互結線２０と、基板４８
の拡散部４９との間に延ばされている。しかしながら、
サポート領域５０においては、コンタクト５２は、ゲー
ト・スタック１２に対してボーダレスとはされておら
ず、コンタクト５２は、フォトリソグラフィーにより形
成される寸法を有する絶縁性の誘電性材料４０によりゲ
ート・スタック１２から分離されている。
【００１９】ここで、上述した構造を与えるプロセスに
ついて、図３〜図７を参照して説明する。図３に示すよ
うに、ゲート・スタック１２は、単結晶基板４８上に形
成されており、ゲート・コンダクタ３４と、絶縁性キャ
ップ３６と、絶縁性側壁３８とを含んでいる（本発明に
おいては、下側レベルがポリシリコンであり、上側レベ
ルがタングステン・シリサイドまたは窒化タングステン
／タングステンなどの２層のゲート・コンダクタとされ
ていることが好ましい。）。絶縁性キャップ３６と、絶
縁性側壁３８とは、堆積された窒化ケイ素から形成され
ることが好ましい。後述する本発明の説明から、当業者
は、キャップ３６および側壁３８の材料は、絶縁性のみ
が必要とされ、第１の誘電体層４２を形成するために間
に堆積される誘電性材料４０に対して好適なエッチング
選択性を有する材料から構成される必要があることは理
解されよう。誘電性材料４０を堆積させる前の所定の時
点において、基板４８の表面にライナ材料６６を堆積さ
せる。このライナ材料６６の機能については、詳細な説
明において後述する。層４２の誘電性材料４０は、ホウ
ケイ酸ガラス（ＢＳＧ）、またはリンケイ酸ガラス（Ｐ
ＳＧ）などのドープされたガラス材料とされていること
が好ましく、ホウ素リンケイ酸ガラス（ＢＰＳＧ:borop
hosphosilicate glass）とされることが最も好ましい。
ついて、図３〜図７を参照して説明する。図３に示すよ
うに、ゲート・スタック１２は、単結晶基板４８上に形
成されており、ゲート・コンダクタ３４と、絶縁性キャ
ップ３６と、絶縁性側壁３８とを含んでいる（本発明に
おいては、下側レベルがポリシリコンであり、上側レベ
ルがタングステン・シリサイドまたは窒化タングステン
／タングステンなどの２層のゲート・コンダクタとされ
ていることが好ましい。）。絶縁性キャップ３６と、絶
縁性側壁３８とは、堆積された窒化ケイ素から形成され
ることが好ましい。後述する本発明の説明から、当業者
は、キャップ３６および側壁３８の材料は、絶縁性のみ
が必要とされ、第１の誘電体層４２を形成するために間
に堆積される誘電性材料４０に対して好適なエッチング
選択性を有する材料から構成される必要があることは理
解されよう。誘電性材料４０を堆積させる前の所定の時
点において、基板４８の表面にライナ材料６６を堆積さ
せる。このライナ材料６６の機能については、詳細な説
明において後述する。層４２の誘電性材料４０は、ホウ
ケイ酸ガラス（ＢＳＧ）、またはリンケイ酸ガラス（Ｐ
ＳＧ）などのドープされたガラス材料とされていること
が好ましく、ホウ素リンケイ酸ガラス（ＢＰＳＧ:borop
hosphosilicate glass）とされることが最も好ましい。
【００２０】ゲート・スタック１２および第１の誘電体
層４２を形成した後、好ましくは窒化ケイ素を含むエッ
チング・ストップ層６０を、サポート領域５０における
第１の誘電体層にわたって形成する。この場合にも、本
発明の詳細な説明から知徳した当業者は、別の好適なエ
ッチング・ストップ材料でエッチング・ストップ層６０
としての窒化ケイ素を置き換えることができることを理
解することができるであろう。エッチング・ストップ層
６０は、好ましくはサポート領域５０においてパターン
付けされた基板にわたりエッチング・ストップ材料を堆
積させ、その後ブロック・マスクをサポート領域５０に
わたって堆積およびパターンニングし、その後アレイ領
域３０におけるエッチング・ストップ層をエッチングし
て除去することにより形成されることが好ましい。
層４２を形成した後、好ましくは窒化ケイ素を含むエッ
チング・ストップ層６０を、サポート領域５０における
第１の誘電体層にわたって形成する。この場合にも、本
発明の詳細な説明から知徳した当業者は、別の好適なエ
ッチング・ストップ材料でエッチング・ストップ層６０
としての窒化ケイ素を置き換えることができることを理
解することができるであろう。エッチング・ストップ層
６０は、好ましくはサポート領域５０においてパターン
付けされた基板にわたりエッチング・ストップ材料を堆
積させ、その後ブロック・マスクをサポート領域５０に
わたって堆積およびパターンニングし、その後アレイ領
域３０におけるエッチング・ストップ層をエッチングし
て除去することにより形成されることが好ましい。
【００２１】図４を参照すると、第２の誘電体層４６
は、その後中間レベルの誘電体４４を、好ましくはＴＥ
ＯＳ前駆体から堆積させることにより形成する。ライン
相互結線パターンは、その後フォトリソグラフィーによ
り形成され、ライン相互結線用開口６２が層４６内へと
エッチングされる。上述したように、ライン相互結線用
開口６２が延びる本来の方向は、図示されていない。図
示されるように、その方向は、説明の便宜上、水平面内
において９０°回転されている。エッチング・ストップ
層６０の材料に選択的なエッチングを続け、隣接したゲ
ート・スタックの間において、ボーダレス開口６４をア
レイ領域３０に形成する。アレイ領域３０のボーダレス
開口６４においては、エッチングは、ライナ６６で停止
する。サポート領域５０においては、エッチング・スト
ップ層６０は、第１の誘電体層４２の完全性を保護して
いる。
は、その後中間レベルの誘電体４４を、好ましくはＴＥ
ＯＳ前駆体から堆積させることにより形成する。ライン
相互結線パターンは、その後フォトリソグラフィーによ
り形成され、ライン相互結線用開口６２が層４６内へと
エッチングされる。上述したように、ライン相互結線用
開口６２が延びる本来の方向は、図示されていない。図
示されるように、その方向は、説明の便宜上、水平面内
において９０°回転されている。エッチング・ストップ
層６０の材料に選択的なエッチングを続け、隣接したゲ
ート・スタックの間において、ボーダレス開口６４をア
レイ領域３０に形成する。アレイ領域３０のボーダレス
開口６４においては、エッチングは、ライナ６６で停止
する。サポート領域５０においては、エッチング・スト
ップ層６０は、第１の誘電体層４２の完全性を保護して
いる。
【００２２】図５を参照すると、エッチング・ストップ
層６０は、時間調整されるウエット・エッチングまたは
反応性イオンエッチング（ＲＩＥ）などによりサポート
領域５０から除去される。エッチング・ストップ層６０
は、ライナ６６を形成するものと同一の物質を含んでい
て、エッチング・ストップ層６０とライナ６６とが同一
のプロセッシングにより除去されることが好ましい。エ
ッチング・ストップ層６０とライナ６６とが両方とも窒
化ケイ素を含んでいて、両方が一度にエッチングされる
か、または下側の酸化物またはシリコンでエンド・ポイ
ントとなるようなエッチングにより除去されることが最
も好ましい。
層６０は、時間調整されるウエット・エッチングまたは
反応性イオンエッチング（ＲＩＥ）などによりサポート
領域５０から除去される。エッチング・ストップ層６０
は、ライナ６６を形成するものと同一の物質を含んでい
て、エッチング・ストップ層６０とライナ６６とが同一
のプロセッシングにより除去されることが好ましい。エ
ッチング・ストップ層６０とライナ６６とが両方とも窒
化ケイ素を含んでいて、両方が一度にエッチングされる
か、または下側の酸化物またはシリコンでエンド・ポイ
ントとなるようなエッチングにより除去されることが最
も好ましい。
【００２３】ついで、図６に示すように、ポリシリコン
６８を堆積して、ボーダレス開口６４を充填する。ポリ
シリコン６８をその後、適時にＲＩＥエッチングなどに
よりボーダレス開口６４の内部を除いてすべての区域か
ら除去する。この結果、アレイ領域３０、およびサポー
ト領域５０における層４６のライン相互結線用開口６２
から、ポリシリコンが除去される。
６８を堆積して、ボーダレス開口６４を充填する。ポリ
シリコン６８をその後、適時にＲＩＥエッチングなどに
よりボーダレス開口６４の内部を除いてすべての区域か
ら除去する。この結果、アレイ領域３０、およびサポー
ト領域５０における層４６のライン相互結線用開口６２
から、ポリシリコンが除去される。
【００２４】あるいは、ポリシリコンの堆積およびエッ
チング・バックについて上述したプロセスは、この時点
でイオン注入を施すことによってスキップすることがで
きる。そのことは、ボーダレス開口６４の下側のみに拡
散部４９を形成することになる（図２参照）。ボーダレ
ス開口６４は、その後図８を参照して説明する導電体の
堆積まで充填されずに残される。後述するように好まし
い導電体金属であるタングステンの堆積後、低抵抗のタ
ングステンのビットライン・コンタクトが形成される。
チング・バックについて上述したプロセスは、この時点
でイオン注入を施すことによってスキップすることがで
きる。そのことは、ボーダレス開口６４の下側のみに拡
散部４９を形成することになる（図２参照）。ボーダレ
ス開口６４は、その後図８を参照して説明する導電体の
堆積まで充填されずに残される。後述するように好まし
い導電体金属であるタングステンの堆積後、低抵抗のタ
ングステンのビットライン・コンタクトが形成される。
【００２５】図７を参照すると、サポート・コンタクト
用開口７０は、開口７０が、サポート領域５０のライン
相互結線用開口６２から基板４８へと延びるように、フ
ォトリソグラフィーにより形成およびエッチングされ
る。この時点で、上述した個別のアレイ注入プロセスに
より形成されていない場合には、拡散部４９を、基板４
８にドーパント・イオンの注入により形成することが好
ましい。最後に、図８を参照すると、好ましくは金属、
より好ましくはタングステンである導電体が堆積され
て、アレイ領域３０とサポート領域５０との両方におけ
るライン相互結線用開口６２と、サポート・コンタクト
用開口７０とが充填され、それより以前のポリシリコン
の堆積（図６）においてすでに充填されていない場合に
は、ボーダレス開口６４を充填する。誘電体層４６に覆
い被さる過剰の導電性材料は、好ましくは平坦化処理に
より、より好ましくは化学的・メカニカル研磨（ＣＭ
Ｐ）により除去される。
用開口７０は、開口７０が、サポート領域５０のライン
相互結線用開口６２から基板４８へと延びるように、フ
ォトリソグラフィーにより形成およびエッチングされ
る。この時点で、上述した個別のアレイ注入プロセスに
より形成されていない場合には、拡散部４９を、基板４
８にドーパント・イオンの注入により形成することが好
ましい。最後に、図８を参照すると、好ましくは金属、
より好ましくはタングステンである導電体が堆積され
て、アレイ領域３０とサポート領域５０との両方におけ
るライン相互結線用開口６２と、サポート・コンタクト
用開口７０とが充填され、それより以前のポリシリコン
の堆積（図６）においてすでに充填されていない場合に
は、ボーダレス開口６４を充填する。誘電体層４６に覆
い被さる過剰の導電性材料は、好ましくは平坦化処理に
より、より好ましくは化学的・メカニカル研磨（ＣＭ
Ｐ）により除去される。
【００２６】すなわち、図２に示す構造は、アレイ領域
３０におけるビットライン２０と、ビットライン・コン
タクト１６との上述した同時形成により得られるもので
ある。さらには、上述したプロセスは、サポート領域５
０におけるライン相互結線２０とサポートコンタクト５
２との同時形成を可能とする。
３０におけるビットライン２０と、ビットライン・コン
タクト１６との上述した同時形成により得られるもので
ある。さらには、上述したプロセスは、サポート領域５
０におけるライン相互結線２０とサポートコンタクト５
２との同時形成を可能とする。
【００２７】これまで本発明を所定の好適な実施の形態
を参照して説明してきたが、当業者によれば、添付する
請求の範囲の範囲および趣旨から逸脱せずに多くの変更
および改良を行うことができよう。以下に本発明を開示
する。
を参照して説明してきたが、当業者によれば、添付する
請求の範囲の範囲および趣旨から逸脱せずに多くの変更
および改良を行うことができよう。以下に本発明を開示
する。
【００２８】（１）ライン相互結線と、該ライン相互結
線に対応する拡散部へのボーダレス・コンタクトとを同
時に形成するための方法であって、該方法は、第１のレ
ベルを形成するように上側に堆積された第１の誘電体
と、それぞれが前記第１の誘電体とは異なるエッチング
選択性を有する材料を含む絶縁性キャップと絶縁性側壁
とを有する予めパターン付けされたゲート・スタックを
含むアレイ領域と、予めパターン付けされた前記ゲート
・スタック下側の単結晶領域と、を有する半導体基板を
得るステップと、前記アレイ領域にわたって第２の誘電
体を堆積して第２のレベルを形成するステップと、前記
第２のレベルにおいてライン相互結線用開口をリソグラ
フィーにより形成させるとともにエッチングするステッ
プと、前記単結晶領域までエッチングを続けて予めパタ
ーン付けされた前記ゲート・スタックに対してボーダレ
スな開口を前記第１のレベルに形成するステップと、前
記開口に導電体を堆積させ、前記拡散部へのボーダレス
・コンタクトと、前記ライン相互結線とを形成するステ
ップと、を含む方法。 （２）前記ライン相互結線は、ビットラインである、
（１）に記載の方法。 （３）前記絶縁性キャップの材料は、窒化物を含む、
（１）に記載の方法。 （４）前記半導体基板は、さらに前記単結晶領域にわた
って前記第１の誘電体の下側に形成されたライナを含
み、前記エッチングを続けるステップは、前記ライナの
材料に選択的な第１のエッチングを行うステップと、そ
の後に前記ボーダレス開口から前記ライナを除去するス
テップとを含む、（３）に記載の方法。 （５）前記ライナは、窒化ケイ素を含む、（４）に記載
の方法。 （６）ライン相互結線と、該ライン相互結線に対応する
拡散部へのボーダレス・コンタクトとを同時に形成する
ための方法であって、該方法は、第１のレベルを形成す
るように上側に堆積される第１の誘電体と、それぞれが
前記第１の誘電体とは異なるエッチング選択性を有する
材料を含む絶縁性キャップと絶縁性側壁とを有する予め
パターン付けされたゲート・スタックを含み、かつ予め
パターン付けされた前記ゲート・スタックの間に単結晶
領域が配置されたアレイ領域と、前記アレイ領域から分
離したサポート領域とを有する半導体基板を得るステッ
プと、前記第１の誘電体を前記絶縁性キャップに対して
平坦化するステップと、前記サポート領域にわたりエッ
チング・ストップ層を堆積させるステップと、前記アレ
イ領域および前記サポート領域にわたって第２の誘電体
を堆積して第２のレベルを形成するステップと、前記第
２のレベルにおいて前記アレイ領域と前記サポート領域
との両方に対してライン相互結線用開口をリソグラフィ
ーにより形成させるとともにエッチングするステップ
と、前記絶縁性キャップおよび前記エッチング・ストッ
プ層の材料に選択的に前記単結晶領域までエッチングを
続け、前記第１のレベルにおいて予めパターン付けされ
た前記ゲート・スタックに対してボーダレスであり、か
つ前記ライン相互結線用開口に対応する開口を前記第１
のレベルに形成するステップと、前記エッチング・スト
ップ層を除去するステップと前記サポート領域にサポー
ト・コンタクト用開口を形成するステップと、前記ボー
ダレス開口と前記サポート・コンタクト用開口と前記ラ
イン相互結線用開口とに１つまたはそれ以上の導電体を
堆積させ、前記ライン相互結線と、拡散部へのボーダレ
ス・アレイ・コンタクトと、拡散部への前記サポート・
コンタクトとを形成するステップと、を含む方法。 （７）前記エッチング・ストップ層を、前記サポート領
域と、前記アレイ領域とにわたって堆積し、その後前記
アレイ領域から除去する、（６）に記載の方法。 （８）前記アレイ領域における前記ライン相互結線は、
ビットラインである、（６）に記載の方法。 （９）前記絶縁性キャップの材料は、窒化ケイ素を含
む、（６）に記載の方法。 （１０）前記半導体基板は、さらに前記単結晶領域にわ
たって前記第１の誘電体の下側に形成されたライナを含
み、前記エッチングを続けるステップは、前記ライナの
材料に選択的な第１のエッチングを行うステップと、そ
の後に前記ボーダレス開口から前記ライナを除去するス
テップとを含む、（９）に記載の方法。 （１１）前記エッチング・ストップ層は、窒化ケイ素を
含み、前記ライナを除去するステップは、また前記エッ
チング・ストップ層も除去する、（１０）に記載の方
法。 （１２）前記１つ以上の導電体を堆積させるステップ
は、ポリシリコンを堆積させるステップと、その後に金
属を堆積させるステップとを含む、（６）に記載の方
法。 （１３）前記ライン相互結線用開口は、予めパターン付
けされた前記ゲート・スタックの方向に対して略横断す
るようにパターン付けされる、（６）に記載の方法。 （１４）ビットラインと、拡散部へのボーダレス・アレ
イ・ビットライン・コンタクトと、ライン相互結線と、
該ライン相互結線に対応する拡散部へのサポート・コン
タクトとを同時に形成するための方法であって、該方法
は、第１のレベルを形成するドープされたガラスが堆積
された第１の誘電体と、それぞれが窒化ケイ素を含む絶
縁性キャップと絶縁性側壁とを有するゲート・スタック
を含み、かつ予めパターン付けされた前記ゲート・スタ
ックの下側に単結晶領域を有するアレイ領域と、前記単
結晶領域にわたる前記第１の誘電体下側の窒化ケイ素を
含むライナと、さらに前記アレイ領域から分離されたサ
ポート領域とを含む半導体基板を得るステップと、前記
第１の誘電体を前記絶縁性キャップに対して平坦化する
ステップと、前記サポート領域にわたり窒化物層を堆積
させるステップと、前記アレイ領域および前記サポート
領域にわたって第２の誘電体を堆積して第２のレベルを
形成するステップと、前記アレイ領域と前記サポート領
域との両方の前記第２のレベルにおいてライン相互結線
用開口をリソグラフィーにより形成させるとともにエッ
チングするステップと、窒化物に選択的にエッチングを
続け、前記第１のレベルにおいて予めパターン付けされ
た前記ゲート・スタックに対してボーダレスであり、か
つ前記ライン相互結線用開口に対応するビットライン・
コンタクト用開口を前記第１のレベルに形成するステッ
プと、前記窒化物の層および前記窒化物のライナを除去
するステップと前記サポート領域における前記第１のレ
ベルおよび前記第２のレベルにおいて前記ライン相互結
線用開口の少なくとも１部に対応する拡散部へのサポー
ト・コンタクト用開口を、リソグラフィーおよびエッチ
ングにより形成するステップと、前記ライン相互結線用
開口と前記ビットライン・コンタクト用開口と拡散部へ
の前記サポート・コンタクト用開口とに、１つまたはそ
れ以上の導電体を堆積させるステップと、前記第２のレ
ベルの誘電体の表面に対して１つ以上の前記導電体を平
坦化するステップと、を含む方法。
線に対応する拡散部へのボーダレス・コンタクトとを同
時に形成するための方法であって、該方法は、第１のレ
ベルを形成するように上側に堆積された第１の誘電体
と、それぞれが前記第１の誘電体とは異なるエッチング
選択性を有する材料を含む絶縁性キャップと絶縁性側壁
とを有する予めパターン付けされたゲート・スタックを
含むアレイ領域と、予めパターン付けされた前記ゲート
・スタック下側の単結晶領域と、を有する半導体基板を
得るステップと、前記アレイ領域にわたって第２の誘電
体を堆積して第２のレベルを形成するステップと、前記
第２のレベルにおいてライン相互結線用開口をリソグラ
フィーにより形成させるとともにエッチングするステッ
プと、前記単結晶領域までエッチングを続けて予めパタ
ーン付けされた前記ゲート・スタックに対してボーダレ
スな開口を前記第１のレベルに形成するステップと、前
記開口に導電体を堆積させ、前記拡散部へのボーダレス
・コンタクトと、前記ライン相互結線とを形成するステ
ップと、を含む方法。 （２）前記ライン相互結線は、ビットラインである、
（１）に記載の方法。 （３）前記絶縁性キャップの材料は、窒化物を含む、
（１）に記載の方法。 （４）前記半導体基板は、さらに前記単結晶領域にわた
って前記第１の誘電体の下側に形成されたライナを含
み、前記エッチングを続けるステップは、前記ライナの
材料に選択的な第１のエッチングを行うステップと、そ
の後に前記ボーダレス開口から前記ライナを除去するス
テップとを含む、（３）に記載の方法。 （５）前記ライナは、窒化ケイ素を含む、（４）に記載
の方法。 （６）ライン相互結線と、該ライン相互結線に対応する
拡散部へのボーダレス・コンタクトとを同時に形成する
ための方法であって、該方法は、第１のレベルを形成す
るように上側に堆積される第１の誘電体と、それぞれが
前記第１の誘電体とは異なるエッチング選択性を有する
材料を含む絶縁性キャップと絶縁性側壁とを有する予め
パターン付けされたゲート・スタックを含み、かつ予め
パターン付けされた前記ゲート・スタックの間に単結晶
領域が配置されたアレイ領域と、前記アレイ領域から分
離したサポート領域とを有する半導体基板を得るステッ
プと、前記第１の誘電体を前記絶縁性キャップに対して
平坦化するステップと、前記サポート領域にわたりエッ
チング・ストップ層を堆積させるステップと、前記アレ
イ領域および前記サポート領域にわたって第２の誘電体
を堆積して第２のレベルを形成するステップと、前記第
２のレベルにおいて前記アレイ領域と前記サポート領域
との両方に対してライン相互結線用開口をリソグラフィ
ーにより形成させるとともにエッチングするステップ
と、前記絶縁性キャップおよび前記エッチング・ストッ
プ層の材料に選択的に前記単結晶領域までエッチングを
続け、前記第１のレベルにおいて予めパターン付けされ
た前記ゲート・スタックに対してボーダレスであり、か
つ前記ライン相互結線用開口に対応する開口を前記第１
のレベルに形成するステップと、前記エッチング・スト
ップ層を除去するステップと前記サポート領域にサポー
ト・コンタクト用開口を形成するステップと、前記ボー
ダレス開口と前記サポート・コンタクト用開口と前記ラ
イン相互結線用開口とに１つまたはそれ以上の導電体を
堆積させ、前記ライン相互結線と、拡散部へのボーダレ
ス・アレイ・コンタクトと、拡散部への前記サポート・
コンタクトとを形成するステップと、を含む方法。 （７）前記エッチング・ストップ層を、前記サポート領
域と、前記アレイ領域とにわたって堆積し、その後前記
アレイ領域から除去する、（６）に記載の方法。 （８）前記アレイ領域における前記ライン相互結線は、
ビットラインである、（６）に記載の方法。 （９）前記絶縁性キャップの材料は、窒化ケイ素を含
む、（６）に記載の方法。 （１０）前記半導体基板は、さらに前記単結晶領域にわ
たって前記第１の誘電体の下側に形成されたライナを含
み、前記エッチングを続けるステップは、前記ライナの
材料に選択的な第１のエッチングを行うステップと、そ
の後に前記ボーダレス開口から前記ライナを除去するス
テップとを含む、（９）に記載の方法。 （１１）前記エッチング・ストップ層は、窒化ケイ素を
含み、前記ライナを除去するステップは、また前記エッ
チング・ストップ層も除去する、（１０）に記載の方
法。 （１２）前記１つ以上の導電体を堆積させるステップ
は、ポリシリコンを堆積させるステップと、その後に金
属を堆積させるステップとを含む、（６）に記載の方
法。 （１３）前記ライン相互結線用開口は、予めパターン付
けされた前記ゲート・スタックの方向に対して略横断す
るようにパターン付けされる、（６）に記載の方法。 （１４）ビットラインと、拡散部へのボーダレス・アレ
イ・ビットライン・コンタクトと、ライン相互結線と、
該ライン相互結線に対応する拡散部へのサポート・コン
タクトとを同時に形成するための方法であって、該方法
は、第１のレベルを形成するドープされたガラスが堆積
された第１の誘電体と、それぞれが窒化ケイ素を含む絶
縁性キャップと絶縁性側壁とを有するゲート・スタック
を含み、かつ予めパターン付けされた前記ゲート・スタ
ックの下側に単結晶領域を有するアレイ領域と、前記単
結晶領域にわたる前記第１の誘電体下側の窒化ケイ素を
含むライナと、さらに前記アレイ領域から分離されたサ
ポート領域とを含む半導体基板を得るステップと、前記
第１の誘電体を前記絶縁性キャップに対して平坦化する
ステップと、前記サポート領域にわたり窒化物層を堆積
させるステップと、前記アレイ領域および前記サポート
領域にわたって第２の誘電体を堆積して第２のレベルを
形成するステップと、前記アレイ領域と前記サポート領
域との両方の前記第２のレベルにおいてライン相互結線
用開口をリソグラフィーにより形成させるとともにエッ
チングするステップと、窒化物に選択的にエッチングを
続け、前記第１のレベルにおいて予めパターン付けされ
た前記ゲート・スタックに対してボーダレスであり、か
つ前記ライン相互結線用開口に対応するビットライン・
コンタクト用開口を前記第１のレベルに形成するステッ
プと、前記窒化物の層および前記窒化物のライナを除去
するステップと前記サポート領域における前記第１のレ
ベルおよび前記第２のレベルにおいて前記ライン相互結
線用開口の少なくとも１部に対応する拡散部へのサポー
ト・コンタクト用開口を、リソグラフィーおよびエッチ
ングにより形成するステップと、前記ライン相互結線用
開口と前記ビットライン・コンタクト用開口と拡散部へ
の前記サポート・コンタクト用開口とに、１つまたはそ
れ以上の導電体を堆積させるステップと、前記第２のレ
ベルの誘電体の表面に対して１つ以上の前記導電体を平
坦化するステップと、を含む方法。
【図１】図１は、本発明の方法により形成されたデバイ
スにおける、拡散部へのビット・ラインコンタクトの配
置を示すＤＲＡＭアレイの上面図。
スにおける、拡散部へのビット・ラインコンタクトの配
置を示すＤＲＡＭアレイの上面図。
【図２】図２は、本発明の方法により形成されたアレイ
とサポートとが組み合わされたデバイスの断面図。
とサポートとが組み合わされたデバイスの断面図。
【図３】図３は、本発明により施される種々の操作にし
たがって得られる構造を示す断面図。
たがって得られる構造を示す断面図。
【図４】図４は、本発明により施される種々の操作にし
たがって得られる構造を示す断面図。
たがって得られる構造を示す断面図。
【図５】図５は、本発明により施される種々の操作にし
たがって得られる構造を示す断面図。
たがって得られる構造を示す断面図。
【図６】図６は、本発明により施される種々の操作にし
たがって得られる構造を示す断面図。
たがって得られる構造を示す断面図。
【図７】図７は、本発明により施される種々の操作にし
たがって得られる構造を示す断面図。
たがって得られる構造を示す断面図。
【図８】図８は、導電体が堆積されて、アレイ領域とサ
ポート領域との両方におけるライン相互結線用開口が充
填されたところを示した図。
ポート領域との両方におけるライン相互結線用開口が充
填されたところを示した図。
１２…ゲート・スタック １４…トレンチ １６…ビットライン・コンタクト １８…水平ストライプ ２０…ビットライン ３０…アレイ領域 ３４…ゲート・コンダクタ ３６…絶縁性キャップ ３８…絶縁性側壁 ４０…第１の誘電体 ４２…第１のレベル ４４…第２の誘電体 ４６…第２のレベル ４８…単結晶領域 ４９…拡散部 ５０…サポート領域 ５２…サポート・コンタクト ６０…エッチング・ストップ層 ６２…ライン相互結線用開口 ６４…ボーダレス・コンタクト用開口 ６６…ライナ ６８…ポリシリコン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラリー・エイ・ネスビット アメリカ合衆国、06032、コネティカット 州ファーミントン、フォーンドライブ 24 (72)発明者 カール・ジェイ・レイデンス アメリカ合衆国、12540、ニューヨーク州 ラグランジュビル、クッラー・レーン 35
Claims (14)
- 【請求項１】 ライン相互結線と、該ライン相互結線に
対応する拡散部へのボーダレス・コンタクトとを同時に
形成するための方法であって、該方法は、 第１のレベルを形成するように上側に堆積された第１の
誘電体と、それぞれが前記第１の誘電体とは異なるエッ
チング選択性を有する材料を含む絶縁性キャップと絶縁
性側壁とを有する予めパターン付けされたゲート・スタ
ックを含むアレイ領域と、予めパターン付けされた前記
ゲート・スタック下側の単結晶領域と、を有する半導体
基板を得るステップと、 前記アレイ領域にわたって第２の誘電体を堆積して第２
のレベルを形成するステップと、 前記第２のレベルにおいてライン相互結線用開口をリソ
グラフィーにより形成させるとともにエッチングするス
テップと、 前記単結晶領域までエッチングを続けて予めパターン付
けされた前記ゲート・スタックに対してボーダレスな開
口を前記第１のレベルに形成するステップと、 前記開口に導電体を堆積させ、前記拡散部へのボーダレ
ス・コンタクトと、前記ライン相互結線とを形成するス
テップと、を含む方法。 - 【請求項２】 前記ライン相互結線は、ビットラインで
ある、請求項１に記載の方法。 - 【請求項３】 前記絶縁性キャップの材料は、窒化物を
含む、請求項１に記載の方法。 - 【請求項４】 前記半導体基板は、さらに前記単結晶領
域にわたって前記第１の誘電体の下側に形成されたライ
ナを含み、前記エッチングを続けるステップは、前記ラ
イナの材料に選択的な第１のエッチングを行うステップ
と、その後に前記ボーダレス開口から前記ライナを除去
するステップとを含む、 請求項３に記載の方法。 - 【請求項５】 前記ライナは、窒化ケイ素を含む、請求
項４に記載の方法。 - 【請求項６】 ライン相互結線と、該ライン相互結線に
対応する拡散部へのボーダレス・コンタクトとを同時に
形成するための方法であって、該方法は、 第１のレベルを形成するように上側に堆積される第１の
誘電体と、それぞれが前記第１の誘電体とは異なるエッ
チング選択性を有する材料を含む絶縁性キャップと絶縁
性側壁とを有する予めパターン付けされたゲート・スタ
ックを含み、かつ予めパターン付けされた前記ゲート・
スタックの間に単結晶領域が配置されたアレイ領域と、
前記アレイ領域から分離したサポート領域とを有する半
導体基板を得るステップと、 前記第１の誘電体を前記絶縁性キャップに対して平坦化
するステップと、 前記サポート領域にわたりエッチング・ストップ層を堆
積させるステップと、 前記アレイ領域および前記サポート領域にわたって第２
の誘電体を堆積して第２のレベルを形成するステップ
と、 前記第２のレベルにおいて前記アレイ領域と前記サポー
ト領域との両方に対してライン相互結線用開口をリソグ
ラフィーにより形成させるとともにエッチングするステ
ップと、 前記絶縁性キャップおよび前記エッチング・ストップ層
の材料に選択的に前記単結晶領域までエッチングを続
け、前記第１のレベルにおいて予めパターン付けされた
前記ゲート・スタックに対してボーダレスであり、かつ
前記ライン相互結線用開口に対応する開口を前記第１の
レベルに形成するステップと、 前記エッチング・ストップ層を除去するステップと前記
サポート領域にサポート・コンタクト用開口を形成する
ステップと、 前記ボーダレス開口と前記サポート・コンタクト用開口
と前記ライン相互結線用開口とに１つまたはそれ以上の
導電体を堆積させ、前記ライン相互結線と、拡散部への
ボーダレス・アレイ・コンタクトと、拡散部への前記サ
ポート・コンタクトとを形成するステップと、を含む方
法。 - 【請求項７】 前記エッチング・ストップ層を、前記サ
ポート領域と、前記アレイ領域とにわたって堆積し、そ
の後前記アレイ領域から除去する、請求項６に記載の方
法。 - 【請求項８】 前記アレイ領域における前記ライン相互
結線は、ビットラインである、請求項６に記載の方法。 - 【請求項９】 前記絶縁性キャップの材料は、窒化ケイ
素を含む、請求項６に記載の方法。 - 【請求項１０】 前記半導体基板は、さらに前記単結晶
領域にわたって前記第１の誘電体の下側に形成されたラ
イナを含み、前記エッチングを続けるステップは、前記
ライナの材料に選択的な第１のエッチングを行うステッ
プと、その後に前記ボーダレス開口から前記ライナを除
去するステップとを含む、請求項９に記載の方法。 - 【請求項１１】 前記エッチング・ストップ層は、窒化
ケイ素を含み、前記ライナを除去するステップは、また
前記エッチング・ストップ層も除去する、請求項１０に
記載の方法。 - 【請求項１２】 前記１つ以上の導電体を堆積させるス
テップは、ポリシリコンを堆積させるステップと、その
後に金属を堆積させるステップとを含む、請求項６に記
載の方法。 - 【請求項１３】 前記ライン相互結線用開口は、予めパ
ターン付けされた前記ゲート・スタックの方向に対して
略横断するようにパターン付けされる、請求項６に記載
の方法。 - 【請求項１４】 ビットラインと、拡散部へのボーダレ
ス・アレイ・ビットライン・コンタクトと、ライン相互
結線と、該ライン相互結線に対応する拡散部へのサポー
ト・コンタクトとを同時に形成するための方法であっ
て、該方法は、 第１のレベルを形成するドープされたガラスが堆積され
た第１の誘電体と、それぞれが窒化ケイ素を含む絶縁性
キャップと絶縁性側壁とを有するゲート・スタックを含
み、かつ予めパターン付けされた前記ゲート・スタック
の下側に単結晶領域を有するアレイ領域と、前記単結晶
領域にわたる前記第１の誘電体下側の窒化ケイ素を含む
ライナと、さらに前記アレイ領域から分離されたサポー
ト領域とを含む半導体基板を得るステップと、 前記第１の誘電体を前記絶縁性キャップに対して平坦化
するステップと、 前記サポート領域にわたり窒化物層を堆積させるステッ
プと、 前記アレイ領域および前記サポート領域にわたって第２
の誘電体を堆積して第２のレベルを形成するステップ
と、 前記アレイ領域と前記サポート領域との両方の前記第２
のレベルにおいてライン相互結線用開口をリソグラフィ
ーにより形成させるとともにエッチングするステップ
と、 窒化物に選択的にエッチングを続け、前記第１のレベル
において予めパターン付けされた前記ゲート・スタック
に対してボーダレスであり、かつ前記ライン相互結線用
開口に対応するビットライン・コンタクト用開口を前記
第１のレベルに形成するステップと、 前記窒化物の層および前記窒化物のライナを除去するス
テップと前記サポート領域における前記第１のレベルお
よび前記第２のレベルにおいて前記ライン相互結線用開
口の少なくとも１部に対応する拡散部へのサポート・コ
ンタクト用開口を、リソグラフィーおよびエッチングに
より形成するステップと、 前記ライン相互結線用開口と前記ビットライン・コンタ
クト用開口と拡散部への前記サポート・コンタクト用開
口とに、１つまたはそれ以上の導電体を堆積させるステ
ップと、 前記第２のレベルの誘電体の表面に対して１つ以上の前
記導電体を平坦化するステップと、を含む方法。
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