KR20010070496A - 라인 상호 접속부 및 무경계 확산부 컨택트의 동시 형성방법 - Google Patents
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Abstract
비트라인(bitline) 등의 라인 상호 접속부(line interconnect)와 비트라인 컨택트 등의 무경계(borderless) 확산부 컨택트(contact to diffusion)를 동시에 형성하는 방법이 개시되어 있다. 사전 패턴화된 게이트 스택(gate stacks)을 갖는 반도체 기판을 제 1 유전체로 덮어 제 1 레벨을 형성하고, 그 후 제 2 유전체를 증착하여 제 2 레벨을 형성한다. 라인 상호 접속 개구부는 리소그래피(lithography) 및 에칭(etching)에 의해 제 2 레벨내에 형성된다. 기판의 어레이 영역내의 단결정 영역까지 에칭을 하방으로 계속하여, 게이트 스택 사이의 라인 상호 접속부에 합치하는 무경계 컨택트 개구부를 형성한다. 개구부를 하나 이상의 도전체로 채워, 비트라인 등의 라인 상호 접속부에 합치하는 비트라인 컨택트 등의 확산부 컨택트를 형성한다.
Description
본 발명은 반도체 공정에 관한 것으로서, 보다 구체적으로는, 상호 접속부를 형성하는 라인 전단(front end of line; FEOL) 법에 관한 것이다.
이제까지, 메모리 소자, 특히 동적 임의 접근 기억 장치(dynamic randomaccess memories; DRAM)와 DRAM가 내장된 로직 칩(logic chip)에 있어서, 비트라인 확산부 컨택트(CB 컨택트)를 제조하는 공정은 임계 마스크(critical mask)를 사용하는 리소그래피가 필요하였다. 비트라인 그 자체를 제조하는 것에는 또 다른 임계 마스크를 사용하는 리소그래피가 필요하였다. 임계 마스크 리소그래피는 광학적이고 정렬(alignment) 인자들이 존재하기 때문에 값이 비싸고 에러가 나기 쉽다. 그러므로, 동일한 임계 마스크를 사용하여 비트라인과 비트라인 확산부 컨택트를 동시에 제조하는 것이 바람직할 것이다. 당업자라면, 후술하는 발명의 상세한 설명에서, 비트라인은 라인 상호 접속부의 특정예이고, 비트라인 컨택트는 확산부 컨택트의 특정예라는 사실을 알 수 있을 것이다.
다수의 반도체 칩들은 어레이 영역(array region)과 지원 영역(support region)을 갖고 있다. 어레이 영역은 DRAM 또는 eDRAM용 메모리 어레이를 형성하는 조밀하게 패킹된 소자를 포함할 수 있고, 지원 영역은 덜 조밀하게 패킹된 소자, 통상적으로 로직을 포함하는데, 그것은 속도, 성능 또는 전력 보존에 있어서 최적화될 수 있다. 어레이 영역과 지원 영역에 대해 상이하게 디자인하기 위해서는 각각의 영역에 상이한 공정을 실행하는 것이 필요하다. 그러나, 이러한 칩들의 제조 비용을 절감하기 위해서, 어레이 영역 및 지원 영역에 대한 디자인 목적을 진행하는 소정의 단계를 수행할 때, 양 영역에 대한 공정을 조합하는 것이 바람직하다.
따라서, 본 발명의 목적은 비트라인 등의 라인 상호 접속부와 비트라인 컨택트 등의 확산부 컨택트를 동시에 형성하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 단지 하나의 임계 마스크를 필요로 하여, 라인 상호 접속부와 확산부 컨택트를 형성하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 비트라인 등의 라인 상호 접속부, 비트라인 컨택트 등의 어레이 확산부 컨택트 및 지원 확산부 컨택트를 동시에 형성하는 방법을 제공하는 것이다.
도 1은 본 발명의 방법에 따라 형성된 장치에 있어서 비트라인 확산부 컨택트(CB)의 위치를 도시하는 DRAM 어레이의 평면도,
도 2는 본 발명의 방법에 따라 형성된 조합형 어레이 및 지원 장치의 단면도,
도 3 ~ 8은 본 발명에 따라 실시되는 다양한 작용에 의해 구성된 구조를 도시하는 단면도.
라인 상호 접속부와 이것에 합치하는 무경계 확산부 컨택트를 동시에 형성하는 본 발명의 방법에 의해 상기한 목적 및 다른 목적들이 제공된다.
사전 패턴화된 게이트 스택을 갖는 반도체 기판을 제 1 유전체로 덮어 제 1 레벨을 형성하고, 그 후 제 2 유전체를 그 위에 증착하여 제 2 레벨을 형성한다. 리소그래피 및 에칭에 의해 라인 상호 접속 개구부를 제 2 레벨내에 형성한다. 기판의 어레이 영역내의 단결정 영역까지 에칭을 하방으로 계속하여, 라인 상호 접속 개구부에 합치하는 무경계 확산부 컨택트 개구부를 게이트 스택 사이에 형성한다. 그 후, 개구부를 하나 이상의 도전체로 채우는데, 바람직하게는 하부의 무경계 개구부에는 폴리실리콘, 상기 라인 상호 접속 개구부에는 금속을 채운다.
바람직하게는, 기판의 지원 영역에 있어서 라인 상호 접속부와 지원부 컨택트(CS)의 제조에 대하여 본 방법을 동시에 수행한다. 본 방법은 사전 패턴화된 게이트 스택을 갖는 반도체 기판으로 시작되는데, 상기 사전 패턴화된 게이트 스택을제 1 유전체로 덮어 제 1 레벨을 형성한다. 그 후, 에칭 정지 층(etch stop layer)을 어레이 영역이 아닌 지원 영역의 제 1 레벨상에 형성한다. 제 2 유전체(MO 레벨) 층을 어레이 영역 및 지원 영역상에 증착한다. 그 후, 라인 상호 접속 개구부를 어레이 영역 및 지원 영역에 만든다. 에칭 정지 층에 선택적으로 에칭을 계속하고, 그에 따라, 지원 영역의 제 1 레벨을 원상태로 남겨둔 채, 어레이 영역의 게이트 스택 사이에 무경계 확산부 컨택트 개구부를 형성한다.
그 후, 에칭 정지 층을 지원 영역으로부터 제거한다. 확산부 컨택트 도전체, 바람직하게는 폴리실리콘을 하부의 무경계 개구부에 증착하고, 그 후 상기 라인 상호 접속 개구부로부터 제거한다. 한편, 이 지점에서 이온 주입을 수행하여 폴리실리콘 증착 및 에칭백(etchback)을 생략할 수 있다.
그 후, 지원 영역에 있어서, 라인 상호 접속부에 합치하는 확산부 컨택트 개구부를 형성하고 에칭한다. 결국, 텅스텐 등의 금속을 증착하여 개구부를 채우고, 그에 따라, 이전 폴리실리콘 증착에 의해 아직 형성되지 않았더라도, 어레이 영역내에 어레이 확산부 컨택트(예컨대, 비트라인 컨택트) 및 라인 상호 접속부(예컨대, 비트라인)를 형성한다. 동시에 금속 증착은 지원 영역내에 지원 확산부 컨택트(CS) 및 라인 상호 접속부를 형성한다(예컨대, 로직 상호 접속부와 같음).
도 1은 본 발명의 방법에 따라 형성된 장치에 있어서 비트라인 확산부 컨택트(CB)의 위치를 도시하는 DRAM 어레이의 평면도이다.
도 1에 도시된 바와 같이, 워드라인(wordline)으로서 사용되는 복수의 게이트 스택(12)이 어레이를 가로질러 깊은 트렌치(deep trench)(14) 위로 수평으로 뻗어 있다. 깊은 트렌치(14)는 제각기 하부에 저장 커패시터(storage capacitor)(도시되지 않음)와 상부에 수직형 트랜지스터를 포함한다. 수직형 트랜지스터는 단결정 기판에 트랜치의 측벽(sidewall)과 수직으로 정렬된 노드 확산부(node diffusion)(도시되지 않음) 및 채널 영역(channel region)(도시되지 않음)을 포함한다. 또한, 수직형 트랜지스터는 그에 인접하고 단결정 기판의 수평 표면으로 연장되는 비트라인 확산부(49)(도 2)를 포함한다. 비트라인 확산부(49)는 비트라인 컨택트(CB)(16)에 합치하는 상태로 단결정 기판내에 존재한다.
DRAM 어레이의 활성 영역은 반도체 표면상에서 워드라인(12)을 가로질러 뻗어 있는 수평 스트라이프(stripe)(18)로서 형성된다. 스트라이프(18)는 인접한 워드라인(12) 사이의 공간을 차지하는 비트라인 컨택트(CB)(16)의 위치를 형성하고, 워드라인(12) 위의 유전체 레벨에서 라인으로서 연장되는 비트라인(20)의 위치를 형성한다.
도 2는 본 발명의 방법에 따라 형성된 조합형 어레이 및 지원 장치를 도시하는 단면도이다. 도 2에 있어서, 하기의 도 3 ~ 7에서와 같이, 비트라인(20)이 수평면에서 연장되는 진방향(true direction)은 도시되어 있지 않다. 본 발명의 원리를 최상으로 설명하고 그리고 공정의 각 단계에 대하여 다수의 단면을 도시하는 혼동을 피하기 위해서, 도 2 ~ 7에서는 진수평 방향으로부터 90도 회전된 방향으로 연장되는 비트라인이 도시된다. 도 1의 평면도는 후술하는 발명의 설명을 통하여 비트라인 연장의 진방향을 이해하는데 참고가 될 것이다.
도 2에 도시된 바와 같이, 어레이 영역(30)은 절연 캡(36) 및 절연 측벽(38)으로 덮인 게이트 도전체(34)를 포함하는 복수의 게이트 스택(12)을 포함한다. 바람직하게는, 당업자라면 알 수 있는 공정에 의해 증착형 실리콘 질화물로부터 절연 캡(36) 및 절연 측벽(38)을 형성한다. 게이트 스택(12)은 제 1 레벨(42)의 제 1 유전체(40)와 제 2 레벨(46)의 제 2 유전체(44)에 의해 덮인다. 비트라인 컨택트(CB)(16)는 제 2 레벨(46)의 비트라인(20)으로부터 기판의 단결정 영역(48)까지 연장된다. 기판(48)의 비트라인 컨택트(16)의 위치에는, 확산부(49)로서 알려진 국부적으로 높은 도펀트(dopant) 이온 농도의 영역(49)이 존재한다. 비트라인 컨택트(16)는 비트라인(20)을 기판(48)의 확산부(49)에 전기적으로 접속한다. 비트라인 컨택트(16)와 게이트 도전체(34) 사이의 유일한 절연부는 비트라인 컨택트(16)의 양 측면에 위치하는 게이트 스택(12)의 절연 캡(36)과 절연 측벽(38)이라는 점에서, 비트라인 컨택트(16)는 게이트 스택(12)과 경계가 없다.
통상적으로 어레이 영역에서 만큼 좁은 간격으로 있지는 않지만, 지원 영역(50)에도 게이트 스택(12)이 존재한다. 게이트 스택(12)은 절연 캡(36)과 절연 측벽(38)에 의해 덮이는데, 마찬가지로 그것들을 증착형 실리콘 질화물로부터 만드는 것이 바람직하다. 지원 영역(50)에 있어서, 지원부 컨택트(CS)(52)는 제 2 레벨(46)의 MO 라인 상호 접속부(20)와 기판(48)의 확산부(49) 사이에 연장된다. 그러나, 지원 영역(50)에 있어서, CS 컨택트(52)는 게이트 스택(12)과 경계가 있다. 오히려, CS 컨택트(52)는 포토리소그래피로(photolitho-graphically) 형성된 치수(dimension)를 갖는 유전성 재료(40)를 절연함으로써 게이트 스택(12)으로부터 절연된다.
전술한 구조를 형성하는 공정에 대해서는 도 3 ~ 8를 참조하여 설명한다. 도 3에 도시된 바와 같이, 게이트 도전체(34)(여기서는 폴리실리콘의 하부 레벨, 텅스텐 실리사이드(silicide) 또는 텅스텐 질화물/텅스텐의 상부 레벨 등의 바람직한 두개 층의 게이트 도전체로서 도시됨), 절연 캡(36) 및 절연 측벽(38)을 갖는 단결정 기판(48)상에 게이트 스택(12)을 형성한다. 절연 캡(36) 및 절연 측벽(38)은 증착형 실리콘 질화물로 구성되는 것이 바람직하다. 당업자라면, 후술하는 발명의 설명으로부터 캡(36) 및 측벽(38)의 재료는 단지 절연성일 필요가 있고 제 1 유전체 층(42)을 형성하기 위해 증착된 유전성 재료(40)에 대한 적당한 에칭 선택도를 갖는 재료로 구성될 필요가 있다는 것을 알 수 있을 것이다. 유전성 재료(40)를 증착하기 전에 라이너 재료(66)를 기판(48)의 표면에 증착하는데, 그 기능에 대해서는 후술하는 발명의 설명에서 설명할 것이다. 유전체 층(42)의 유전성 재료(40)는 바람직하게는 보로실리케이트 유리(borosilicate glass; BSG) 또는 포스포실리케이트 유리(phospho-silicate glass; PSG) 등의 도핑된 증착형 유리 재료이고, 가장 바람직하게는 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG)이다.
게이트 스택(12)과 제 1 유전체 층(42)을 형성한 후, 바람직하게는 실리콘 질화물로 구성된 에칭 정지 층(60)을 지원 영역(50)의 제 1 유전체 층 위에 형성한다. 마찬가지로, 당업자라면, 후술하는 발명의 설명으로부터 에칭 정지 층(60)으로서 다른 적당한 에칭 정지 재료들이 실리콘 질화물을 대체할 수 있다는 것을 알 수 있을 것이다. 바람직하게는, 패턴화된 기판 위에 에칭 정지 재료를 증착함으로써 에칭 정지 층(60)을 지원 영역(50)에 형성하고, 그 후에 지원 영역(50) 위에 블로킹 마스크(blocking mask)를 증착하고 패턴화한 후, 어레이 영역(30)의 에칭 정지 층을 에칭으로 제거한다.
도 4에 있어서, 그 후 레벨간(interlevel) 유전체(44)를 증착함으로써 MO 층(46)으로 불리는 제 2 유전체 층(46)을 형성하고, 바람직하게는 TEOS 전구체(precursor)로부터 형성한다. 그 후 라인 상호 접속부 패턴을 포토리소그래피에 의해 형성하고, 라인 상호 접속 개구부(62)를 MO 층(46)내로 에칭한다. 전술한 바와 같이, 라인 상호 접속 개구부(62)가 연장되는 진방향은 도시되어 있지 않다. 도시된 바와 같이, 그 방향은 설명의 명확을 위해서 수평면에서 90도 만큼 회전되었다. 에칭 정지 층(60)의 재료에 선택적으로 에칭을 계속하여, 어레이 영역(30)의 인접한 게이트 스택 사이에 무경계 개구부(64)를 형성한다. 어레이 영역(30)의 무경계 개구부(64)에 있어서, 에칭은 라이너(liner)(66)상에서 정지한다. 지원 영역(50)에 있어서, 에칭 정지 층(60)은 제 1 유전체 층(42)의 무결성(integrity)을 보호한다.
도 5에 있어서, 그 후 에칭 정지 층(60)을 정시 습식 에칭(timed wet etch) 또는 반응성 이온 에칭(reactive ion etch; RIE)에 의해 지원 영역(50)으로부터 제거한다. 바람직하게는, 에칭 정지 층(60)이 라이너(66)의 구성 재료와 동일한 재료로 구성되기 때문에, 에칭 정지 층(60)과 라이너(66)를 동일한 공정에 의해 제거한다. 가장 바람직하게는, 에칭 정지 층(60)과 라이너(66)는 모두 실리콘 질화물로 구성되기 때문에, 하측의 산화물 또는 실리콘상에서 한번의 정시 에칭(timed etch) 또는 에칭 엔드포인팅(etch endpointing)에 의해 양자를 제거한다.
다음으로, 도 6에 도시된 바와 같이, 폴리실리콘(68)을 증착하여 무경계 개구부(64)를 채운다. 그 후, 무경계 개구부(64)내를 제외하고, 정시 RIE 에칭에 의한 경우와 같이, 폴리실리콘(68)을 모든 영역으로부터 제거한다. 결과적으로, 어레이 영역(30)과 지원 영역(50) 모두에서 MO 레벨 (46)의 라인 상호 접속 개구부(62)로부터 폴리실리콘을 제거한다.
한편, 폴리실리콘의 증착 및 에칭백하는 전술한 공정은 이 지점에서 이온 주입을 수행함으로써 생략될 수 있고, 그것은 무경계 개구부(64)의 하부에만 확산부(49)(도 2 참조)를 형성할 것이다. 그 후, 도 8를 참조하여 후술하는 도전체가 증착될 때까지 채워지지 않은 상태로 무경계 개구부(64)를 유지한다. 후술하는 바와 같이, 바람직한 도전체 금속인 텅스텐을 증착하여, 저저항(低抵抗) 텅스텐 비트라인 컨택트를 형성할 것이다.
도 7에 있어서, 지원부 컨택트(CS) 개구부(70)를 포토리소그래피에 의해 형성하고 에칭하여, 지원 영역(50)의 라인 상호 접속 개구부(62)로부터 기판(48)까지 연장한다. 바람직하게는, 이 때, 확산부 영역(49)이 전술한 선택적 어레이 주입 공정에 의해 아직 형성되지 않았더라도, 도펀트 이온의 주입에 의해 기판(48)에 형성될 것이다. 결국, 도 8에 있어서, 이전의 폴리실리콘 증착(도 6)에 의해 채워지지 않았더라도, 도전체, 바람직하게는 MO 금속, 보다 바람직하게는 텅스텐을 증착하여, 어레이 영역(30) 및 지원 영역(50)의 라인 상호 접속 개구부(62), 지원 컨택트 개구부(70) 및 무경계 개구부(64)를 채운다. MO 유전체 층(46)을 덮어 씌우는 과잉(excess) 도전체 재료는, 바람직하게는 평탄화법(planarization), 보다 바람직하게는 화학 기계적 연마(CMP) 공정에 의해 제거된다.
따라서, 도 2에 도시된 구조는 전술한 바와 같이 어레이 영역(30)내에 비트라인(20)과 비트라인 컨택트(16)를 동시에 형성함으로써 형성된다. 더욱이, 전술한 공정에 의해서, 지원 영역내에 라인 상호 접속부(20)와 지원부 컨택트(CS)(52)를 동시에 형성할 수 있다.
바람직한 특정 실시예를 참고하여 발명을 설명하였을지라도, 당업자라면, 첨부된 특허 청구 범위의 진정한 범위 및 정신을 벗어나지 않고 다양한 변형과 개선이 이루어질 수 있음을 알 수 있을 것이다.
본 발명에 따라 비트라인 등의 라인 상호 접속부와 비트라인 컨택트 등의 확산부 컨택트를 동시에 형성함으로써 하나의 임계 마스크를 필요로 하고, 그에 따라, 값이 비싸고 에러가 나기 쉬운 임계 마스크 리소그래피의 단점을 극복한다. 또한, 본 발명에 따라, 어레이 영역과 지원 영역에 대한 공정을 조합함으로써 칩 제조 비용을 절감한다.
Claims (14)
- 라인 상호 접속부와, 상기 라인 상호 접속부에 합치하는 무경계 확산부 컨택트를 동시에 형성하는 방법에 있어서,① 사전 패턴화된 게이트 스택을 갖는 어레이 영역을 구비한 반도체 기판 - 상기 사전 패턴화된 게이트 스택 위에 제 1 유전체를 증착하여 제 1 레벨을 형성하고, 각각의 상기 게이트 스택은 상기 제 1 유전체와 상이한 에칭 선택도를 갖는 재료를 포함하는 절연 캡과 절연 측벽을 가지며, 상기 반도체 기판은 상기 사전 패턴화된 게이트 스택의 하측에 있는 단결정 영역을 더 포함함 - 을 얻는 단계와,② 상기 어레이 영역 위에 제 2 유전체를 증착하여 제 2 레벨을 형성하는 단계와,③ 상기 제 2 레벨내에 라인 상호 접속 개구부를 리소그래피로 형성하고 에칭하는 단계와,④ 상기 단결정 영역까지 하방으로 에칭을 계속하여 상기 사전 패턴화된 게이트 스택과 경계가 없는 개구부를 상기 제 1 레벨내에 형성하는 단계와,⑤ 상기 개구부내에 도전체를 증착하여 상기 무경계 확산부 컨택트(CD) 및 상기 라인 상호 접속부를 형성하는 단계를 포함하는 라인 상호 접속부 및 무경계 확산부 컨택트의 동시 형성 방법.
- 제 1 항에 있어서,상기 라인 상호 접속부는 비트라인인 라인 상호 접속부 및 무경계 확산부 컨택트의 동시 형성 방법.
- 제 1 항에 있어서,상기 절연 캡 재료는 질화물을 포함하는 라인 상호 접속부 및 무경계 확산부 컨택트의 동시 형성 방법.
- 제 3 항에 있어서,상기 반도체 기판은 상기 단결정 영역 위에 있고 제 1 유전체의 하측에 있는 상기 라이너를 더 포함하고, 상기 에칭을 계속하는 단계는 상기 라이너의 재료에 선택적으로 에칭을 행한 후에, 상기 무경계 개구부로부터 상기 라이너를 제거하는 단계를 포함하는 라인 상호 접속부 및 무경계 확산부 컨택트의 동시 형성 방법.
- 제 4 항에 있어서,상기 라이너는 실리콘 질화물로 구성되는 라인 상호 접속부 및 무경계 확산부 컨택트의 동시 형성 방법.
- 라인 상호 접속부와, 상기 라인 상호 접속부에 합치하는 무경계 어레이 확산부 컨택트와, 지원 확산부 컨택트를 동시에 형성하는 방법에 있어서,① 사전 패턴화된 게이트 스택을 갖는 어레이 영역을 구비한 반도체 기판 - 상기 사전 패턴화된 게이트 스택 위에 제 1 유전체가 증착되어 제 1 레벨을 형성하고, 각각의 상기 게이트 스택은 상기 제 1 유전체와 상이한 에칭 선택도를 갖는 재료를 포함하는 절연 캡과 절연 측벽을 가지며, 상기 어레이 영역은 상기 사전 패턴화된 게이트 스택 사이에 위치하는 단결정 영역을 더 포함하고, 상기 반도체 기판은 상기 어레이 영역으로부터 분리된 지원 영역을 더 포함함 - 을 얻는 단계와,② 상기 절연 캡에 대해 상기 제 1 유전체를 평탄화하는 단계와,③ 상기 지원 영역 위에 에칭 정지 층을 증착하는 단계와,④ 상기 어레이 영역 및 상기 지원 영역 위에 제 2 유전체를 증착하여 제 2 레벨을 형성하는 단계와,⑤ 상기 어레이 영역 및 상기 지원 영역의 상기 제 2 레벨내에 라인 상호 접속 개구부를 리소그래피로 형성하고 에칭하는 단계와,⑥ 상기 절연 캡의 상기 재료에 선택적으로 및 상기 에칭 정지 층에 선택적으로, 상기 단결정 영역까지 하방으로 에칭을 계속하여, 상기 사전 패턴화된 게이트 스택과 경계가 없고 상기 라인 상호 접속 개구부에 합치하는 개구부를 상기 어레이 영역의 상기 제 1 레벨내에 형성하는 단계와,⑦ 상기 에칭 정지 층을 제거하는 단계와,⑧ 상기 지원 영역에 지원부 컨택트(CS) 개구부를 형성하는 단계와,⑨ 상기 무경계 개구부와 상기 지원부 컨택트 개구부 및 상기 라인 상호 접속 개구부에 하나 이상의 도전체를 증착하여, 상기 라인 상호 접속부와 상기 무경계 어레이 확산부 컨택트 및 상기 지원 확산부 컨택트를 형성하는 단계를 포함하는 라인 상호 접속부, 무경계 어레이 확산부 컨택트 및 지원 확산부 컨택트의 동시 형성 방법.
- 제 6 항에 있어서,상기 에칭 정지 층이 상기 지원 영역 및 상기 어레이 영역 위에 증착된 후, 상기 어레이 영역으로부터 제거되는 라인 상호 접속부, 무경계 어레이 확산부 컨택트 및 지원 확산부 컨택트의 동시 형성 방법.
- 제 6 항에 있어서,상기 어레이 영역의 상기 라인 상호 접속부는 비트라인인 라인 상호 접속부, 무경계 어레이 확산부 컨택트 및 지원 확산부 컨택트의 동시 형성 방법.
- 제 6 항에 있어서,상기 절연 캡 재료는 실리콘 질화물을 포함하는 라인 상호 접속부, 무경계 어레이 확산부 컨택트 및 지원 확산부 컨택트의 동시 형성 방법.
- 제 9 항에 있어서,상기 반도체 기판은 상기 단결정 영역 위에 있고 상기 제 1 유전체 밑에 있는 실리콘 질화물을 포함하는 라이너를 더 포함하고,상기 에칭을 계속하는 단계는 실리콘 질화물에는 선택적으로, 상기 질화물 라이너에 에칭을 행한 후에, 상기 무경계 개구부로부터 상기 라이너를 제거하는 단계를 포함하는 라인 상호 접속부, 무경계 어레이 확산부 컨택트 및 지원 확산부 컨택트의 동시 형성 방법.
- 제 10 항에 있어서,상기 에칭 정지 층은 실리콘 질화물을 포함하고, 상기 라이너를 제거하는 단계는 또한 상기 에칭 정지 층을 제거하는 라인 상호 접속부, 무경계 어레이 확산부 컨택트 및 지원 확산부 컨택트의 동시 형성 방법.
- 제 6 항에 있어서,상기 하나 이상의 도전체를 증착하는 단계는 폴리실리콘을 증착한 후에, 금속을 증착하는 단계를 포함하는 라인 상호 접속부, 무경계 어레이 확산부 컨택트 및 지원 확산부 컨택트의 동시 형성 방법.
- 제 6 항에 있어서,상기 라인 상호 접속 개구부는 상기 사전 패턴화된 게이트 스택의 방향을 대체로 가로지르는 방향으로 패턴화되는 라인 상호 접속부, 무경계 어레이 확산부 컨택트 및 지원 확산부 컨택트의 동시 형성 방법.
- 비트라인을 포함하는 라인 상호 접속부와, 상기 라인 상호 접속부에 합치하는 무경계 어레이 비트라인 확산부 컨택트와, 지원 확산부 컨택트를 동시에 형성하는 방법에 있어서,① 사전 패턴화된 게이트 스택을 갖는 어레이 영역을 구비한 반도체 기판 - 상기 사전 패턴화된 게이트 스택 위에 도핑된 유리의 제 1 유전체를 증착하여 제 1 레벨을 형성하고, 각각의 상기 게이트 스택은 실리콘 질화물을 포함하는 절연 캡과 절연 측벽을 가지며, 상기 어레이 영역은 상기 사전 패턴화된 게이트 스택의 하측에 있는 단결정 영역 및 상기 단결정 영역 위에 있고 상기 제 1 유전체의 하측에 있는 실리콘 질화물을 포함하는 라이너를 더 포함하고, 상기 반도체 기판은 상기 어레이 영역으로부터 분리된 지원 영역을 더 포함함 - 을 얻는 단계와,② 상기 절연 캡에 대해 상기 제 1 유전체를 평탄화하는 단계와,③ 상기 지원 영역 위에 질화물 층을 증착하는 단계와,④ 상기 어레이 영역 및 상기 지원 영역 위에 제 2 유전체를 증착하여 제 2 레벨을 형성하는 단계와,⑤ 상기 어레이 영역 및 상기 지원 영역의 상기 제 2 레벨내에 라인 상호 접속 개구부를 리소그래피로 형성하고 에칭하는 단계와,⑥ 질화물에 선택적으로 에칭을 계속하여, 상기 사전 패턴화된 게이트 스택과 경계가 없고 그리고 상기 라인 상호 접속 개구부에 합치하는 비트라인 컨택트 개구부를 상기 어레이 영역의 상기 제 1 레벨내에 형성하는 단계와,⑦ 상기 질화물 층 및 상기 질화물 라이너를 제거하는 단계와,⑧ 상기 지원 영역에서, 상기 라인 상호 접속 개구부중 적어도 수개에 합치하는 지원 확산부 컨택트 개구부를 상기 제 1 및 제 2 레벨내에 리소그래피로 형성하고 에칭하는 단계와,⑨ 상기 라인 상호 접속 개구부, 상기 비트라인 컨택트 개구부 및 상기 지원 확산부 컨택트 개구부내에 하나 이상의 도전체를 증착하는 단계와,⑩ 상기 제 2 레벨의 유전체 표면에 대해 상기 하나 이상의 도전체를 평탄화하는 단계를 포함하는 라인 상호 접속부, 무경계 어레이 비트라인 확산부 컨택트및 지원 확산부 컨택트를 동시에 형성하는 방법.
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